CN104051487B - 成像传感器结构和方法 - Google Patents

Abstract

本发明提供了用于制造三维（3D）图像传感器结构的方法的实施例。该方法包括：提供在其中形成图像传感器并且在其上形成第一互连结构的图像传感器衬底、以及在其中形成逻辑电路并且在其上形成第二互连结构的逻辑衬底；以第一和第二互连结构夹置在逻辑衬底和图像传感器衬底之间的构造，将逻辑衬底接合至图像传感器衬底；以及形成从逻辑衬底延伸到第一互连结构的导电部件，由此将逻辑电路电耦合至图像传感器。本发明还提供了图像传感器结构。

Description

成像传感器结构和方法

相关申请的交叉参考

本申请要求于2013年3月15日提交的标题为“STRUCTURE AND METHOD FOR3D CMOSIMAGE SENSOR”的美国临时申请61/799,822的权益，其全部内容结合于此作为参考。

本发明涉及以下共同转让的美国专利申请，其全部内容结合于此作为参考：于2013年12月30日提交的、发明人为Min-Feng Kao等人的、标题为“STRUCTURE AND METHODFOR3D IMAGE SENSOR”的、序列号为14/143,848的美国专利申请。

技术领域

本发明一般地涉及半导体技术领域，更具体地涉及图像传感器结构及其制造方法。

背景技术

半导体集成电路（IC）工业经历了指数式增长。IC材料和设计的技术进步产生了多代IC，其中，每代都具有比前一代更小和更复杂的电路。在IC演进的过程中，在几何尺寸（即，可以使用制造工艺创建的最小组件或线）减小的同时，功能密度（即，单位芯片面积上的互连器件的数量）通常会增加。该按比例缩小工艺通常通过提高生产效率和降低相关成本提供益处。

作为一种应用，成像传感器包含在集成电路中。现有成像传感器在同一Si晶圆上具有逻辑和像素阵列，并且另一个晶圆仅是载体。在现有的成像传感器结构中可能会存在多个问题。在一个实例中，对图像传感器的工艺调整会影响逻辑电路面积。在另一个实例中，由于器件占用率，导致小像素布局经受低量子效率（QE）和满阱容量（FWC）。在又一个实例中，图像信号处理器（ISP）占用较大布局面积，导致每单位面积的低管芯总数量（grossdie count）。

因此，需要用于成像传感器的结构及其制造方法，以解决上述问题。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于制造三维（3D）图像传感器结构的方法，包括：提供其中形成有图像传感器并且其中形成有第一互连结构的图像传感器衬底、以及其中形成有逻辑电路并且其中形成有第二互连结构的逻辑衬底；以所述第一互连结构和所述第二互连结构夹置在所述逻辑衬底和所述图像传感器衬底之间的构造，将所述逻辑衬底接合到所述图像传感器衬底；以及形成从所述逻辑衬底延伸到所述第一互连结构的导电部件，由此将所述逻辑电路电耦合至所述图像传感器。

在该方法中，形成所述导电部件包括：形成半导体通孔（TSV）部件。

在该方法中，形成所述TSV部件包括：在所述逻辑衬底上沉积抛光停止层；对所述抛光停止层、所述逻辑衬底、所述第二互连结构和所述第一互连结构执行蚀刻工艺，由此在其中形成沟槽；在所述沟槽的侧壁上形成衬里层；此后，用导电材料填充所述沟槽；以及对所述逻辑衬底执行化学机械抛光工艺，以去除多余的导电材料。

该方法进一步包括：在形成所述TSV部件之后，在所述逻辑衬底上形成钝化层。

在该方法中，形成所述钝化层包括：形成氮化硅层；以及形成所述衬里层包括：通过化学汽相沉积形成氧化硅层。

在该方法中，形成所述衬里层包括：通过化学汽相沉积形成氧化硅层；以及填充所述沟槽包括：通过物理汽相沉积形成铜晶种层，以及通过镀在所述沟槽中形成块状铜。

在该方法中，形成所述导电部件包括：形成后端深接触（BDCT）部件，所述后端深接触部件与所述第一互连结构中的第一金属线接触并且延伸穿过所述第二互连结构中的第二金属线。

该方法进一步包括：在将所述逻辑衬底接合到所述图像传感器衬底之后，使所述逻辑衬底减薄。

该方法进一步包括：在执行退火工艺之后并且在形成所述BDCT部件之前，对所述逻辑衬底执行抛光工艺，由此去除氧化硅层的一部分。

在该方法中，形成所述BDCT部件包括：在所述逻辑衬底上形成钝化层；将载体衬底接合到所述钝化层；以及使所述图像传感器衬底减薄。

根据本发明的另一方面，提供了一种图像传感器结构，包括：第一半导体衬底，具有多个成像传感器；第一互连结构，形成在所述第一半导体衬底上；第二半导体衬底，具有逻辑电路；第二互连结构，形成在所述第二半导体衬底上，其中，以所述第一互连结构和所述第二互连结构夹置在所述第一半导体衬底和所述第二半导体衬底之间的构造，将所述第一半导体衬底和所述第二半导体衬底接合在一起；以及半导体通孔（TSV）部件，从所述第一互连结构延伸到所述第二互连结构，由此将所述逻辑电路电耦合至所述图像传感器。

在该图像传感器结构中，所述TSV部件在第一方向上从所述第二互连结构延伸到所述第一互连结构；以及所述TSV部件在与所述第一方向垂直的第二方向上包括在约5微米和约15微米的范围内的尺寸。

在该图像传感器结构中，所述第一互连结构包括一个金属层中的金属线；以及所述TSV部件延伸以与所述金属线接触。

在该图像传感器结构中，所述TSV部件延伸穿过所述第二半导体衬底，并且通过形成在所述第二互连结构中的其他导电部件耦合至所述逻辑电路。

在该图像传感器结构中，所述TSV部件包括选自由铜、钨、铝及它们的组合所构成的组的导电材料层。

在该图像传感器结构中，所述图像传感器包括光电二极管；以及所述逻辑电路包括驱动所述图像传感器的驱动器件。

在该图像传感器结构中，所述图像传感器进一步包括：分别形成在所述光电二极管上并且与所述光电二极管耦合的传输门；以及所述驱动器件包括重置（RST）器件、源极跟随器（SF）和行选择器（RS）。

该图像传感器结构进一步包括：形成在所述第二半导体衬底中并且与所述TSV部件接触的导电部件。

该图像传感器结构进一步包括：接合至所述第二半导体衬底的第三半导体衬底，其中，所述第一半导体衬底、所述第二半导体衬底和所述第三半导体衬底是硅衬底。

根据本发明的又一方面，提供了一种用于制造三维（3D）图像传感器结构的方法，包括：提供其中形成有图像传感器并且其中形成有第一互连结构的图像传感器衬底、以及其中形成有逻辑电路并且其中形成有第二互连结构的逻辑衬底；以所述第一互连结构和所述第二互连结构夹置在所述逻辑衬底和所述图像传感器衬底之间的构造，将所述逻辑衬底接合至所述图像传感器衬底；此后，使所述逻辑衬底减薄；以及此后，执行蚀刻工艺，由此形成从所述逻辑衬底连续延伸穿过所述第二互连结构中的第一金属线并且与所述第一互连结构中的第二金属线接触的后端深接触（BDCT）部件，所述BDCT部件将所述逻辑电路电耦合至所述图像传感器。

附图说明

当结合附图阅读时，通过以下详细说明可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了论述清楚的目的，各个部件的尺寸可以任意地增大或减小。

图1和图2分别示出根据多个实施例所构造的成像传感器结构的俯视图和示意图。

图3示出根据另一个实施例所构造的成像传感器结构的示意图。

图4示出根据另一个实施例所构造的成像传感器结构的示意图。

图5是制造根据一个或多个实施例所构造的成像传感器结构的方法的流程图。

图6示出根据一个实施例所构造的逻辑电路结构和图像传感器芯片的示意图。

图7至图12示出根据一个或多个实施例所构造的处于多个制造阶段的成像传感器结构的截面图。

图13示出根据另一个实施例所构造的成像传感器结构的示意图。

图14是制造根据一个或多个实施例所构造的图13的成像传感器结构的方法的流程图。

图15示出根据一个实施例所构造的逻辑电路结构和图像传感器芯片的示意图。

图16至图22示出根据一个或多个实施例所构造的处于多个制造阶段的成像传感器结构的截面图。

具体实施方式

以下公开内容提供用于实现本发明的不同特征的多个不同实施例或实例。下面描述了组件和布置的具体实例，以简化本发明。当然，这些仅是实例，并且不旨在限制。例如，在以下说明书中，在第二部件上方或上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括可以在第一部件和第二部件之间形成附加部件，使得第一部件和第二部件可以不直接接触的实施例。另外，本发明在多个实例中可以重复参考数字和/或字母。该重复是用于简单和清楚的目的，并且其本身不指示所论述的多个实施例和/或结构之间的关系。

本发明提供成像传感器结构及其制造方法，该成像传感器结构具有改进的像素性能、增加的管芯数量和增强的图像信号处理器（ISP）功能。

图1示出图像传感器结构10的俯视图，并且图2示出图像传感器结构10的示意图。图像传感器结构10具有包括第一集成电路（IC）芯片12和第二IC芯片14的三维（3D）结构。IC衬底14堆叠在第一IC芯片12上、机械地接合至第一IC芯片12、并且与第一IC芯片12电耦合。第一IC芯片12被设计和配置成形成多个图像传感器，并且第二IC芯片14被设计和配置成形成图像传感器的多个驱动电路和逻辑器件。第一IC芯片和第二IC芯片也分别被称为图像传感器芯片和逻辑电路芯片。

第一IC芯片12包括第一衬底。在一个实施例中，第一衬底包括硅。第一衬底可以另外地或可选地包括：一些其他合适的元素半导体，诸如金刚石或锗；合适的化合物半导体，诸如碳化硅、砷化铟或磷化铟；或者合适的合金半导体，诸如碳化硅锗、砷磷化镓或磷化铟镓。

第一IC芯片12包括多个掺杂区以及被配置成形成对光子或其他图像辐射敏感的图像传感器的其他部件。在一个实施例中，图像传感器包括光电二极管，诸如基于互补金属氧化物半导体场效应晶体管（CMOSFET）的光电二极管或者其他光敏器件。在一个实施例中，那些图像传感器被进一步配置成形成用于包括成像的多种应用的图像传感器阵列。在一个实例中，图像传感器是基于背照式CMOSFET的图像传感器，其中，从图像传感器的背面接收照明光束。因此，第一IC芯片12也称为图像传感器芯片12。第一IC芯片12包括设置在第一衬底上并且被配置为用于分别耦合和隔离多个微电子组件的导电材料部件和介电材料部件。作为一个实例，第一IC芯片12包括一个或多个材料层，诸如被嵌入到ILD中并且被图案化为形成金属线、通孔和接触件的交替的介电材料层（ILD）和金属层。在另一个实施例中，第一IC芯片12可以进一步包括其他微电子器件。

第二IC芯片14包括第二衬底。在本实施例中，第二衬底基本类似于第一衬底。在一个实例中，第二衬底包括硅。在其他实例中，第二衬底可选地或另外地包括一些其他合适的元素半导体、合适的化合物半导体或合适的合金半导体。

第二IC芯片14包括多个微电子器件，诸如基于CMOSFET的逻辑器件和电路。特别地，第二IC芯片14包括被配置成形成用于图像传感器的驱动电路/器件的多个微电子器件。在一个实施例中，图像传感器的驱动电路包括图像传感器阵列的地址线和数据线。图像传感器的驱动电路进一步包括驱动器件、重置（RST）器件、源极跟随器（SF）以及行选择器（RS）。在本实施例中，那些驱动器件被成组配置成与图像传感器的一个像素或像素的子集耦合。形成在第二IC芯片14中的多个电路和器件在随后说明中统称为逻辑器件。在一个实例中，第二IC芯片是专用集成电路（ASIC）芯片。

第一IC芯片12和第二IC芯片14通过合适的接合机制机械地接合在一起，诸如熔融接合、共晶接合或其他合适的接合技术。第一IC芯片12和第二IC芯片14通过背面深接触（BDCT）部件电耦合在一起。BDCT部件形成在第一IC芯片12的互连结构的深沟槽中，并且进一步延伸至第二IC芯片14的互连结构，并且与其他导电部件一起被配置成将第二IC芯片14中的驱动器件和第一IC芯片12中的图像传感器电耦合在一起。随后将在形成和结构方面进一步描述BDCT部件。由于图像传感器和相应的驱动电路/器件被分布到两个IC芯片中（在本实施例中，是12和14），所以更加自由和灵活地重新配置和调节图像传感器和驱动电路/器件，以用于改进性能和效率。例如，在接合和耦合在一起之前，在相应的制造操作期间，对图像传感器和逻辑器件单独进行调节以用于它们的性能。在本实施例中，通过以晶圆级制造并且接合第一IC芯片12和第二IC芯片14并且此后将它们进行切割以分离为多个3D图像传感器结构10的过程，来形成3D图像传感器结构10。在可选实施例中，通过半导体通孔（或硅通孔或TSV）部件来实现第一和第二IC芯片之间的耦合，半导体通孔部件在结构和形成方面不同于BDCT部件。

图3示出在另一个实施例中根据本发明的方面所构造的3D图像传感器结构10的示意图。3D图像传感器结构10包括机械地接合在一起并且相互电耦合的第一IC芯片12和第二IC芯片14。第一IC芯片12被设计和配置成形成多个图像传感器，并且第二IC芯片14被设计和配置成形成包括图像传感器的驱动电路/器件的多个逻辑电路。

第一IC芯片12包括第一衬底16。在一个实施例中，第一衬底包括硅。第一衬底可以附加或可选地包括一些其他合适的元素半导体；合适的化合物半导体；或者合适的合金半导体。

第一IC芯片12包括多个掺杂区以及被配置成形成对光子或其他图像辐射敏感的图像传感器18的其他部件。在一个实施例中，图像传感器18包括光电二极管，诸如基于CMOSFET的光电二极管或其他光敏器件。在一个实例中，图像传感器是基于背照式CMOSFET的图像传感器。在本实施例中，第一IC芯片12也包括其他部件，诸如分别形成在光电二极管18上的传输门（图3中的“TX”）。第一IC芯片12包括形成在第一衬底16上的互连结构（也称为第一互连结构）。第一互连结构包括金属线、通孔和接触件，以提供水平和垂直电布线。互连结构可以包括多个金属层，诸如第一金属层（“M1”）、第二金属层（“M2”）…等。第一互连结构包括被配置成电布线20的多个导电部件，以提供到传输门的电布线。

第二IC芯片14包括第二衬底22。在本实施例中，第二衬底22基本类似于第一衬底16。例如，第二衬底包括硅。

第二IC芯片14包括多个微电子器件，诸如形成在第二衬底22上的基于CMOSFET的逻辑器件。具体地，第二IC芯片14包括被配置成驱动图像传感器18的多个微电子器件。在一个实施例中，图像传感器的驱动器件包括重置（RST）器件、源极跟随器（SF）以及行选择器（RS）。在本实施例中，那些驱动设备被配置在像素级中，使得那些器件的组与图像传感器18的一个像素或者图像传感器阵列中的像素子集耦合。因此，图像传感器的驱动器件之间的耦合都是基于像素的，并且连接两者的导电部件需要适当地被设计和配置为提供具有芯片面积效率的这种能力。

第二IC芯片14也包括形成在第二衬底22上的互连结构（也称为第二互连结构）。第二互连结构包括多个金属层，诸如第一金属层、第二金属层、…、以及顶部金属（“TM”）。图3中示出了处于顶部金属层中的其中一根金属线。

第一IC芯片12和第二IC芯片14通过合适的接合机制机械地接合在一起。第一IC芯片12和第二IC芯片14通过一个或多个背面深接触（图3中的“BDCT”）部件电耦合在一起。BDCT部件形成在第一IC芯片12的互连结构的深沟槽中，并且进一步延伸至第二IC芯片14的互连结构，并且被配置为与其他导电部件一起将第二IC芯片14中的驱动器件和第一IC芯片12中的图像传感器18电耦合在一起。

由于BDCT部件是基于像素的，具有小占位面积（footprint），所以BDCT部件在朝向第一或第二衬底的俯视图中具有小尺寸。在一个实例中，BDCT部件的尺寸小于1微米。具体地，BDCT部件从第一衬底16中的第一互连结构的接触部件24延伸到形成在第二衬底22中的导电部件（在图3中称为“BSSI”部件）。BSSI部件嵌入第二衬底22中并且通过背面硅（BSSI）蚀刻形成该BSSI部件。BDCT部件延伸穿过第二互连结构的第一金属层（“M1”）中的第一金属线和顶部金属（“TM”）层中的第二金属线。在本实施例中，BDCT在不同部分中具有不同的尺寸。BDCT包括在BSSI部件和第二金属线之间的第一部分以及在第二金属线和第一金属线之间的第二部分。如图3所示，第一部分具有第一尺寸（第一宽度），并且第二部分具有大于第一尺寸的第二尺寸（第二宽度）。可以通过包括多种蚀刻的过程来实现该结构。

如上所述，图像传感器和相应的驱动器件分别形成在两个IC芯片上，更自由和灵活地重新配置和调节图像传感器和驱动器件，用于改进的性能和效率。在图4的示意性俯视图中示出了3D图像传感器结构10的一个这样的实例。3D图像传感器结构10包括形成在第一IC芯片上的光电二极管（“PD”）和传输门（“TX”）。第一IC芯片与第二IC芯片机械地接合并且通过BDCT部件和BSSI部件与第二IC芯片进一步电耦合。BDCT和BSSI部件通过3D过程（procedure）形成在第二IC芯片的背面上，随后进一步对其进行描述。光电二极管的信号线20和接地线30被配置在像素边缘上，并且通过3D连接的BDCT部件电耦合至逻辑电路/器件。

图5是制造3D图像传感器结构10的方法40的流程图，并且图6至图12示出根据一个或多个实施例所构造的处于各个制造阶段的3D图像传感器结构10。作为一个实施例，以晶圆级更有效地实现本方法40，并且在电耦合部件的接合和形成之后，通过切割来分离多个3D图像传感器芯片。

参考图5至图7，方法40开始于操作42，其中，将第一IC结构（图像传感器晶圆）12和第二IC结构（逻辑电路晶圆）14接合在一起，生成接合的3D图像传感器结构10。如上所述，第一IC结构12包括形成在其上的诸如光电二极管的多个光敏器件。图像传感器芯片12包括诸如硅晶圆的半导体衬底16。图像传感器结构12进一步包括形成在半导体衬底16中的图像传感器。图像传感器结构12也包括第一互连结构62，该第一互连结构具有形成在多个层间介电（ILD）材料层中的多条金属线、通孔和接触件。图7中示出了第一互连结构的第一金属层中的金属线70。

在本实施例中，第二IC结构14是ASIC晶圆。具体地，第二IC结构14包括诸如硅晶圆的半导体衬底22以及形成在半导体衬底22上的多个逻辑器件的逻辑电路。逻辑器件包括用于多个逻辑功能的基于CMOSFET的器件和要耦合至图像传感器的诸如RST、SF和RF的驱动器件。

第二IC结构14包括形成在半导体衬底22上的第二互连结构64。互连结构64包括被配置成提供电布线并且与逻辑器件耦合的多条金属线（位于相应的金属层中）、通孔和接触件。互连结构64（或互连结构62）的形成包括合适的过程，诸如用于铜连接的镶嵌工艺。在该方法中，沉积层间介电材料层，并且使用光刻工艺和蚀刻进行图案化以形成沟槽。沉积诸如铜的金属以填充沟槽，并且通过化学机械抛光（CMP）进一步抛光以去除多余的金属并平坦化顶面。沉积到沟槽中的金属可以包括：通过物理汽相沉积（PVD）的势垒层（诸如氮化钛或氮化钽）、通过PVD的铜晶种层和通过电镀的块状铜。在图7中，示出了顶部金属层中的金属部件66。

接合工艺被设计成以两个互连结构夹置在两个半导体衬底之间的构造接合两个IC结构。具体地，在3D图像传感器结构中，第一互连结构62和第二互连结构64夹置在两个衬底16和22之间。接合工艺可以实现合适的接合机制，诸如熔融接合、共晶接合或其他接合技术。

方法40可以包括操作44，其中，使第二衬底22减薄，使得半导体衬底22（在该情况下为硅晶圆）的厚度减小。减薄工艺可以包括诸如化学机械抛光（CMP）的合适的抛光或研磨工艺。

参考图5和图8，方法40进行至操作46，图案化第二衬底22，以形成限定用于BDCT部件的区域的一个（或多个）开口72。通过半导体衬底22的开口72露出开口内的第二互连结构64。图案化工艺包括光刻工艺和蚀刻。在一个实例中，光刻工艺包括：在半导体衬底22上涂覆光刻胶层；对光刻胶层执行光刻曝光；以及显影曝光的光刻胶层，以形成图案化的光刻胶层。蚀刻被设计成选择性地蚀刻半导体衬底22（在本实施例中，选择性地蚀刻硅）。在图案化第二衬底22的另一个实施例中，可以采用硬掩模。例如，在半导体衬底22上沉积硬掩模层，通过光刻工艺形成图案化的光刻胶层，将图案化的光刻胶层用作蚀刻掩模，对硬掩模层实施蚀刻工艺，并且此后将图案化的硬掩模层用作蚀刻掩模，对第二衬底22实施另一蚀刻工艺。在又一实例中，光刻工艺可以包括其他合适的技术，诸如紫外线（UV）光刻、深UV（DUV）光刻、超UV（EUV）光刻或者电子束光刻。在又一实例中，光刻工艺可以由其他合适的技术代替，诸如分子压印或无掩模光刻。

参考图5和图9，方法40进行至操作48，其中，形成用于后端深接触（backend deepcontact）的一个或多个深互连沟槽74。深互连沟槽74从第二IC结构14垂直地延伸到第一IC结构12。具体地，深互连沟槽74从第二IC结构14的第二互连结构64延伸到第一IC结构12的第一互连结构62。深互连沟槽74包括具有不同尺寸的第一沟槽部分和第二沟槽部分。第一沟槽部分垂直地跨越在第一互连结构的第一金属层中的金属线70和第二互连结构的顶部金属层中的金属线66之间。第二沟槽部分在第二IC结构中，并且从第二互连结构的顶部金属层中的金属线66垂直地跨越到第二衬底22。在本实例中，第一沟槽部分具有第一水平尺寸（第一沟槽宽度）W1，并且第二沟槽部分具有大于W1的第二水平尺寸（第二沟槽宽度）W2，由此在第一IC结构12中提供用于图像传感器的更多空间。

深互连沟槽74与金属线66和70对准，因此，通过要形成的相应BDCT部件将金属线66和70电耦合在一起，由此提供第一IC结构和第二IC结构之间的电互连，具体地提供第一IC结构12中的图像传感器和第二IC结构14中的逻辑器件之间的电互连。

深互连沟槽74的形成包括多种蚀刻工艺。由于第二互连结构包括形成在一个或多个ILD材料层中的多个金属部件。ILD材料层包括合适的介电材料，诸如氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂玻璃（SOG）、掺氟硅酸盐玻璃（FSG）、掺碳氧化硅和低k介电材料。蚀刻工艺被设计成选择性地蚀刻ILD材料层。

在一个实施例中，深互连沟槽的形成类似于双镶嵌工艺，诸如先通孔双镶嵌工艺、先沟槽双镶嵌工艺或其他合适的双镶嵌工艺。在又一实施例中，金属线66和70在蚀刻工艺中可以用作蚀刻停止层，以分别形成第一沟槽部分和第二沟槽部分。

以下描述了具体实例中的深互连沟槽74的形成。将半导体衬底22用作蚀刻掩模，将第一蚀刻工艺应用于ILD层，以通过第二半导体衬底22中的开口72形成深互连沟槽74的第二沟槽部分。开口72可以在第一蚀刻工艺期间扩展至大尺寸。第一蚀刻工艺被设计有蚀刻剂，以选择性地去除ILD材料层的介电材料，并且停止在金属线66上。将第二蚀刻工艺应用于金属线66，以在沟槽内开口于金属线66。此后，施加包括光刻工艺和蚀刻的处理过程，以形成第一沟槽部分。在处理过程中，通过光刻工艺在半导体衬底22上以及第二沟槽部分中形成图案化的光刻胶层。光刻工艺包括光刻胶涂覆、曝光和显影，并且可以进一步包括多个烘烤步骤，诸如软烘、曝光后烘焙和硬烘。图案化的光刻胶层包括限定用于第一沟槽部分的区域的开口。施加第三蚀刻工艺，以蚀刻第二互连结构的ILD介电材料层以及第一互连结构的ILD介电材料层。在一个实例中，在蚀刻剂和蚀刻选择性方面，第三蚀刻工艺类似于第一蚀刻工艺。在又一实例中，第三蚀刻工艺停止在金属线70上。可以实施能够形成深互连沟槽74的其他合适的过程。例如，可以在金属线70（或66）上形成附加的蚀刻停止层，以停止用于形成第一沟槽部分（或者第二沟槽部分）的相应的蚀刻工艺，以增强蚀刻控制。

参考图5和图10，方法40进行至操作50，形成BDCT部件76。在一个实施例中，BDCT部件76的形成类似于通过双镶嵌工艺的金属部件的形成。在又一实施例中，BDCT部件76的形成包括：用一种或多种导电材料填充深互连沟槽74；以及执行CMP工艺，以去除沉积在第二衬底22上的多余的金属并且平坦化顶面。在多个实例中，导电材料包括金属或金属合金，诸如铜、钨、金属硅化物、铝或其他合适的导电材料。在另一个实例中，导电材料可以包括一个以上的材料层。可以通过合适的技术沉积导电材料，诸如物理汽相沉积（PVD）、电镀、化学汽相沉积（CVD）。在本实例中，BDCT部件76包括：势垒层，诸如通过PVD所沉积的氮化钛或氮化钽；通过PVD形成在势垒层上的铜晶种层；以及通过电镀填充在深互连沟槽中的块状铜。

在本实施例中，在形成BDCT部件76期间，也用导电材料填充第二衬底22的开口72，由此在开口72中形成另一个导电部分。通过图10中的标号76共同标记开口72中的导电材料的部分（在图3中也称为BSSI部件）。

另外，在衬底22和BDCT部件76上形成钝化层78。通过诸如CVD的合适的方法所形成钝化层78包括用于钝化的合适的材料，诸如氧化硅层、氮化硅或其结合。

参考图5和图11，方法40可以包括操作52，其中，如果3D图像传感器结构10太薄而没有足够的机械强度，则将载体衬底80（诸如另一硅晶圆）接合至3D图像传感器结构10。在一个实例中，第二衬底22太薄。通过诸如熔融接合或共晶接合的合适的接合机制，将载体衬底80接合至第二衬底，以作为钝化层80。

参考图5和图12，操作52可以包括在接合载体衬底80之后的减薄工艺。从背面使第一衬底16减薄，使得第一衬底16的厚度大幅减小。由此，形成在第一衬底16中的图像传感器能够更有效地接收图像光，降低能量损耗。

方法40可以进一步包括完成3D图像传感器结构10的形成的其他操作。在一个实例中，方法40可以包括形成多个部件，以增强图像传感器的成像效果，诸如在第一衬底的背面上形成滤色镜和微透镜。在另一个实例中，方法40可以包括切割工艺，从而以晶圆级实施以上操作之后形成多个3D图像传感器芯片。

在多个实施例中描述了本发明公开的3D图像传感器结构及其制造方法。在另一个实施例中，作为接合至3D图像传感器结构的第三衬底的载体晶圆包括用于进一步ISP功能增强的其他逻辑电路。例如，包括图像传感器的驱动器件的多个逻辑器件被适当地分布在逻辑衬底和载体晶圆中，用于更多配置自由和设计灵活性，以增强3D图像传感器结构的性能。在所公开的结构和方法的另一个实施例中，图像传感器的驱动器件被重新部署在逻辑衬底上，用于图像传感器性能改进，诸如量子效率（QE）和满阱容量（FWC）的扩大。在又一个实施例中，3D图像传感器结构中的图像传感器可以由其他传感器代替，以利用3D结构的优点。

图13示出在另一个实施例中根据本发明的各个方面所构造的3D图像传感器结构86的示意图。3D图像传感器结构86包括机械地接合在一起并且通过TSV部件（“TSV”）相互电耦合的第一IC芯片12和第二IC芯片14。第一IC芯片12被设计并配置成形成多个图像传感器，并且第二IC芯片14被设计并配置成形成包括图像传感器的驱动电路/器件的多个逻辑电路。

第一IC芯片12包括第一衬底16。在一个实施例中，第一衬底包括硅。第一衬底可以附加或可选地包括：一些其他合适的元素半导体；合适的化合物半导体；或者合适的合金半导体。

第一IC芯片12包括多个掺杂区以及被配置为形成对光子或其他图像辐射敏感的图像传感器18的其他部件。在一个实施例中，图像传感器18包括诸如基于CMOSFET的光电二极管的光电二极管或其他光敏器件。在一个实例中，图像传感器是基于背照式CMOSFET的图像传感器。在本实施例中，第一IC芯片12也包括其他部件，诸如分别形成在光电二极管18上的传输门（“TX”）。第一IC芯片12包括形成在第一衬底16上的互连结构（也称为第一互连结构）。第一互连结构包括金属线、通孔和接触件，以提供水平和垂直电布线。互连结构可以包括多个金属层，诸如第一金属层（“M1”）、第二金属层（“M2”）、…等。图13中示出了示例性导电部件24和26（诸如，在一个金属层中的金属线、或者相邻金属层之间的通孔、或者衬底和第一金属层之间的接触件）。在本实例中，导电部件24是接触件，并且导电部件26是第一金属层中的金属线。接触件24和金属线26直接连接。第一互连结构包括被配置为电布线20的多个导电部件，以提供到传输门的电布线。

第二IC芯片14包括第二衬底22。在本实施例中，第二衬底22基本类似于第一衬底16。例如，第二衬底包括硅。

第二IC芯片14包括多个微电子器件，诸如形成在第二衬底22上的基于CMOSFET的逻辑器件。具体地，第二IC芯片14包括被配置成驱动图像传感器18的多个微电子器件。在一个实施例中，图像传感器的驱动器件包括重置（RST）器件、源极跟随器（SF）以及行选择器（RS）。在本实施例中，那些驱动器件被配置在像素级中，使得那些器件的组与图像传感器18的一个像素或者图像传感器阵列中的像素的子集耦合。因此，对于图像传感器的驱动器件之间的耦合是基于像素的，并且连接两者的导电部件需要适当地被设计和配置为提供具有芯片面积效率的这种能力。

第二IC芯片14也包括形成在第二衬底22上的互连结构（也称为第二互连结构）。第二互连结构包括多个金属层，诸如第一金属层、第二金属层、…以及顶部金属层。

第一IC芯片12和第二IC芯片14通过合适的接合机制机械地接合在一起。第一IC芯片12和第二IC芯片14通过一个或多个TSV部件电耦合在一起。TSV部件形成在第一IC芯片12的第一互连结构和第二IC芯片14的第二互连结构的深沟槽中，并且进一步延伸至第二IC芯片14的第二衬底22，并且被配置为与其他导电部件一起将第二IC芯片14中的驱动器件和第一IC芯片12中的图像传感器18电耦合在一起。

与BDCT部件相比，在俯视图中，TSV部件朝向第一或第二衬底具有更大的尺寸D。在一个实例中，TSV部件的尺寸为约10微米。在具体实例中，TSV部件从第一衬底16中的第一互连结构的金属线26延伸到第二衬底22。在另一个实例中，TSV部件的尺寸D从第二衬底22的顶部到第一IC芯片的第一互连结构的底部基本相同。TSV部件连接至金属线24，并且通过其耦合至图像传感器18。TSV部件通过多个金属部件耦合至第二IC芯片14中的逻辑电路。在一个实施例中，多个导电部件形成在第二衬底22的背面中，并且连接至TSV部件。在另一个实施例中，导电部件可以形成在一个金属层（例如，第二互连结构中的第一金属层）中。因此，逻辑器件通过TSV部件和形成在第二衬底22中的那些导电部件与图像传感器18耦合。可以通过包括光刻图案化、蚀刻、势垒层和金属的沉积、以及抛光的过程来形成第二衬底22中的导电部件。

如上所述，图像传感器和相应的驱动器件分别形成在两个IC芯片上，可以更自由和灵活地重新配置和调节图像传感器和驱动器件，以用于改进性能和效率。

图14是制造3D图像传感器结构86的方法88的流程图，并且图15至图22示出根据一个或多个实施例所构造的处于各个制造阶段的3D图像传感器结构86。作为一个实施例，本方法88以晶圆级更有效地实现，并且在电耦合部件的接合和形成之后，通过切割来分离多个3D图像传感器芯片。

参考图14至图16，方法88开始于操作90，其中，将第一IC结构（图像传感器晶圆）12和第二IC结构（逻辑电路晶圆）14接合在一起，生成接合的3D图像传感器结构86。如上所述，第一IC结构12包括形成在其上的诸如光电二极管的多个光敏器件。图像传感器芯片12包括诸如硅晶圆的半导体衬底16。图像传感器结构12进一步包括形成在半导体衬底16中的图像传感器。图像传感器结构12也包括具有形成在多个层间介电（ILD）材料层中的多条金属线、通孔和接触件的第一互连结构62。图16中示出了第一互连结构中的一个金属层的金属线70。

在本实施例中，第二IC结构14是ASIC晶圆。具体地，第二IC结构14包括诸如硅晶圆的半导体衬底22以及形成在半导体衬底22上的多个逻辑器件的逻辑电路。逻辑器件包括用于多种逻辑功能的基于CMOSFET的器件和要耦合至图像传感器的诸如RST、SF和RF的驱动器件。

第二IC结构14包括形成在半导体衬底22上的第二互连结构64。互连结构64包括被配置成提供电布线并且与逻辑器件耦合的多条金属线（在相应的金属层中）、通孔和接触件。互连结构64（或者互连结构62）的形成包括合适的过程，诸如用于铜连接的镶嵌工艺。在该方法中，沉积层间介电材料层，并且使用光刻工艺和蚀刻进行图案化以形成沟槽。沉积诸如铜的金属以填充沟槽，并且通过化学机械抛光（CMP）进一步抛光以去除多余的金属并且平坦化顶面。沉积到沟槽的金属可以包括通过物理汽相沉积（PVD）的势垒层（诸如氮化钛或氮化钽）、通过PVD的铜晶种层和通过电镀的块状铜。

接合工艺被设计成以两个互连结构夹置在两个半导体衬底之间的构造接合两个IC结构。具体地，在3D图像传感器结构中，第一互连结构62和第二互连结构64夹置在两个衬底16和22之间。接合工艺可以实施合适的接合机制，诸如熔融接合、共晶接合或其他接合技术。

方法88可以包括操作92，其中，使第二衬底22减薄，使得半导体衬底22（当前情况下为硅晶圆）的厚度减小。减薄工艺可以包括合适的抛光或研磨工艺，诸如CMP。

参考图14和图17，方法88进行至操作94，其中，将抛光停止层110沉积在第二衬底22的背面上。抛光停止层110用于在形成TSV部件期间停止抛光工艺。在本实施例中，抛光停止层110包括碳化硅，或者可选地包括对于抛光工艺具有有效阻力的其他合适的材料。通过诸如化学汽相沉积（CVD）的合适的沉积技术来形成抛光停止层110。抛光停止层110的厚度被设计成具有足够的抛光阻力。

参考图14和图18，方法88进行至操作96，其中，形成一个或多个TSV沟槽112。注意，TSV沟槽是指沟槽，并且TSV部件是指形成在TSV沟槽中的导电部件。TSV沟槽112从第二IC芯片14垂直地延伸到第一IC结构12。具体地，TSV沟槽112延伸穿过第二衬底22和第二互连结构64，并且延伸到第二IC结构12的第一互连结构62中。在俯视图中，TSV沟槽112朝向第一衬底16具有宽度尺寸（“D”）。在一个实例中，TSV沟槽112的宽度尺寸D在约5微米和15微米的范围内。在另一个实例中，宽度尺寸D为约10微米。TSV沟槽112与金属线70对准，并且露出金属线70。

由于第二互连结构包括形成在一个或多个ILD材料层中的多个金属部件，所以TSV沟槽112的形成包括光刻工艺以及一种或多种蚀刻工艺。ILD材料层包括合适的介电材料，诸如氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂玻璃（SOG）、掺氟硅酸盐玻璃（FSG）、掺碳氧化硅和低k介电材料。当实施多于一种蚀刻步骤时，蚀刻工艺被设计成在相应的蚀刻步骤中选择性地蚀刻ILD材料层和硅。

下面根据一个实施例描述了TSV沟槽112的形成。执行光刻工艺，以形成图案化的光刻胶层。施加蚀刻工艺，以蚀刻抛光停止层110、第二衬底22的硅材料以及第一互连结构和第二互连结构中的介电材料。在一个实例中，蚀刻工艺可以包括蚀刻穿过所有材料层的一个蚀刻步骤、或者可选地包括调节为蚀刻相应材料的多个蚀刻步骤。在另一个实施例中，硬掩模层形成在第二衬底22的背面上，并且被图案化以形成限定用于TSV沟槽112的区域的开口。此后，将图案化的硬掩模层用作蚀刻掩模，通过一个或多个蚀刻步骤来图案化多个材料层。在又一个实施例中，首先通过光刻工艺和蚀刻图案化抛光停止层110，以形成限定用于硅通孔112的区域的开口。此后，将图案化的抛光停止层110用作蚀刻掩模，通过一个或多个蚀刻步骤来图案化多个材料层。通过诸如蚀刻选择性或蚀刻时间的控制的机理，使形成TSV沟槽112的蚀刻工艺停止在金属线70上。

参考图14和图19至图21，方法88进行至操作98，其中，形成一个或多个TSV部件。TSV部件是形成在TSV沟槽112中的导电部件，以提供第一IC结构12和第二IC结构14之间的电布线。

在一个实施例中，如图19所示，衬里层114形成在TSV沟槽112中，特别是形成在TSV沟槽112的侧壁上。衬里层114包括介电材料以提供包括隔离、防止扩散和增强粘合的功能中的至少一个。在一个实施例中，衬里层114包括通过CVD或其他合适的沉积技术随形成的氧化硅。

如图20所示，导电材料层116在TSV沟槽112中被填充在衬里层114上。导电材料层116可以包括金属（诸如铜、铝或钨）、金属合金或其他合适的导电材料。导电材料层包括一种或多种导电材料。在一个实施例中，导电材料层116包括通过包括形成铜晶种层的物理汽相沉积（PVD）工艺和在铜晶种层上形成块状铜的电镀工艺的过程所形成的铜。在又一实施例中，在铜晶种层的PVD沉积之前，将抛光工艺施加至图像传感器结构86，以去除形成在TSV沟槽的底部上的工艺衬里层114，使得金属线70在TSV沟槽中露出。

此后，将CMP工艺施加至第二衬底22的背面，以去除多余的导电材料并且平坦化第二衬底22的背面，由此形成如图21所示的TSV部件118。CMP工艺被设计和调节成停止在抛光停止层110上。

方法88可以包括形成其他导电部件的其他操作，该其他导电部件使TSV部件118能够电连接至第二IC结构14上的逻辑器件。因此，第一IC结构12中的图像传感器和第二IC结构14中的逻辑器件通过TSV部件118电耦合。在一个实施例中，通过诸如镶嵌工艺的合适的过程，导电部件（也称为金属迹线）形成在IC结构14的背面上，以与第二互连结构耦合。可选地，金属迹线在同一过程中与TSV部件共同形成。

参考图14和图22，方法88包括操作100，其中，在第二衬底22上形成钝化层120。钝化层120包括一个或多个材料层，以阻隔3D图像传感器结构86和外部环境，诸如防止外部湿气和其他污染物。在一个实施例中，钝化层120包括通过CVD或其他合适的方法形成的氮化硅。在另一个实施例中，钝化层120包括被配置为用于有效钝化的氧化硅层和氮化硅层。

方法88可以进一步包括其他操作，以完成3D图像传感器结构86的形成。在一个实例中，方法86可以包括形成多个部件，以增强图像传感器的成像效果，诸如在第一衬底的背面上形成滤色镜和微透镜。在另一个实例中，方法88可以包括切割工艺，以在晶圆级中实施以上操作之后形成多个3D图像传感器芯片。

在另一个实施例中，方法88可以包括将载体衬底（诸如另一个硅晶圆）接合到3D图像传感器结构86以增强机械强度的操作。在一个实例中，通过诸如熔融接合或共晶接合的合适的接合机制，将载体衬底接合到第二衬底的钝化层80。

在又一个实施例中，方法88可以进一步包括在接合载体衬底80之后使第一衬底减薄的操作。从背面使第一衬底16减薄，使得第一衬底16的厚度大幅减小。由此，形成在第一衬底16中的图像传感器能够更有效地接收图像光，降低能量损耗。

在多个实施例中描述了本发明所公开的3D图像传感器结构及其制造方法。在另一个实施例中，作为接合到3D图像传感器结构的第三衬底的载体晶圆包括用于进一步ISP功能增强的其他逻辑电路。例如，包括图像传感器的驱动器件的多个逻辑器件被适当地分布在逻辑衬底和载体晶圆中，用于更多配置自由和设计灵活性，以增强3D图像传感器结构的性能。在所公开的结构和方法的另一个实施例中，图像传感器的驱动器件被重新部署在逻辑衬底上，用于图像传感器性能改进，诸如量子效率（QE）和满阱容量（FWC）的扩大。在又一个实施例中，3D图像传感器结构中的图像传感器可以由其他传感器代替，以利用3D结构的优点。

不同优点可以存在于多个实施例中。在一个实施例中，不管逻辑电路如何，通过微调工艺改进了图像传感器像素性能，这是因为逻辑电路在接合到图像传感器晶圆之前，独立地形成在逻辑电路晶圆中。因此，相对于现有方法中，管芯数量（工作管芯的数量）增加。其他优点包括ISP功能增强，以及在多个实施例中容易扩展至下一代生成工艺。

因此，本发明提供用于制造三维（3D）图像传感器结构的方法的实施例。该方法包括：提供在其中形成图像传感器并且在其上形成第一互连结构的图像传感器衬底以及在其中形成逻辑电路并且在其上形成第二互连结构的逻辑衬底；以第一和第二互连结构夹置在逻辑衬底和图像传感器衬底之间的构造，将逻辑衬底接合至图像传感器衬底；以及形成从逻辑衬底延伸到第一互连结构的导电部件，由此将逻辑电路电耦合至图像传感器。

本发明还提供图像传感器结构的一个实施例。图像传感器结构包括：具有多个成像传感器的第一半导体衬底；形成在第一半导体衬底上的第一互连结构；具有逻辑电路的第二半导体衬底；以及形成在第二半导体衬底上的第二互连结构。以第一和第二互连结构夹置在第一和第二半导体衬底之间的构造，将第一和第二半导体衬底接合在一起。图像传感器结构进一步包括从第一互连结构延伸到第二互连结构的半导体通孔（TSV）部件，由此将逻辑电路电耦合至图像传感器。

本发明还提供用于制造三维（3D）图像传感器结构的方法的另一个实施例。该方法包括：提供在其中形成图像传感器并且在其上形成第一互连结构的图像传感器衬底以及在其中形成逻辑电路并且在其上形成第二互连结构的逻辑衬底；以第一和第二互连结构夹置在逻辑衬底和图像传感器衬底之间的构造，将逻辑衬底接合到图像传感器衬底；此后，使逻辑衬底减薄；以及此后，执行蚀刻工艺，由此形成从逻辑衬底连续延伸穿过第二互连结构中的第一金属线并且与第一互连结构中的第二金属线接触的后端深接触（BDCT）部件，BDCT部件将逻辑电路电耦合至图像传感器。

以上概述了多个实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础，来设计或修改用于执行与在此介绍的实施例相同的目的和/或实现与其相同的优点的其他工艺和结构。本领域技术人员也应该认识到，这样的等同构造不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以作出多种修改、替换和更改。

Claims (20)

1.一种用于制造三维(3D)图像传感器结构的方法，包括：

提供其中形成有图像传感器且其上形成有第一互连结构的图像传感器衬底、以及其中形成有逻辑电路且其上形成有第二互连结构的逻辑衬底；

以所述第一互连结构和所述第二互连结构夹置在所述逻辑衬底和所述图像传感器衬底之间的构造，将所述逻辑衬底接合到所述图像传感器衬底；以及

形成从所述逻辑衬底延伸到所述第一互连结构的导电部件，由此将所述逻辑电路电耦合至所述图像传感器，

其中，所述导电部件在所述第一互连结构中占用的面积比在所述第二互连结构中占用的面积小。

2.根据权利要求1所述的方法，其中，形成所述导电部件包括：形成半导体通孔(TSV)部件。

3.根据权利要求2所述的方法，其中，形成所述半导体通孔部件包括：

在所述逻辑衬底上沉积抛光停止层；

对所述抛光停止层、所述逻辑衬底、所述第二互连结构和所述第一互连结构执行蚀刻工艺，由此在其中形成沟槽；

在所述沟槽的侧壁上形成衬里层；

此后，用导电材料填充所述沟槽；以及

对所述逻辑衬底执行化学机械抛光工艺，以去除多余的导电材料。

4.根据权利要求3所述的方法，进一步包括：在形成所述半导体通孔部件之后，在所述逻辑衬底上形成钝化层。

5.根据权利要求4所述的方法，其中，

形成所述钝化层包括：形成氮化硅层；以及

形成所述衬里层包括：通过化学汽相沉积形成氧化硅层。

6.根据权利要求3所述的方法，其中，

形成所述衬里层包括：通过化学汽相沉积形成氧化硅层；以及

填充所述沟槽包括：通过物理汽相沉积形成铜晶种层，以及通过镀在所述沟槽中形成块状铜。

7.根据权利要求1所述的方法，其中，形成所述导电部件包括：形成后端深接触(BDCT)部件，所述后端深接触部件与所述第一互连结构中的第一金属线接触并且延伸穿过所述第二互连结构中的第二金属线。

8.根据权利要求7所述的方法，进一步包括：在将所述逻辑衬底接合到所述图像传感器衬底之后，使所述逻辑衬底减薄。

9.根据权利要求8所述的方法，进一步包括：在执行退火工艺之后并且在形成所述后端深接触部件之前，对所述逻辑衬底执行抛光工艺，由此去除氧化硅层的一部分。

10.根据权利要求9所述的方法，其中，形成所述后端深接触部件包括：

在所述逻辑衬底上形成钝化层；

将载体衬底接合到所述钝化层；以及

使所述图像传感器衬底减薄。

11.一种图像传感器结构，包括：

第一半导体衬底，具有多个图像传感器；

第一互连结构，形成在所述第一半导体衬底上；

第二半导体衬底，具有逻辑电路；

第二互连结构，形成在所述第二半导体衬底上，其中，以所述第一互连结构和所述第二互连结构夹置在所述第一半导体衬底和所述第二半导体衬底之间的构造，将所述第一半导体衬底和所述第二半导体衬底接合在一起；以及

半导体通孔(TSV)部件，从所述第一互连结构延伸到所述第二互连结构，由此将所述逻辑电路电耦合至所述图像传感器，

其中，所述半导体通孔在所述第一互连结构中占用的面积比在所述第二互连结构中占用的面积小。

12.根据权利要求11所述的图像传感器结构，其中，

所述半导体通孔部件在第一方向上从所述第二互连结构延伸到所述第一互连结构；以及

所述半导体通孔部件在与所述第一方向垂直的第二方向上包括在5微米和15微米的范围内的尺寸。

13.根据权利要求12所述的图像传感器结构，其中，

所述第一互连结构包括一个金属层中的金属线；以及

所述半导体通孔部件延伸以与所述金属线接触。

14.根据权利要求13所述的图像传感器结构，其中，所述半导体通孔部件延伸穿过所述第二半导体衬底，并且通过形成在所述第二互连结构中的其他导电部件耦合至所述逻辑电路。

15.根据权利要求12所述的图像传感器结构，其中，所述半导体通孔部件包括选自由铜、钨、铝及它们的组合所构成的组的导电材料层。

16.根据权利要求11所述的图像传感器结构，其中，

所述图像传感器包括光电二极管；以及

所述逻辑电路包括驱动所述图像传感器的驱动器件。

17.根据权利要求16所述的图像传感器结构，其中，

所述图像传感器进一步包括：分别形成在所述光电二极管上并且与所述光电二极管耦合的传输门；以及

所述驱动器件包括重置(RST)器件、源极跟随器(SF)和行选择器(RS)。

18.根据权利要求11所述的图像传感器结构，进一步包括：形成在所述第二半导体衬底中并且与所述半导体通孔部件接触的导电部件。

19.根据权利要求11所述的图像传感器结构，进一步包括：接合至所述第二半导体衬底的第三半导体衬底，其中，所述第一半导体衬底、所述第二半导体衬底和所述第三半导体衬底是硅衬底。

20.一种用于制造三维(3D)图像传感器结构的方法，包括：

提供其中形成有图像传感器且其上形成有第一互连结构的图像传感器衬底、以及其中形成有逻辑电路且其上形成有第二互连结构的逻辑衬底；

以所述第一互连结构和所述第二互连结构夹置在所述逻辑衬底和所述图像传感器衬底之间的构造，将所述逻辑衬底接合至所述图像传感器衬底；

此后，使所述逻辑衬底减薄；以及

此后，执行蚀刻工艺，由此形成从所述逻辑衬底连续延伸穿过所述第二互连结构中的第一金属线并且与所述第一互连结构中的第二金属线接触的后端深接触(BDCT)部件，所述后端深接触部件将所述逻辑电路电耦合至所述图像传感器，

其中，所述后端深接触部件在所述第一互连结构中占用的面积比在所述第二互连结构中占用的面积小。