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KR101090252B1 - 박막 트랜지스터 표시판 및 그의 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그의 제조 방법 Download PDF

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KR101090252B1
KR101090252B1 KR1020040077519A KR20040077519A KR101090252B1 KR 101090252 B1 KR101090252 B1 KR 101090252B1 KR 1020040077519 A KR1020040077519 A KR 1020040077519A KR 20040077519 A KR20040077519 A KR 20040077519A KR 101090252 B1 KR101090252 B1 KR 101090252B1
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amorphous silicon
layer
gate
electrode
ohmic contact
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이제훈
조범석
정창오
김주한
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삼성전자주식회사
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Abstract

본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되며 있으며 게이트 전극을 가지는 게이트선, 게이트선 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되며 게이트 전극과 중첩하는 반도체층, 반도체층의 소정 영역을 제외하고 반도체층을 덮으며, 도전형 불순물 이온이 고농도로 도핑되어 있는 저항성 접촉 부재, 저항성 접촉 부재 위에 형성되어 있으며, 질소를 포함하여 저항성 접촉 부재와 동일한 물질로 이루어지는 확산 방지층, 저항성 접촉 부재와 일부 접촉하는 소스 전극을 가지고 게이트선과 교차하는 데이터선, 저항성 접촉 부재와 일부 접촉하며 게이트 전극을 중심으로 소스 전극과 대향하는 드레인 전극, 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 포함한다.
알루미늄, 배선, 누설전류, 몰리브덴, 박막트랜지스터

Description

박막 트랜지스터 표시판 및 그의 제조 방법{Thin film transistor array panel and method for manufacturing the same}
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고,
도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이고,
도 3b는 도 3a의 IIIb-IIIb’-IIIb”선을 따라 자른 단면도이고,
도 4b는 도 4a의 IVb-IVb’-IVb”선을 따라 자른 단면도이고,
도 5b는 도 5a의 Vb-Vb’선을 따라 자른 단면도이고,
도 6b는 도 6a의 VIb-VIb'-VIb"선을 따라 자른 단면도이고,
도 7은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 8은 도 7의 VIII-VIII'선을 따라 자른 단면도이고,
도 9a, 도 11a, 도 12a 및 도 13a는 제2 실시예에 따른 박막 트랜지스터 표 시판을 제조하는 방법 중 중간 단계에서의 배치도로 이고,
도 9b는 도 9a의 IXb-IXb'선을 따라 자른 단면도이고,
도 10은 도 9b의 다음 단계에서의 단면도이고,
도 11b는 도 11a의 XIb-XIb'선을 따라 자른 단면도이고,
도 12b는 도 12a의 XIIb-XIIb'선을 따라 자른 단면도이고,
도 13b는 도 13a의 XIIIb-XIIIb'선을 따라 자른 단면도이고,
도 14는 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 15는 도 14의 XV-XV'-XV"선을 따라 자른 단면도이고,
도 16a 및 도 17a는 제3 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법 중 중간 단계에서의 배치도이고,
도 16b는 도 16a의 XVIb-XVIb'-XVIb"선을 따라 자른 단면도이고,
도 17b는 도 16a의 XVIIb-XVIIb'-XVIIb"선을 따라 자른 단면도이고,
도 18은 본 발명의 제4 실시예에 따른 액정 표시 장치의 배치도이고,
도 19는 도 18의 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 20은 도 18의 액정 표시 장치용 대향 표시판의 배치도이고,
도 21은 도 18의 XXI-XXI'-XXI"선을 따라 자른 단면도이고,
도 22는 본 발명의 실시예에 따른 확산 방지층의 유무에 따라서 Voff 일때 Ids값을 측정한 그래프이다.
본 발명은 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 저저항의 도전 물질로 이루어진 신호선을 가지는 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.
이러한 액정 표시 장치에서, 신호 지연을 방지하기 위하여 영상 신호를 전달하는 데이터선 또는 데이터선은 알루미늄(Al) 또는 알루미늄 합금(Al alloy) 등과 같이 낮은 비저항 물질을 사용하는 것이 일반적이다. 이때, 알루미늄은 물리적 또 는 화학적 특성이 약하기 때문에 접촉 특성이 우수한 다른 금속을 게재하여 알루미늄 또는 알루미늄 합금과 함께 이중막 또는 삼중막으로 게이트선 및 데이터선을 형성하는 것이 바람직하다. 이러한 금속 중에 몰리브덴을 포함하는 도전막은 알루미늄을 포함하는 도전막과 하나의 식각 조건으로 패터닝이 가능하여 유리하게 사용된다.
하지만, 몰리브덴을 포함하는 다층막의 배선으로 데이터선 및 드레인 전극을 형성할 때에는 오프 전류(off current)가 높아 누설 전류가 심하게 발생하며, 이는 화상에서 잔상이 발생하는 원인으로 작용한다.
본 발명이 이루고자 하는 기술적 과제는 누설 전류를 최소화하여 액정 표시 장치의 표시 특성을 향상시키는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되며 있으며 게이트 전극을 가지는 게이트선, 게이트선 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되며 게이트 전극과 중첩하는 반도체층, 반도체층의 소정 영역을 제외하고 반도체층을 덮으며, 도전형 불순물 이온이 고농도로 도핑되어 있는 저항성 접촉 부재, 저항성 접촉 부재 위에 형성되어 있으며, 질소를 포함하여 저항성 접촉 부재와 동일한 물질로 이루어지는 확산 방지층, 저항성 접촉 부재와 일부 접촉하는 소스 전극을 가지고 게이트선과 교차하는 데이터선, 저항성 접촉 부재와 일부 접촉하며 게이트 전극을 중심으로 소스 전극과 대향하는 드레인 전극, 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 포함한다.
이때, 확산 방지층은 저항성 접촉 부재와 동일한 평면 패턴을 가지는 것이 바람직하다.
그리고 데이터선은 차례로 적층된 제1 도전층, 제2 도전층 및 제3 도전층으로 이루어지며, 제1 및 제3 도전층은 몰리브덴 또는 몰리브덴 합금으로 형성되어 있고, 제2 도전층은 알루미늄 또는 알루미늄 합금으로 형성되어 있는 것이 바람직하다.
또한, 화소 전극과 데이터선 및 드레인 전극 사이에 형성되어 있는 보호막을 더 포함할 수 있다.
또한, 화소 전극과 데이터선 및 드레인 전극 사이에 형성되어 있는 보호막을 더 포함할 수 있다.
또한, 절연 기판 위에 형성되며 화소 전극 아래에 위치하는 적, 녹, 청의 색필터를 더 포함할 수 있다.
또한, 화소 전극은 화소 영역을 복수개의 도메인으로 분할하는 절개부를 가지는 것이 바람직하다.
또한, 확산 방지층은 10~100의 두께인 것이 바람직하다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 가지는 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막, 제1 비정질 규소막을 적층하고, 제1 비정질 규소막 위에 도전형 불순물 이온이 도핑된 제2 비정질 규소막, 질소를 포함하는 제3 비정질 규소막을 차례로 적층하는 단계, 사진 식각 공정으로 제3 내지 제1 비정질 규소막을 식각하여 확산 방지 패턴, 저항성 접촉 패턴, 반도체층을 형성하는 단계,
확산 방지 패턴과 일부 중첩하는 데이터선 및 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극에 가려지지 않고 노출된 확산 방지 패턴 및 저항성 접촉 패턴을 식각하여 확상 방지층 및 저항성 접촉 부재를 형성하는 단계, 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함한다.
여기서 데이터선은 제1 도전층, 제2 도전층 및 제3 도전층을 적층하는 단계를 포함하고, 제1 및 제3 도전층은 몰리브덴 또는 몰리브덴 합금으로 형성하고, 제2 도전층은 알루미늄 또는 알루미늄 합금으로 형성한다.
여기서 제3 비정질 규소막을 적층하는 단계에서, 제3 비정질 규소막은 제2 비정질 규소막과 동일한 공정 조건에서 질소를 추가하여 형성하는 것이 바람직하다. 여기서 질소를 포함하는 기체는 N2, NH3 또는 N2와 NH3의 혼합 기체 중 하나를 사용하는 것이 바람직하다.
그리고 화소 전극 아래에 적, 녹, 청의 색필터를 형성하는 단계를 더 포함할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명 하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 및 도 2를 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' II"선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 돌출된 형태로 복수의 게이트 전극(gate electrode)(124)을 이루고 있으며, 게이트선(121)의 다른 일부는 화소 영역으로 돌출하여 복수의 확장부(expansion, 127)를 이룬다.
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따 위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는, 알루미늄/몰리브덴, 또는 알루미늄-네오디뮴(AlNd) 합금 등을 들 수 있다.
게이트선(121) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체층(151)이 형성되어 있다. 선형 반도체층(151)은 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 또한 선형 반도체층(151)은 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다.
반도체층(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부를 가지고 있으며, 이 돌출부와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체층(151)의 돌출부(154) 위에 위치한다.
그리고 저항성 접촉 부재(161, 165) 위에는 확산 방지층(643, 645)이 형성되 어 있다. 확산 방지층(643, 645)은 질소, n형 불순물이 도핑된 비정질 규소 등을 포함하고 있어 질소를 제외하고는 저항성 접촉 부재(161, 165)와 동일한 물질로 이루어져 있다. 이때 확산 방지층(643, 645)은 저항성 접촉 부재(161, 165)와 동일한 평면 패턴을 가진다.
반도체층(151)과 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있어, 이루에 형성되는 상부층이 잘 밀착될 수 있도록 한다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다. 유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 특히, IZO 또는 ITO와의 물리적, 화학적, 전기적 특성이 우수한 물질, 이를 테면 티타늄, 탄탈륨, 크롬, 몰리브덴(Mo) 또는 이들의 합금 등으로 이루어진 상부막과, 데이터 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진 중간막과 알루미늄 계열의 금속이 저항성 접촉 부재로 확산되는 것을 방지하기 위한 금속, 이를 테면 티타늄, 탄탈륨, 크롬, 몰리브덴 또는 이들의 합금을 포함한다.
본 발명의 실시예에서는 상, 하부막(171a, 171c, 175a, 175c, 177a, 177c)은 몰리브덴으로 이루어지고, 중간막(171b, 175b, 177b)은 알루미늄으로 이루어져 있다.
확산 방지층(643, 645) 및 저항성 접촉 부재(161, 165)는 그 하부의 반도체층(151)과 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재한다. 확산 방지층(643, 645)은 데이터선(171) 및 드레인 전극(175)의 금속 전자가 반도체층으로 확산되는 것을 방지하여 누설 전류를 최소화한다. 그리고 질소가 n형 불순물 이온과 같은 불순물 이온이 되어 저항성 접촉 부재(161, 165)과 더불어 데이터선(171) 및 드레인 전극(175) 사이의 접촉 저항을 낮추어 주는 역할을 한다.
이는 도 22에 도시한 그래프를 통해 확인할 수 있다. 도 22는 본 발명의 실시예에 따른 확산 방지층의 유무에 따라서 Voff 일때 Ids값을 측정한 그래프이다.
도 22의 그래프에서 ㆍ을 포함하는 제1선은 종래기술에 따라 확산 방지층을 형성하지 않는 경우의 Ids값을 측정한 그래프이고, ×을 포함하는 제2선은 본 발명 의 실시예에 따른 것으로 N2를 15,000sccm, NH3를 2,500sccm 주입하여 확산 방지층을 형성한 경우의 Ids값을 측정한 그래프이고, +을 포함하는 제3선은 본 발명의 실시예에 따른 것으로 N2를 15,000sccm, NH3를 5,000sccm 주입하여 확산 방지층을 형성한 경우를 도시한 그래프이다.
여기서 P1 지점은 액정 표시 장치가 구동 되지 않을 경우에 박막 트랜지스터의 Voff 값이고, P2 지점은 액정 표시 장치가 구동 될 경우에 박막 트랜지스터의 Voff(P1 지점의 Voff-Vcom로 계산됨)로 이 두 값 사이가 Voff의 변동 범위이다.
이 범위에 위치하는 각 경우의 그래프를 살펴보면 종래 기술에 따른 제1 선에 비해서 본 발명의 실시예에 따른 제2 및 제3선의 그래프에 따른 Ids값이 훨씬 작음을 알 수 있다. 그리고 본 발명의 실시예에서와 같이 확산 방지층을 형성하더라도 Von 일 경우의 Ion 값에는 영향을 미치지 않는다.
선형 반도체층(151)은 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 선형 반도체층(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 게이트선(121)과 데이터선(171) 사이의 절연을 강화한다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체층(151) 부분의 위에는 평탄화 특성이 우수한 유기 물질로 이루어진 보호막(passivation laver, 180)이 형성되어 있다. 보호막(180)은 감광성 (photosensitivity)을 가지는 유기 물질로 형성할 수 있다.
데이터선(171)과 드레인 전극(175) 사이의 반도체층(154)이 드러난 부분으로 보호막(180)의 유기 물질이 접하는 것을 방지하기 위해 보호막(180)은 유기막의 하부에 질화 규소 또는 산화 규소로 이루어진 절연막(도시하지 않음)이 추가될 수 있다.
보호막(180)에는 드레인 전극(175), 데이터선(171)의 끝 부분을 각각 드러내는 복수의 접촉구(contact hole)(185, 187, 182)가 형성되어 있다. 이때 데이터선(171)의 끝 부분은 필요에 따라 데이터선(171) 및 게이트선(121)보다 넓은 폭을 가질 수도 있다.
보호막(180) 위에는 IZO 또는 ITO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(82)가 형성되어 있다.
화소 전극(190)은 접촉구(185, 187)를 통하여 드레인 전극(175)과 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 액정층의 액정 분자들을 재배열시킨다.
또한 앞서 설명한 것처럼, 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며, 이를 "유지 축전기(storage electrode)"라 한다.
유지 축전기는 제2 실시예와 같이 화소 전극(190) 및 이와 이웃하는 게이트선 (121)[이를 "전단 게이트선(previous gate line)"이라 함]의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 제1 실시예와 같이 게이트선(121)을 확장한 확장부를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부와 중첩되는 유지 축전기용 도전체를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다.
저 유전율의 유기 물질로 보호막(180)을 형성하는 경우에는 화소 전극(190)을 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(82)는 접촉구(182)를 통하여 데이터선(171)의 끝 부분과 각각 연결된다. 접촉 보조 부재(82)는 데이터선(171)의 각 끝 부분과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호한다.
그러면, 도 1 내지 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3a 내지 도 6b과 도 1 및 도 2를 참고로 하여 상세히 설명한다.
도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이고, 도 3b는 도 3a의 IIIb-IIIb’-IIIb”선을 따라 자른 단면도이고, 도 4b는 도 4a의 IVb-IVb’-IVb”선을 따라 자른 단면도이고, 도 5b는 도 5a의 Vb-Vb’선을 따라 자른 단면도이고, 도 6b는 도 6a의 VIb-VIb'-VIb"선을 따라 자른 단면도이다.
먼저, 도 3a 및 도 3b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 스퍼터링(sputtering) 따위로 도전막을 형성한 후 사진 식각 공정으로 복수의 게이트 전극(124)을 가지는 게이트선(121)을 형성한다.
게이트선(121) 및 게이트 전극(124)을 덮도록 게이트 절연막(140), 제1 내지 제3 비정질 규소막(150, 160, 600)을 연속으로 적층한다. 제1 비정질 규소막(150)은 진성 비정질 규소(intrinsic amorphous silicon)로 이루어지고, 제2 비정질 규소막(160)은 도전형 불순물 이온이 고농도로 도핑된 비정질 규소(extrinsic amorphous silicon)로 이루어지고, 제3 비정질 규소막(600)은 도전형 불순물 이온 및 질소가 도핑되어 있는 비정질 규소로 이루어진다.
게이트 절연막(140)은 질화 규소 또는 산화 규소로 2,000∼5,000Å의 두께로 형성하는 것이 바람직하다. 그리고 규소를 포함하는 삼중막(150, 160, 600)은 동일 챔버에서 인-시츄(in-situ) 공정으로 형성할 수 있는데, 먼저 제1 비정질 규소막(150)을 형성한 후 N형 도전형 불순물 이온을 첨가하여 제2 비정질 규소막(160)을 형성하고, 동일한 조건을 유지한 상태에서 마지막으로 NH3 또는 N2 기체를 각각 첨가하거나, NH3와 N2를 함께 첨가하여 제3 비정질 규소막(600)을 형성한다. 이때 질소 기체의 주입 시간 및 주입 파워에 따라서 제3 비정질 규소막(600)의 두께를 조 절할 수 있는데, 바람직하게는 10~100Å의 두께로 형성한다.
제1 비정질 규소막(150)은 2,000의 두께로 형성하여 박막 트랜지스터의 채널을 형성하며, 제2 비정질 규소막(160)은 500Å의 두께로 형성하여 상부의 도전층과 하부의 제1 비정질 규소막으로 이루어지는 반도체층 사이의 접촉 저항을 줄여주고, 제3 비정질 규소막(600)은 10~100Å의 두께로 형성하여 상부의 도전층이 제1 비정질 규소막으로 이루어지는 반도체층에 도전층의 전자가 확산되는 것을 방지한다.
다음 도 4a 및 도 4b에 도시한 바와 같이, 사진 식각 공정으로 제3 비정질 규소막(600), 제2 비정질 규소막(160), 제1 비정질 규소막(150) 및 게이트 절연막을 식각하여 확산 방지 패턴(640), 불순물 반도체 패턴(164), 반도체층(151, 154)을 형성한다.
다음, 도 5a 및 도 5b에 도시한 바와 같이, 기판(110) 위에 스퍼터링 등의 방법으로 도전막을 적층하여 데이터선용 도전막을 형성한다. 이때 도전막은 알루미늄을 포함하는 삼중막으로 형성될 수 있으며 예를 들어, 몰리브덴, 알루미늄, 몰리브덴의 삼중막으로 형성한다.
이처럼 몰리브덴, 알루미늄을 포함하는 경우에는 하나의 식각 조건으로 패터닝이 가능한 장점이 있다.
이후 도전막 위에 감광막을 형성하고 이를 식각 마스크로 도전막을 패터닝하여 제1 도전층(171a, 175a, 177a), 제2 도전층(171b, 175b, 177b) 및 제3 도전층(171c, 175c, 177c)로 이루어지며 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175) 및 복수의 유지 축전기용 도전체(177)를 형성한다.
이어, 데이터선(171) 및 드레인 전극(175) 상부의 감광막을 제거하거나 그대로 둔 상태에서, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)로 덮이지 않고 노출된 확산 방지 패턴(640), 불순물 반도체층(164) 부분을 제거함으로써 확산 방지층(643, 645), 저항성 접촉 부재(161, 165)을 완성하는 한편, 그 아래의 진성 반도체(154) 부분을 노출시킨다.
이처럼 확산 방지층(643, 645)을 형성하면 데이터선을 이루는 금속 전자가 반도체층(154)으로 확산되는 것을 방지할 수있어, 이로 인한 누설 전류를 최소화할 수 있다. 즉, 데이터선에 포함되어 있는 몰리브덴은 확산 방지층(643, 645)에 포함되어 있는 질소와는 분리되려는 경향이 강하기 때문에 몰리브덴 전자가 질소가 포함되어 있는 확산 방지층(643, 645)을 통과하지 못한다. 따라서 몰리브덴 전자가 반도체층(151, 154)으로 이동함으로 발생하는 누설 전류가 발생하지 않는다.
또한, 확산 방지층(643, 645) 내의 질소 이온은 N형 도전형 불순물 이온과 같이 데이터선(171, 175) 과 반도체층(151, 154) 사이의 접촉 저항을 감소시키는데 도움을 준다.
다음으로, 도 6a 및 도 6b에 도시한 바와 같이, 기판 위에 노출된 반도체(151) 부분을 덮도록 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 보호막(passivation layer)(180)을 형성한다.
그런 다음 보호막(180)을 사진 식각 공정으로 식각하여 복수의 접촉구(182, 185, 187)를 형성한다.
감광성을 가지는 유기 물질로 보호막을 형성하는 경우에는 사진 공정만으로 접촉구르 형성할 수 있다.
접촉구(182, 185, 187)는 데이터선(171)의 끝부분, 드레인 전극(175), 유지 축전기용 도전체(177)를 드러낸다. 이때, 게이트선(121)의 끝 부분을 드러내거나 게이트선(121)과 동일한 층으로 이루어진 다른 박막을 드러내는 경우에는 게이트 절연막(140)도 함께 식각한다.
다음, 마지막으로 도 1 및 도 2에 도시한 바와 같이, 기판 위에 IZO 또는 ITO막을 스퍼터링으로 적층하고 사진 식각 공정으로 복수의 화소 전극(190)과 접촉 보조 부재(82)를 형성한다.
[제2 실시예]
이상은 반도체층과 데이터선을 서로 다른 마스크를 이용한 사진 식각 공정으로 형성하는 제조 방법에 본 발명의 실시예를 적용하여 설명하였지만, 본 발명에 따른 제조 방법은 제조 비용을 최소화하기 위하여 반도체층과 데이터선을 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성하는 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.
도 7은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표 시판의 배치도이고, 도 8은 도 7의 VIII-VIII'선을 따라 자른 단면도이다.
도 7 및 도 8에 도시한 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 대개 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조와 동일하다. 즉, 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체층(151), 복수의 돌출부를 각각 포함하는 복수의 선형 저항성 접촉층(161) 및 복수의 섬형 저항성 접촉층(165)이 차례로 형성되어 있다. 그리고 저항성 접촉층(161, 165) 위에는 확산 방지층(643, 645)이 형성되어 있다.
확산 방지층(643, 645) 및 게이트 절연막(140) 위에는 복수의 소스 전극(153)을 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180) 및/또는 게이트 절연막(140)에는 복수의 접촉구(182, 185)가 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)가 형성되어 있다.
그러나 도 1 및 도 2에 도시한 박막 트랜지스터 표시판과 달리, 본 실시예에 따른 박막 트랜지스터 표시판은 게이트선(121)에 확장부를 두는 대신 게이트선(121)과 동일한 층에 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)을 두어 드레인 전극(175)과 중첩시켜 유지 축전기를 만든다. 유지 전극선(131)은 공통 전압 따위의 미리 정해진 전압을 외부로부터 인가 받으며, 화소 전극(190)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 유지 전극선(131)은 생략할 수도 있으며, 화소의 개구율을 극대화하기 위해 화소 영역의 가장자리에 배치할 수도 있다.
반도체층(151)은 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175), 확산 방지층(643, 645) 및 그 하부의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 형태를 가지고 있다. 구체적으로는, 확산 방지층(643, 645) 및 선형 반도체층(151)은 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉층(161, 165)의 아래에 존재하는 부분 외에도 소스 전극(173)과 드레인 전극(175) 사이에 이들에 가리지 않고 노출된 부분을 가지고 있다.
또한, 데이터선(171)은 끝 부분에 구동 회로와 연결하기 위한 접촉부를 가지는데, 접촉부인 데이터선(171)의 끝 부분은 보호막(180)에 형성되어 있는 접촉구(182)를 통하여 노출되어 있다. 그리고 각각의 접촉구(182)를 통해 보호막(180)의 상부에 형성되어 있는 접촉 보조 부재(82)와 각각 연결되어 있다. 게이트선(121)도 외부 구동 회로와 연결시에는 이러한 접촉부를 가질 수 있다.
그럼 도 9a 및 도 13b에 도시한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법 첨부한 도면과 함께 기 설명한 도 7 및 도 8을 참조하여 상세히 설명한다.
도 9a, 도 11a, 도 12a 및 도 13a는 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법 중 중간 단계에서의 배치도로 이고, 도 9b는 도 9a의 IXb-IXb'선을 따라 자른 단면도이고, 도 10은 도 9b의 다음 단계에서의 단면도이고, 도 11b는 도 11a의 XIb-XIb'선을 따라 자른 단면도이고, 도 12b는 도 12a의 XIIb-XIIb'선을 따라 자른 단면도이고, 도 13b는 도 13a의 XIIIb-XIIIb'선을 따라 자른 단면도이다.
먼저, 도 9a 및 도 9b에 도시한 바와 같이, 기판(110) 위에 도전막을 형성한 후 사진 식각 공정으로 게이트 전극(124)을 가지는 게이트선(121)을 형성한다. 이때 도전막은 제1 실시예와 동일한 방법으로 동일한 물질로 형성한다.
다음 도 10에 도시한 바와 같이, 게이트선(121) 및 게이트 전극(124)을 덮도록 게이트 절연막(140), 제1 내지 제3 비정질 규소막(600)을 연속으로 적층한다. 제1 비정질 규소막(150)은 진성 비정질 규소(intrinsic amorphous silicon)로 이루어지고, 제2 비정질 규소막(160)은 도전형 불순물 이온이 고농도로 도핑된 비정질 규소(extrinsic amorphous silicon)로 이루어지고, 제3 비정질 규소막(600)은 도전형 불순물 이온 및 질소가 도핑되어 있는 비정질 규소로 이루어진다.
게이트 절연막은 질화 규소 또는 산화 규소로 2,000∼5,000Å의 두께로 형성하는 것이 바람직하다. 그리고 규소를 포함하는 삼중막은 제1 실시예와 동일하다. 즉 제1 실시예와 같이 동일 챔버에서 인-시츄 공정으로 형성할 수 있는데, 먼저 제1 비정질 규소막(150)을 형성한 후 N형 도전형 불순물 이온을 첨가하여 제2 비정질 규소막(160)을 형성하고, 동일한 공정 조건을 유지한 상태에서 마지막으로 NH3 또는 N2 기체를 각각 첨가하거나 NH3와 N2 기체를 함께 첨가하여 제3 비정질 규소막(600)을 형성한다.
제3 비정질 규소막(600) 위에 스퍼터링 등의 방법으로 금속을 증착하여 도전막(170)을 형성한다. 여기서 도전막(170)은 제1 실시예와 같이, 몰리브덴으로 이루 어지는 제1 도전막(701), 알루미늄으로 이루어지는 제2 도전막(702), 몰리브덴으로 이루어지는 제3 도전막(703)을 포함한다.
이후 도전막(703) 위에 감광막을 형성한 후 노광 및 현상하여 서로 다른 두께를 가지는 감광막 패턴(52, 54)을 형성한다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area)뿐 아니라 반투광 영역(transparent area)을 두는 것이 그 예이다. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
적절한 공정 조건을 주면 감광막 패턴(52, 54)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 12a 및 도 12b에 도시한 바와 같은 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성하고, 복수의 확산 방지층(643, 645), 복수의 돌출부(161)를 각각 포함하는 복수의 선형 저항성 접촉층(161) 및 복수의 섬형 저항성 접촉층(165), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도 체층(151)을 형성한다.
설명의 편의상, 배선이 형성될 부분의 도전막(170), 제3 비정질 규소막(600), 제2 비정질 규소막(160), 제1 비정질 규소막(150) 부분을 배선 부분(A)이라 하고, 채널이 형성되는 부분에 위치한 제3 비정질 규소막(600), 제2 비정질 규소막(160), 제1 비정질 규소막(150) 부분을 채널 부분(B)이라 하고, 채널 및 배선 부분을 제외한 영역에 위치하는 불순물이 도핑된 비정질 규소막(160), 불순물이 도핑되지 않은 비정질 규소막(150)의 부분을 기타 부분(C)이라 하자.
이러한 구조를 형성하는 순서의 한 예는 다음과 같다.
먼저, (1) 기타 부분(C)에 제3 비정질 규소막(600), 제2 비정질 규소막(160), 제1 비정질 규소막(150)을 제거, (2) 채널 부분(B)에 위치한 감광막(54)제거, (3) 채널 부분(B)에 위치한 제3 비정질 규소막(600), 제2 비정질 규소막(160)제거, 그리고 (4) 배선 부분(A)에 위치한 감광막(52)을 제거하는 순으로 진행하는 것이다.
그 외 방법으로는 (1) 채널 부분(B)에 위치한 감광막(54) 제거, (3) 기타 부분(C)에 위치한 제3 비정질 규소막(600), 제2 비정질 규소막(160), 제1 비정질 규소막(150)을 제거, (4) 채널 부분(B)에 위치한 도전막 제거, (5) 배선 영역(A)에 위치한 감광막(52) 제거, 그리고 (6) 채널 부분(B)에 위치한 제3 비정질 규소막(600), 제2 비정질 규소막(160)을 제거하는 순으로 진행할 수 도 있다.
여기에서는 첫 번째 예에 대하여 설명한다.
먼저 도 11에 도시한 바와 같이, 기타 영역(C)에 노출되어 있는 도전막(170) 을 습식 식각 또는 건식 식각으로 제거하여 그 하부의 제3 비정질 규소막(600)의 기타 부분(C)을 노출시킨다.
아직 데이터선과 드레인 전극이 붙어 있는 상태(174)이다. 건식 식각을 사용하는 경우에는 감광막(52, 54)의 위 부분이 어느 정도의 두께로 깎여 나갈 수 있다.
다음으로 기타 부분(C)에 위치한 제3 비정질 규소막(600), 제2 비정질 규소막(160) 및 제1 비정질 규소막(150)을 제거함과 더불어, 채널 부분(B)의 감광막(54)을 제거하여 하부의 도전막(174)을 노출시킨다.
채널 부분(B)의 감광막의 제거는 기타 영역(C)의 제3 비정질 규소막(600), 제2 비정질 규소막(160) 및 제1 비정질 규소막(150)의 제거와 동시에 하거나 따로 수행한다. 채널 영역(B)에 남아 있는 감광막(54) 찌꺼기는 애싱(ashing)으로 제거한다. 이 단계에서 반도체층(151, 154)이 완성된다.
여기서, 도전막(170)이 건식 식각이 가능한 물질인 경우에는 그 하부의 제3 비정질 규소막(600), 제2 비정질 규소막(160) 및 제1 비정질 규소막(150)을 연속하여 건식 식각함으로써 제조 공정을 단순화할 수 있으며, 이 경우에 동일한 식각 챔버에서 세 층(170, 160, 150)에 대한 건식 식각을 연속 수행하는 인 시튜(in-situ) 방법으로 행할 수도 있으며, 그렇지 않을 수도 있다.
다음 도 12a 및 도 12b에 도시한 바와 같이, 채널 부분(B)에 위치한 도전막(174) 및 제3 비정질 규소막(600), 제2 비정질 규소막(160)을 식각하여 제거한다. 또한, 남아 있는 배선 부분(A)의 감광막(52)도 제거한다.
이때 채널 부분(B)에 위치한 제1 비정질 규소막(150) 상부가 일부 제거되어 두께가 작아질 수도 있으며, 배선 부분(A)의 감광막(52)도 이때 어느 정도 식각될 수 있다.
이렇게 하면, 도전막(174) 각각이 하나의 데이터선(171)과 복수의 드레인 전극(175)으로 분리되면서 완성되고, 제3 비정질 규소막(640), 제2 비정질 규소막(160)도 확산 방지층(643, 645)과 선형 및 섬형 저항성 접촉층(161, 165)로 나뉘어 완성된다
다음, 도 13a 및 도 13b에 도시한 바와 같이, 데이터선(171, 173) 및 드레인 전극(175)에 의해 가려지지 않는 반도체층(154)을 덮도록 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 보호막180)을 형성한다.
이후 보호막(180)을 노광 및 식각하여 접촉구(182, 185)를 형성한다. 이때 보호막(180)은 감광성을 가지지 않는 유기 물질로 형성할 수도 있으며, 감광성을 가지지 않을 경우에는 감광막 패턴을 형성한 후 식각한다.
이어, 도 7 및 도 8에 도시한 바와 같이, 기판(110)에 ITO 또는 IZO 등의 투명한 도전 물질을 증착하고, 마스크를 이용한 사진 식각 공정으로 식각하여 접촉구(182)를 통해 게이트선 및 데이터선의 한쪽 끝부분과 각각 연결되는 접촉 보조 부재(82), 접촉구(185)를 통해 드레인 전극(175)과 연결되는 화소 전극(190)을 형성한다.
[제3 실시예]
이상 설명한 실시예와 달리 액정 표시 장치의 박막 트랜지스터 표시판에는 색필터가 함께 형성될 수 있다. 도 14는 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 15는 도 14의 XV-XV'-XV"선을 따라 자른 단면도이다.
이러한 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 도 14 및 도 15에 도시한 바와 같이, 대부분의 단층 구조가 제1 실시예와 동일하다.
그러나 제3 실시예에서는 제1 및 제2 실시예와 달리 보호막(도시하지 않음) 위에 색필터(230R, 230G, 230B)가 형성되어 있다. 색필터(230R, 230G, 230B)는 데이터선(171)에 의해 구획되는 화소 열을 따라 데이터선(171)과 나란한 방향으로 적, 녹, 청색 색필터(230R, 230G, 230B)가 길게 뻗어 있으며, 화소 열에 교번하여 형성되어 있다.
여기서 적, 녹, 청색 색필터(230R, 230G, 230B)는 외부 회로와 접합되는 게이트선(121) 또는 데이터선(171)의 끝부분에는 형성하지 않는다. 그리고 이들(230R, 230G, 230B)의 가장자리는 데이터선(171) 상부에서 중첩되어 있다. 이처럼 색필터(230R, 230G, 230B)의 가장자리를 중첩하여 형성함으로써 화소 영역의 사이에서 누설되는 빛을 차단하는 기능을 가지며, 데이터선(171)의 상부에서는 적, 녹, 청의 색필터를 함께 중첩하여 배치할 수도 있다.
그리고 색필터(230R, 230G, 230B) 위에 층간 절연막(180)이 더 형성되어 있 다. 층간 절연막(180)은 색필터(230R, 230G, 230B)의 안료가 화소 전극(190)으로 유입되는 것을 방지한다.
이처럼 색필터가 박막 트랜지스터 표시판에 형성되면 상부 표시판에 블랙 매트릭스를 박막 트랜지스터 표시판에만 형성할 수 있으므로, 화소의 개구율을 증가시킨다.
이상 설명한 본 발명의 실시예 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 도 16a 내지 도 17b를 참조하여 상세히 설명한다.
도 16a 및 도 17a는 제3 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법 중 중간 단계에서의 배치도이고, 도 16b는 도 16a의 XVIb-XVIb'-XVIb"선을 따라 자른 단면도이고, 도 17b는 도 16a의 XVIIb-XVIIb'-XVIIb"선을 따라 자른 단면도이다.
먼저, 제1 실시예의 도 3a 내지 도 5b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 게이트선(121), 게이트 절연막(140), 반도체층(151, 154), 저항성 접촉 부재(161, 165), 확산 방지층(643, 645), 데이터선(171), 드레인 전극(175)을 형성한다.
그런 다음 도 16a 및 도 16b에 도시한 바와 같이, 적, 녹, 청색 안료를 포함하는 감광성 유기 물질을 각각 차례로 도포하고 각각의 사진 공정을 통하여 적, 녹, 청색 색필터(230R, 230G, 230B)를 차례로 형성한다. 이때 질화 규소 또는 산화 규소 등의 무기 물질을 적층하여 보호막(도시하지 않음)을 형성한 후 색필터를 형성할 수 있다. 이는 색필터의 안료로부터 반도체층을 보호한다.
마스크를 이용한 사진 공정으로 적, 녹, 청색 색필터(230R, 230G, 230B)를 형성할 때 드레인 전극(175) 및 유지 축전기용 도전체(177)와 대응하는 부분에 개구부(235, 237)를 형성한다.
이후, 도 17a 및 도 17b에 도시한 바와 같이, 색필터(230R, 230G, 230B)의 상부에 반도체층(154)을 덮도록 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 보호막180)을 형성한다.
이후 층간 절연막(180)을 노광 및 식각하여 개구부(235, 237)를 노출하는 접촉구(182, 185)를 형성한다. 이때 층간 절연막(180)은 감광성을 가지지 않는 유기 물질로 형성할 수도 있으며, 감광성을 가지지 않을 경우에는 감광막 패턴을 형성한 후 식각한다.
이후 도 14 및 도 15에서 보는 바와 같이, 기판(110)에 ITO 또는 IZO 등의 투명한 도전 물질을 증착하고, 사진 식각 공정으로 개구부(235, 237) 및 접촉구(185, 187)를 통해 드레인 전극(175) 및 유지 축전기용 도전체 패턴(177)과 연결되는 화소 전극(190)을 형성한다.
[제 4실시예]
이상 설명한 실시예와 달리 다른 실시예에서 화소 전극은 화소를 다수의 도메인으로 분할하여 액정 분자를 배향하는 도메인 분할 수단을 가질 수 있는데, 도면을 참조하여 구체적으로 설명하기로 한다.
도 18은 본 발명의 제4 실시예에 따른 액정 표시 장치의 배치도이고, 도 19는 도 18의 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 20은 도 18의 액정 표시 장치용 대향 표시판의 배치도이고, 도 21은 도 18의 XXI-XXI'-XXI"선을 따라 자른 단면도이다.
도 18 내지 도 21에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 액정 표시 장치는 하측의 박막 트랜지스터 표시판(100)과 이와 마주보고 있는 상측의 대향 표시판(200) 및 이들 사이에 형성되어 있으며, 두 표시판(100, 200)에 대하여 거의 수직으로 배향되어 있는 액정 분자(3)를 포함하는 액정층(300)으로 이루어진다. 이때, 각각의 표시판(100, 200)에는 배향막(11, 21)이 형성되어 있으며, 배향막(11, 21)은 액정층(300)의 액정 분자(3)를 표시판(100, 200)에 대하여 수직으로 배향되도록 하는 수직 배향 모드인 것이 바람직하나, 그렇지 않을 수도 있다. 또한, 상부 표시판(200)과 하부 표시판(100)의 바깥 면에는 각각 상부 및 하부 편광판(도시하지 않음)이 부착되어 있다.
박막 트랜지스터 표시판(100)은 ITO(indium tin oxide)나 IZO(indium zinc oxide) 등의 투명한 도전 물질로 이루어져 있으며 절개부(191, 192, 193)를 가지고 있는 화소 전극(190)이 형성되어 있고, 각 화소 전극(190)은 박막 트랜지스터에 연결되어 화상 신호 전압을 인가 받는다. 이 때, 박막 트랜지스터는 주사 신호를 전달하는 게이트선(121)과 화상 신호를 전달하는 데이터선(171)에 각각 연결되어 주사 신호에 따라 화소 전극(190)을 온(on)오프(off)한다. 여기서, 화소 전극(190)은 반사형 액정 표시 장치인 경우 투명한 물질로 이루어지지 않을 수도 있고, 이 경우에는 하부 편광판도 불필요하게 된다.
그리고 데이터선(171), 드레인 전극(175)은 제1 실시예에서와 같이 제1 내지 제3 도전막(171a~171c, 175a~175c)으로 이루어지며, 제1 실시예에서와 동일한 물질로 형성할 수 있다.
이러한 박막 트랜지스터 표시판(100)의 층상 구조는 대부분 도 1 및 도 2와 동일하며 반도체층(154)과 소스, 드레인 전극이 접촉하는 부분에는 확산 방지층(643, 645) 및 저항성 접촉 부재(161, 165)가 형성되어 있다.
하지만, 절연 기판(110) 위에는 게이트선(121)과 동일한 층으로 유지 전극 배선이 형성되어 있다. 각 유지 전극 배선은 화소 영역의 가장자리에서 게이트선(121)과 나란하게 뻗어 있는 유지 전극선(131)과 그로부터 뻗어 나온 여러 벌의 유지 전극(storage electrode, 133a, 133b, 133c, 133d)을 포함한다. 한 벌의 유지 전극(133a, 133b, 133c, 133d)은 세로 방향으로 뻗어나오며 가로 방향으로 뻗은 유지 전극선(131)에 의하여 서로 연결되어 있는 세로부(133a, 133b)와 이후에 형성되는 화소 전극(190)의 절개부(191, 193)와 중첩하며 세로부(133a, 133b)를 연결하는 사선부(133c, 133d)로 이루어진다. 이때, 유지 전극 배선은 한 벌의 유지 전극(133a, 133b, 133c, 133d)을 가지지 않을 수 있으며, 필요에 따라 다양한 모양으로 변형시킬 수 있다.
게이트선(121)과 유지 전극 배선(131, 133a, 133b, 133c, 133d)을 덮는 게이트 절연막(140) 위에는 복수의 데이터선(171)을 비롯하여 복수의 드레인 전극(drain electrode, 175)이 형성되어 있으며, 게이트선(121)과 중첩하는 다리부 금 속편(172)이 형성되어 있다.
화소 전극(190)에 형성되어 있는 절개부(191, 192, 193)는 화소 전극(190)을 상하로 반분하는 위치에 가로 방향으로 형성되어 있는 가로 절개부(192)와 반분된 화소 전극(190)의 상하 부분에 각각 사선 방향으로 형성되어 있는 사선 절개부(191, 193)를 포함한다. 절개부(192)는 화소 전극(190)의 오른쪽 변에서 왼쪽 변을 향하여 파고 들어간 형태이고, 입구는 넓게 대칭적으로 확장되어 있다. 따라서, 화소 전극(190)은 각각 게이트선(121)과 데이터선(171)이 교차하여 정의하는 화소 영역을 상하로 이등분하는 선(게이트선과 나란한 선)에 대하여 실질적으로 거울상 대칭을 이루고 있다.
이 때, 상하의 사선 절개부(191, 193)는 서로 수직을 이루고 있는데, 이는 프린지 필드의 방향을 4 방향으로 고르게 분산시키기 위함이다.
또, 화소 전극(190)과 동일한 층에는 게이트선(121)을 건너 서로 이웃하는 화소의 유지 전극(133a)과 유지 전극선(131)을 연결하는 유지 배선 연결 다리(84)가 형성되어 있다. 유지 배선 연결 다리(84)는 보호막(180)과 게이트 절연막(140)에 걸쳐 형성되어 있는 접촉구(183, 184)를 통하여 유지 전극(133a) 및 유지 전극선(131)에 접촉하고 있다. 유지 배선 연결 다리(84)는 다리부 금속편(172)과 중첩하고 있으며, 이들은 서로 전기적으로 연결할 수도 있다. 유지 배선 연결 다리(84)는 하부 기판(110) 위의 유지 배선 전체를 전기적으로 연결하는 역할을 하고 있다. 이러한 유지 배선은 필요할 경우 게이트선(121)이나 데이터선(171)의 결함을 수리하는데 이용할 수 있고, 다리부 금속편(172)은 이러한 수리를 위하여 레이 저를 조사할 때, 게이트선(121)과 유지 배선 연결 다리(84)의 전기적 연결을 보조하기 위하여 형성한다.
역시 유리 등의 투명한 절연 물질로 이루어져 있으며, 박막 트랜지스터 표시판(100)과 마주하는 대향 표시판(200)에는 상부의 절연 기판(210)에 화소 가장자리에서 빛이 새는 것을 방지하기 위한 블랙 매트릭스(220)가 형성되어 있다. 블랙 매트릭스(220)의 위에는 적, 녹, 청색의 색 필터(230R, 230G, 230B)가 형성되어 있다. 색 필터(230R, 230G, 230B)의 위에는 전면적으로 평탄화막(250)이 형성되어 있고, 그 상부에는 절개부(271, 272, 273)를 가지는 공통 전극(270)이 형성되어 있다. 공통 전극(270)은 ITO 또는 IZO(indium zinc oxide) 등의 투명한 도전체로 형성한다.
공통 전극(270)의 한 벌의 절개부(271, 272, 273)는 화소 전극(190)의 절개부(191, 192, 193) 중 게이트선(121)에 대하여 45°를 이루는 부분(191, 193)과 교대로 배치되어 이와 나란한 사선부와 화소 전극(190)의 변과 중첩되어 있는 단부를 포함하고 있다. 이 때, 단부는 세로 방향 단부와 가로 방향 단부로 분류된다. 블랙 매트릭스(220)는 화소 영역의 둘레 부분뿐만 아니라 공통 전극(270)의 절개부(271, 272, 273)와 중첩하는 부분에도 형성할 수 있다. 이는 절개부(271, 272, 273)로 인해 발생하는 빛샘을 방지하기 위함이다.
이상과 같은 구조의 박막 트랜지스터 표시판과 대향 표시판을 정렬하여 결합하고 그 사이에 액정 물질을 주입하여 수직 배향하면 본 발명에 따른 액정 표시 장치의 기본 구조가 마련된다.
박막 트랜지스터 표시판(100)과 대향 표시판(200)을 정렬한 다음, 공통 전극(270)과 화소 전극(190)에 전계가 인가된 상태에서 화소의 액정 분자들은 절개부(191, 192, 193, 271, 272, 273)의 경계 및 화소 전극(190)의 가장자리 경계에서 형성되는 프린지 필드에 의해 복수의 도메인으로 분할 배향된다. 이들 도메인은 그 내부에 위치하는 액정 분자의 평균 장축 방향에 따라 4개의 종류로 분류되며, 각각의 도메인은 길쭉하게 형성되어 폭과 길이를 가진다.
그러므로, 화소 전극(190)의 절개부(191, 192, 193)와 공통 전극(270)의 절개부(271, 272, 273)는 액정 분자를 분할 배향하는 도메인 분할 수단으로서 작용하며, 도메인 규제 수단으로는 절개부(271, 272, 273, 191, 192, 193) 대신 화소 전극(190) 및 공통 전극(270)의 상부 또는 하부에 무기 물질 또는 유기 물질로 돌기를 형성하는 경우에는 폭을 5㎛에서 10㎛ 사이로 하는 것이 바람직하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이처럼 본 발명에서는 반도체층과 금속 도전막 사이에 질소를 포함하는 확산 방지층을 형성하여 도전막의 금속이 반도체층으로 확산되는 것을 방지한다. 따라서 박막 트랜지스터의 누설 전류가 최소화되어 고품질의 박막 트랜지스터 표시판을 제공할 수 있다.

Claims (13)

  1. 절연 기판,
    상기 절연 기판 위에 형성되며 있으며 게이트 전극을 가지는 게이트선,
    상기 게이트선 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되며 상기 게이트 전극과 중첩하는 반도체층,
    상기 반도체층의 위에 형성되어 있고, 도전형 불순물 이온이 도핑되어 있는 저항성 접촉 부재,
    상기 저항성 접촉 부재 위에 형성되어 있으며, 상기 저항성 접촉 부재와 동일한 물질에 질소를 더 포함하여 이루어지는 확산 방지층,
    상기 저항성 접촉 부재와 접촉하는 소스 전극을 가지며 상기 게이트선과 교차하는 데이터선,
    상기 저항성 접촉 부재와 접촉하며 상기 게이트 전극을 중심으로 상기 소스 전극과 대향하는 드레인 전극,
    상기 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 확산 방지층은 상기 저항성 접촉 부재와 동일한 평면 패턴을 가지는 박막 트랜지스터 표시판.
  3. 제1항에서,
    상기 데이터선은 차례로 적층된 제1 도전층, 제2 도전층 및 제3 도전층으로 이루어지며,
    상기 제1 및 제3 도전층은 몰리브덴 또는 몰리브덴 합금으로 형성되어 있고,
    상기 제2 도전층은 알루미늄 또는 알루미늄 합금으로 형성되어 있는 박막 트랜지스터 표시판.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에서,
    상기 확산 방지층은 10~100Å의 두께인 박막 트랜지스터 표시판.
  9. 절연 기판 위에 게이트 전극을 가지는 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막, 제1 비정질 규소막을 적층하고,
    상기 제1 비정질 규소막 위에 도전형 불순물 이온이 도핑된 제2 비정질 규소막, 질소를 포함하는 제3 비정질 규소막을 차례로 적층하는 단계,
    사진 식각 공정으로 상기 제3 내지 제1 비정질 규소막을 식각하여 확산 방지 패턴, 저항성 접촉 패턴, 반도체층을 형성하는 단계,
    상기 확산 방지 패턴과 부분적으로 중첩하는 데이터선 및 드레인 전극을 형성하는 단계,
    상기 데이터선 및 드레인 전극에 의하여 가려지지 않고 노출된 상기 확산 방지 패턴 및 저항성 접촉 패턴을 식각하여 확상 방지층 및 저항성 접촉 부재를 형성하는 단계,
    상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제9항에서,
    상기 데이터선은 제1 도전층, 제2 도전층 및 제3 도전층을 적층하는 단계를 포함하고,
    상기 제1 및 제3 도전층은 몰리브덴 또는 몰리브덴 합금으로 형성하고,
    상기 제2 도전층은 알루미늄 또는 알루미늄 합금으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  11. 제9항에서,
    상기 제3 비정질 규소막을 적층하는 단계에서,
    상기 제3 비정질 규소막은 상기 제2 비정질 규소막과 동일한 공정 조건에서 질소를 포함하는 기체를 추가하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  12. 삭제
  13. 제11항에서,
    상기 질소를 포함하는 기체는 N2, NH3 또는 N2와 NH3의 혼합 기체 중 하나인 박막 트랜지스터 표시판의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101160829B1 (ko) * 2005-02-15 2012-06-29 삼성전자주식회사 식각액 조성물 및 박막 트랜지스터 표시판의 제조 방법
KR101158896B1 (ko) * 2005-10-28 2012-06-25 삼성전자주식회사 박막트랜지스터 기판 및 이의 제조방법과,박막트랜지스터를 갖는 액정표시패널 및 전계발광 표시패널
US7535072B2 (en) * 2006-01-18 2009-05-19 Hannstar Display Corporation Input display
KR101184640B1 (ko) * 2006-03-15 2012-09-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101257811B1 (ko) * 2006-06-30 2013-04-29 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법
KR101229277B1 (ko) * 2006-10-12 2013-02-04 삼성디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법
KR20080036282A (ko) * 2006-10-23 2008-04-28 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
KR100937173B1 (ko) * 2006-12-26 2010-01-15 엘지디스플레이 주식회사 박막트랜지스터 액정표시장치용 어레이 기판 및 그제조방법
KR101628254B1 (ko) * 2009-09-21 2016-06-09 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
CN102598281B (zh) * 2009-11-03 2015-06-10 应用材料公司 具有多个掺杂硅层的薄膜晶体管
KR101695022B1 (ko) * 2010-04-09 2017-01-11 엘지디스플레이 주식회사 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 및 그 제조 방법
JP2012079998A (ja) * 2010-10-05 2012-04-19 Hitachi Displays Ltd 液晶表示装置
KR102014197B1 (ko) * 2012-10-25 2019-08-26 삼성전자주식회사 반도체 장치 및 이의 형성 방법
KR20150015978A (ko) * 2013-08-02 2015-02-11 삼성디스플레이 주식회사 표시 장치의 방법
CN104867904B (zh) * 2015-04-03 2018-05-04 京东方科技集团股份有限公司 导电结构及其制作方法、阵列基板、显示装置
KR102322240B1 (ko) * 2015-04-28 2021-11-08 삼성디스플레이 주식회사 표시 기판 및 표시 기판의 리페어 방법
CN104810376A (zh) * 2015-04-29 2015-07-29 京东方科技集团股份有限公司 像素单元、阵列基板及其制作方法、显示面板及显示装置
CN110137084B (zh) * 2019-05-30 2022-07-29 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、电子装置基板及电子装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020089625A (ko) * 2001-05-23 2002-11-30 삼성전자 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20040063367A (ko) * 2003-01-07 2004-07-14 삼성전자주식회사 박막 트랜지스터 기판 및 박막 트랜지스터 기판의금속배선 형성방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59213169A (ja) 1983-05-19 1984-12-03 Nec Corp 薄膜トランジスタ
JPH0262077A (ja) 1988-08-26 1990-03-01 Fujitsu Ltd 薄膜トランジスタ
JPH03114234A (ja) 1989-09-28 1991-05-15 Toshiba Corp 薄膜トランジスタ及びその製造方法
JPH03278466A (ja) * 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
JPH06163901A (ja) 1992-11-18 1994-06-10 Sharp Corp 薄膜トランジスタ
KR970001870B1 (ko) 1994-11-08 1997-02-17 대우통신 주식회사 단말기의 전원 공급 방법
US5994721A (en) * 1995-06-06 1999-11-30 Ois Optical Imaging Systems, Inc. High aperture LCD with insulating color filters overlapping bus lines on active substrate
KR970018707A (ko) 1995-09-29 1997-04-30 김광호 박막트랜지스터 및 그 제조방법
KR100272255B1 (ko) 1997-05-29 2000-11-15 윤종용 박막트랜지스터제조방법
KR100257158B1 (ko) 1997-06-30 2000-05-15 김영환 박막 트랜지스터 및 그의 제조 방법
GB9726094D0 (en) * 1997-12-10 1998-02-11 Philips Electronics Nv Thin film transistors and electronic devices comprising such
EP1063693B1 (en) * 1998-12-14 2016-06-29 LG Display Co., Ltd. Method for manufacturing a wiring member on a thin-film transistor substate suitable for a liquid crystal display
JP4683688B2 (ja) * 2000-03-16 2011-05-18 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
TW573190B (en) * 2000-08-14 2004-01-21 Samsung Electronics Co Ltd Liquid crystal display and fabricating method thereof
JP2002151693A (ja) 2000-11-08 2002-05-24 Matsushita Electric Ind Co Ltd ボトムゲート薄膜トランジスタとその製造方法およびエッチング装置と窒化装置
JP2002231628A (ja) * 2001-02-01 2002-08-16 Sony Corp 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
JP2002252181A (ja) * 2001-02-22 2002-09-06 Sanyo Electric Co Ltd 多結晶半導体層の製造方法及びレーザアニール装置
JP3716755B2 (ja) 2001-04-05 2005-11-16 株式会社日立製作所 アクティブマトリクス型表示装置
JP2002373891A (ja) 2001-06-15 2002-12-26 Matsushita Electric Ind Co Ltd 半導体の製造方法
KR100870697B1 (ko) * 2002-03-07 2008-11-27 엘지디스플레이 주식회사 저저항 구리배선 형성방법
US7205570B2 (en) * 2002-07-19 2007-04-17 Samsung Electronics Co., Ltd. Thin film transistor array panel
KR100905470B1 (ko) * 2002-11-20 2009-07-02 삼성전자주식회사 박막 트랜지스터 어레이 기판
KR100511353B1 (ko) 2002-12-27 2005-08-31 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법 및 이 방법에 의한 액정표시소자
US6887776B2 (en) * 2003-04-11 2005-05-03 Applied Materials, Inc. Methods to form metal lines using selective electrochemical deposition

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020089625A (ko) * 2001-05-23 2002-11-30 삼성전자 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20040063367A (ko) * 2003-01-07 2004-07-14 삼성전자주식회사 박막 트랜지스터 기판 및 박막 트랜지스터 기판의금속배선 형성방법

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