KR100272255B1

KR100272255B1 - 박막트랜지스터제조방법

Info

Publication number: KR100272255B1
Application number: KR1019970021729A
Authority: KR
Inventors: 이정호; 서영갑
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-05-29
Filing date: 1997-05-29
Publication date: 2000-11-15
Anticipated expiration: 2017-05-29
Also published as: KR19980085593A

Abstract

본 발명에 의한 박막트랜지스터(TFT) 제조방법은 게이트 전극이 구비된 기판 상에 게이트 절연층과 반도체층을 형성하는 공정과, 상기 게이트 전극 상측의 상기 반도체층 상에 유기 절연막(감광성 및 비감광성 유기 절연막) 재질의 에치스토퍼 패턴을 형성하는 공정과, 상기 에치스토퍼 패턴을 포함한 반도체층 상에 n+ 반도체층과 금속배선층을 형성하는 공정과, 사진식각공정으로 상기 금속배선층의 소정 부분을 식각하여 소오스/드레인 전극을 형성하는 공정 및, 상기 소오스/드레인 전극을 마스크로하여 그 하부의 상기 n+ 반도체층과 반도체층을 식각하는 공정으로 이루어져, TFT의 에치스토퍼 패턴을 후면 노광을 이용하여 마스크없이 형성하는 것이 가능하게 되므로, 공정 진행 과정에서 마스크 수를 1매 감소시킬 수 있게 되어 공정을 단순화를 기할 수 있게 되고, 이로 인해 원가절감 및 생산성 향상을 기할 수 있을 뿐 아니라 소자 제조시 야기되는 불량 요인들(예컨대, 실리카 형성, 라인 단절, 반도체층의 손실, 물방울 결함, 반도체층의 특성 변화, 반도체층 상의 자연 산화막 성장 등)을 제거할 수 있게 된다.

Description

박막트랜지스터 제조방법{Manufacturing mathod for thin film transistor}

본 발명은 액정표시장치(liquid crystal display device:이하, LCD 장치라 한다) 등의 액티브소자로 이용되는 박막트랜지스터(thin film transistor:이하, TFT라 한다) 제조방법에 관한 것으로, 보다 상세하게는 에치스토퍼 패턴을 유기 절연막로 형성하여 공정 진행시 마스크 수 감소로 인한 공정 단순화를 실현할 수 있도록 한 TFT 제조방법에 관한 것이다.

근래에 고품위 TV(high definition TV:이하, HDTV라 한다) 등의 새로운 첨단 영상기기가 개발됨에 따라 평판 표시기에 대한 요구가 대두되고 있다. LCD는 평판 표시기의 대표적인 기술로써 ELD(electro luminescence display), VFD(vacuum fluorescence display), PDP(plasma display panel) 등이 해결하지 못한 저전력화, 고속화등의 문제를 가지고 있지 않다. 이 LCD는 크게 수동형과 능동형의 두가지 형태로 나누어지는데, 능동형 LCD는 각 화소 하나 하나를 박막트랜지스터와 같은 능동소자가 제어하도록 되어 있어 속도, 시야각, 그리고 대조비(contrast)에 있어서, 수동형 LCD보다 훨씬 뛰어나 100만 화소 이상의 해상도를 필요로 하는 HDTV에 가장 적합한 표시기로 사용되고 있다. 이에 따라, TFT의 중요성이 부각되면서 이에 대한 연구개발이 심화되고 있다.

현재 LCD 등에서 화소전극의 선택적 구동을 위해 전기적 스위칭 소자로 사용되는 TFT에 대한 연구개발은, 수율향상 및 생산성 개선에 의한 제조 코스트의 절감에 촛점을 맞추어, 트랜지스터의 구조 개선, 비정질 또는 다결정 실리콘의 특성 향상, 전극의 오옴성 접촉저항 및 단선/단락 방지 등에 집중되고 있다. 이중, 비정질 실리콘 TFT의 기술은 대면적, 저가격, 양산성을 이유로 더 많은 연구가 이루어지고 있다.

현재 제조라인에서 사용되는 비정질 TFT는 게이트의 구조에 따라 크게 두종류로 나누어진다. 그 하나는, 역 스태거형이라고도 불리우는 바텀 게이트형이며 다른 하나는, 정 스테거형이라고도 불리우는 탑 게이트형이다.

기판 상에 게이트 전극을 먼저 형성하는 것을 바텀 게이트형이라 부르며, 주종을 이루고 있다. 한편, 탑 게이트형은 최초에 박막트랜지스터의 소스/드레인 전극을 형성하는 것으로, 현실적으로 누설전류가 크고 양산성이 결여되는 등의 이유로 많이 사용되지 않고 있다.

상기 바텀 게이트형은 다시 두 종류로 구분된다. 도 1 및 도 2에는 이 두 종류의 바텀 게이트형 비정질 실리콘 TFT의 구조를 나타낸 단면도가 도시되어 있다. 이중, 도 1은 에치백(etch back) 타입의 TFT 구조를 나타내며, 도 2는 에치스토퍼(etch stopper) 타입의 TFT 구조를 나타낸다.

도 1의 에치백 타입의 TFT는, 유리기판(10) 상에 형성된 게이트 전극(12) 위에 게이트 절연층(예컨대, SiN_X층)(14), 반도체층(예컨대, 비정질 실리콘층:a-Si층)(16), n⁺반도체층(예컨대, n⁺비정질 실리콘층:n+ a-Si층)(18), 소오스/드레인 전극(20)이 연속적으로 적층된 구조를 가지며, 도 2의 에치스토퍼 타입의 TFT는 게이트 전극(12) 위에 게이트 절연층(14), 반도체층(예컨대, a-Si층)(16), SiNx 재질의 에치스토퍼 패턴(17), n⁺반도체층(18), 소오스 /드레인 전극(20)이 연속적으로 적층된 구조를 갖는다.

상기 에치스토퍼 타입의 TFT는 반도체층의 손상을 방지하기 위하여 형성한 에치스토퍼 패턴(17)으로 인해, 식각 공정으로부터 반도체층(16)을 보호할 수 있게 되어 반도체층의 두께를 최소화할 수 있게 되므로 TFT의 온/오프 전류 값(on/off current value) 특성을 향상시킬 수 있을 뿐 아니라 게이트 전극(12)과 소오스/드레인 전극(20)이 크로스(cross)되는 부분의 패러시티 커패시턴스(paracity capacitance)의 값을 줄일 수 있고, 빛에 의한 반도체층의 영향을 최소화할 수 있어 광전류를 낮게 억제할 수 있는 등의 장점을 지녀, 도 1의 에치백 타입의 TFT에 비하여 트랜지스터의 동작 특성을 향상시킬 수 있다는 이점을 가지기는 하나, 에치백 타입의 TFT에 비해 제조 공정 수가 늘고 제조 공정 진행상의 여러 가지 문제점으로 인해 양산 기술로 적용하는데 많은 제약이 따르고 있는 실정이다.

이를 도 3에 제시된 공정 블럭도를 참조하여 구체적으로 살펴보면 다음과 같다. 여기서, 도 3은 도 2에 제시된 에치스토퍼 타입의 TFT 제조방법을 개략적으로 도시한 공정 블럭도를 나타낸다.

제 1 단계(30)로서, 유리기판(10) 상에 게이트 금속(예컨대, Al 금속이나 Mo 금속)을 증착한 뒤, 마스크를 사용한 사진식각공정으로 상기 기판 표면이 소정 부분 노출되도록 상기 게이트 금속을 식각처리하여 게이트 전극(12)을 형성한다. 이때, 상기 게이트 전극(12)은 사용 목적에 따라 "Al-Nd/Mo"와 같이 이층 적층 구조를 가지도록 형성할 수도 있다.

제 2 단계(32)로서, 상기 게이트 전극(12)을 포함한 기판(10) 전면에 액티브층으로서, 게이트 절연층(예컨대, SiNx층)(14), 반도체층(a-Si층)(16), 에치스토퍼층(SiNx층)(17)을 연속적으로 증착한 다음, 경화 공정을 실시한다. 이때, 상기 에치스토퍼층(17)은 플라즈마를 이용한 화학기상증착법(이하, PECVD라 한다)으로 증착되며, 후속 공정에서 과식각(over etch)으로부터 반도체층(16)의 손상을 방지하는 역할을 담당한다.

제 3 단계(34)로서, 상기 에치스토퍼층 상에 감광막(미 도시)을 증착하고, 마스크를 이용한 전면 노광법으로 상기 감광막을 식각처리하여 게이트 전극(12)보다 약간 큰 선폭을 가지도록 감광막 패턴을 형성한 다음, 상기 게이트 전극(12)을 마스크로 이용한 후면 노광법으로 상기 감광막 패턴을 게이트 전극(12)과 동일한 선폭을 가지도록 패터닝한다. 이어, 하부막과의 접착력 강화를 위해 200℃ 내외의 고온에서 상기 감광막 패턴을 경화시킨 뒤, 경화처리된 상기 감광막 패턴을 마스크로 이용하여 상기 반도체층(16)의 표면이 소정 부분 노출되도록 그 하부의 에치스토퍼층을 식각하여 TFT의 채널부에 에치스토퍼 패턴(17)을 형성하고, 에싱(etching) 공정을 이용 하여 경화 공정으로 인해 굳어진 상기 감광막 패턴의 표면을 먼저 소정 두께 식각해 준 다음, 감광막 패턴의 잔여분을 제거한다. 이때, 상기 에치스토퍼층은 HF 용액을 이용한 습식 식각 공정이나 건식 식각 공정에 의해 식각되며, 감광막 패턴은 에싱 공정없이 곧바로 식각할 수도 있으나, 에싱 공정을 실시하지 않을 경우 식각 공정 이후에 감광막 찌거기가 완전히 제거되지 않고 잔유물로 남게되는 현상이 야기되므로 공정 진행에 많은 주의가 필요로 된다.

제 4 단계(36)로서, 기판(10) 전면을 HF 용액으로 세정하고, 상기 에치스토퍼 패턴(17)을 포함한 반도체층(16) 상에 오믹 접촉을 위한 n+ 반도체층(예컨대, n+ a-Si층)(18)을 증착한다.

제 5 단계(38)로서, 상기 n+ 반도체층(18) 상에 금속배선층(예컨대, AL층)(20)을 증착하고, 마스크를 이용한 사진식각공정으로 상기 금속배선층 상에 감광막 패턴을 형성한 다음, 상기 감광막 패턴을 마스크로 이용하여 상기 금속배선층을 식각하여 소오스/드레인 전극(20)을 형성하고, 상기 감광막 패턴을 제거한다.

제 6 단계(40)로서, 상기 소오스/드레인 전극(20)을 마스크로 이용하여 상기 게이트 절연층(14)이 소정 부분 노출되도록, 그 하부의 n+ 반도체층(18)과 반도체층(16)을 반응성이온식각법(RIE)으로 식각하여, TFT 채널부의 에치스토퍼 패턴(17) 표면을 소정 부분 노출시키므로써, 하나의 TFT 제조를 완료한다.

그러나, 상기 공정을 이용하여 박막트랜지스터를 제조할 경우에는 다음과 같은 네가지의 단점이 발생된다.

첫째, 공정 진행중에 마스크를 이용한 식각 공정이 3회(예컨대, 게이트 전극 형성시, 에치스토퍼 패턴 형성시, 소오스/드레인 전극 형성시) 요구되므로 3매의 마스크가 필요로 될 뿐 아니라 에치스토퍼 패턴 형성시 정렬 불량(mis align)을 방지하기 위하여 감광막 패턴을 형성해주는 과정에서 2회의 노광 공정(전면 노광 및 후면 노광)과 경화 공정이 요구되므로 제조 비용이 증가하게 된다.

둘째, 에치스토퍼 패턴 형성시 요구되는 식각 시간이 길므로, HF를 식각액으로 사용한 습식 식각 공정으로 식각 공정을 진행할 경우에는 공정 진행중에 감광막 패턴이 HF 용액에 의해 변하여 감광막 패턴 제거 공정 후에도 이 감광막 찌거기에 해당되는 유기물 성분이 잔류되는 현상이 야기되어 후속 공정 진행시 이것이 파티클로 작용하게 되므로 라인 단절(open)이 유발하게 되고, 반면 건식 식각 공정을 이용하여 식각 공정을 실시할 경우에는 하부막인 반도체층과의 선택적 식각이 어려워 상기 반도체층의 손실을 감안한 구조를 생각해야 할 뿐 아니라 건식 식각후 감광막 패턴을 제거하기 위하여 플라즈마를 이용한 에싱 공정을 실시해 주어야 하고, 또한 이 과정에서 반도체층이 플라즈마에 노출되므로 상기 반도체층을 이루는 비정질 실리콘의 특성이 변화되는 등의 불량 현상이 야기된다.

셋째, HF 용액을 이용한 세정 공정시, 에치 스토퍼층을 이루는 SiN_X가 HF 용액에 일부 녹아 들어가므로 그 하부에 형성되어 있는 반도체층의 패턴 골 등에 SiN_X가 녹은 잔유물들이 흘러들어가 실리카(Silica)를 형성하게 되어, 후속 공정 진행시 공정 불량을 야기시키는 원인이 된다.

넷째, 에치스토퍼 패턴 형성시 요구되는 식각 시간이 길어, 식각 공정 진행 중에 반도체층인 비정질 실리콘층이 공기 중에 드러나는 시간이 길어지게 되므로 그 표면의 일부분에 얇은 자연 산화막(예컨대, 실리콘 산화막)이 형성되어, 그 위에 n⁺반도체층을 증착할 경우 자연 산화막과의 부착(adhesion) 불량으로 인해 그 표면이 들떠서 마치 물방울이 형성된 것과 같이 보이는 물방울 결함(defect)이 발생하게 되므로, 이를 방지하기 위하여 상기 자연산화막을 제거하기 위한 HF 세정 내지는 H₂O₂세정 등과 같은 별도의 세정 공정을 실시해주어야 하는 불편함이 따른다.

이에 본 발명은 상기와 같은 단점들을 개선하기 위하여 창안된 것으로, 에치스토퍼 패턴을 유기 절연막(감광성 유기 절연막, 비감광성 유기 절연막)로 형성해 주므로써, 공정 단순화 및 제조 비용 절감을 실현할 수 있도록 한 TFT 제조방법을 제공함에 그 목적이 있다.

도 1은 종래의 에치백 타입의 박막트랜지스터 구조를 도시한 단면도,

도 2는 종래의 에치스토퍼 타입의 박막트랜지스터 구조를 도시한 단면도,

도 3은 도 2에 제시된 에치스토퍼 타입의 박막트랜지스터 제조방법을 개략적으로 도시한 공정블럭도,

도 4a 내지 도 4e는 본 발명의 제 1 실시예에 의한 박막트랜지스터 제조방법을 도시한 공정수순도,

도 5a 내지 도 5f는 본 발명의 제 2 실시예에 의한 박막트랜지스터 제조방법을 도시한 공정수순도.

상기 목적을 달성하기 위하여 본 발명에서는 게이트 전극이 구비된 기판 상에 게이트 절연층과 반도체층을 형성하는 공정과, 상기 게이트 전극 상측의 상기 반도체층 상에 유기 절연막 재질의 에치스토퍼 패턴을 형성하는 공정과, 상기 에치스토퍼 패턴을 포함한 반도체층 상에 n+ 반도체층과 금속배선층을 형성하는 공정과, 사진식각공정으로 상기 금속배선층의 소정 부분을 식각하여 소오스/드레인 전극을 형성하는 공정 및, 상기 소오스/드레인 전극을 마스크로하여 그 하부의 상기 n+ 반도체층과 반도체층을 식각하는 공정으로 이루어진 TFT 제조방법이 제공된다. 이때, 상기 에치스토퍼 패턴을 감광성 유기 절연막을 이용하여 제조할 경우에는 후면 노광 공정을 이용하여 직접 에치스토퍼층을 식각해 주는 방식으로 패턴을 형성하고, 반면 비감광성 유기 절연막을 이용하여 제조할 경우에는 후면 노광 공정으로 에치스토퍼층 상에 감광막 패턴을 형성한 뒤, 이를 마스크로하여 에치스토퍼층을 패터닝해주는 방식으로 패턴을 형성해 주면 된다. 본 발명에서 적용되는 감광성 유기 절연막으로는 감광성 폴리이미드, 감광성 아크릴, 감광성 BCB(benzocyclobutine) 등을 들 수 있고, 비감광성 유기 절연막으로는 폴리이미드, 아크릴, BCB, PFCB(perflorecyclobutine) 등을 들 수 있다.

상기와 같이 공정을 진행할 경우, 에치스토퍼 패턴 형성시 요구되던 2회의 노광 공정(전면 노광 및 후면 노광 공정)을 1회의 노광 공정(후면 노광 공정)으로 줄일 수 있게 되어 공정 진행 수를 감소시킬 수 있게 된다. 또한, 이로 인해 TFT 제조시 에치스토퍼 패턴을 형성하는 과정에서 요구되던 마스크 수를 1매 줄일 수 있게 되어, 공정 단순화 및 비용 절감을 실현할 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

본 발명은 에치스토퍼 패턴을 유기 절연막(감광성 유기 절연막 또는 비감광성 유기절연막) 재질로 형성하여, 에치스토퍼 타입의 TFT 제조시 야기되는 공정 진행의 복잡함을 해소하고 비용 절감을 실현할 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 4a 내지 도 4e 그리고 도 5a 내지 도 5f에 제시된 공정수순도를 참조하여 구체적으로 살펴보면 다음과 같다.

여기서, 도 4a 내지 도 4e는 본 발명의 제 1 실시예로서, 감광성 유기 절연막으로 에치스토퍼 패턴을 형성할 경우의 TFT 제조방법을 나타내고, 도 5a 내지 도 5f는 본 발명의 제 2 실시예로서, 비감광성 유기 절연막으로 에치스토퍼 패턴을 형성할 경우의 TFT 제조방법을 나타낸다.

먼저, 제 1 실시예에 의한 TFT 제조방법을 살펴본다. 상기 TFT 제조방법은 크게 5개의 공정 단계로 나누어지는데, 이를 한 단계씩 나누어 설명한다. 각 공정은 도 4a 내지 도 4e에 해당한다.

제 1 단계로서, 도 4a에 도시된 바와 같이, 스퍼터링법을 이용하여 기판(예컨대, 유리기판)(100) 상에 2000 ~ 2500Å 두께의 게이트 금속층을 증착한 뒤, 마스크를 이용한 사진식각공정으로 상기 금속층을 식각하여 게이트 전극(102)을 형성한다. 이때, 상기 게이트 전극(102)을 구성하는 금속으로는 Al, Ta, W, Cr 등을 들 수 있으며, 사용 목적에 따라서는 게이트 전극(102)을 "Al-Nd/Mo"의 적층 구조를 가지도록 형성할 수도 있다.

이어, 상기 게이트 전극(102)이 형성되어 있는 기판(S) 전면에 PECVD법으로 3000 ± 100Å 두께의 게이트 절연층(예컨대, SiN_X)(104)과, 10 ~ 5000Å 두께의 반도체층(예컨대, 비정질 실리콘층)(106)을 순차적으로 증착하고, HF 용액을 이용하여 상기 기판을 전면 세정한 다음, 감광성 유기 절연막 재질의 에치스토퍼층(108)을 스핀 코팅법을 이용하여 1 ~ 20000Å의 두께로 코팅한다. 이때, 상기 감광성 유기 절연막으로는 감광성 폴리이미드, 감광성 아크릴, 감광성 BCB(Benzocyclobutine) 등의 물질이 사용되며, 상기 에치스토퍼층(108)의 바람직한 두께로는 500Å을 들 수 있다.

제 2 단계로서, 도 4b에 도시된 바와 같이 상기 게이트 전극(102)을 마스크로 이용한 후면 노광을 실시하여, 게이트 전극(102) 위에만 에치스토퍼층을 이루는 감광성 유기 절연막이 남도록 한다. 그 결과, 도시된 형태의 에치스토퍼 패턴(108a)이 형성된다. 이어, 상기 에치스토퍼 패턴(108a)과 반도체층(106)과의 접착력 강화를 위하여 200℃ 내외(예컨대, 180 ~ 350℃)의 온도에서 상기 에치스토퍼 패턴(108a)을 굳히는 경화 공정을 실시한다.

제 3 단계로서, 도 4c에 도시된 바와 같이 상기 반도체층(106)의 오염물 제거를 위하여 감광성 유기 절연막 재질의 에치스토퍼 패턴(108a)에 손상을 끼치지 않는 H₂플라즈마를 이용하여 상기 기판(100)을 전면 세정하고, 이후 형성될 소오스/드레인 전극과의 오믹 접촉(ohmic contact)을 위해, PECVD법을 이용하여 상기 에치스토퍼 패턴(108a)을 포함한 상기 반도체층(106) 상에 n+ 반도체층(110)을 증착한다. 이어, 상기 n+ 반도체층(110) 상에 스퍼터링법으로 Cr 재질의 금속배선층(112)을 10 ~ 5000Å 두께로 증착한다. 이때, 상기 n+ 반도체층(110)은 PH₃가 도핑된 n+ 비정질 실리콘이나 미세 결정질 실리콘(n+ μC-Si)으로 형성되며, 상기 금속배선층(112)으로는 Cr외에 Mo 합금(예컨대, Mo-W), Al, Mo, Al 합금(예컨대, Al-NCl) 등이 사용될 수도 있다.

제 4 단계로서, 도 4d에 도시된 바와 같이 상기 금속배선층(112) 상에 감광막을 증착하고, 마스크를 이용한 사진식각공정으로 상기 감광막을 소정 부분 식각하여 감광막 패턴(114)을 형성한다.

제 5 단계로서, 도 4e에 도시된 바와 같이 상기 감광막 패턴(114)을 마스크로하여 금속배선층(112)을 습식식각하여 소오스/드레인 전극(112a)을 형성하고, 상기 감광막 패턴(114)을 제거한 다음, 상기 소오스/드레인 전극(112a)을 마스크로하여 그 하부의 n+ 반도체층(110)과 반도체층(106)을 동시에 식각하므로써, 하나의 TFT 제조를 완료한다. 이때, TFT의 채널부는 에치스토퍼 패턴(108a)에 의해 선택적으로 n+ 반도체층(110)만이 식각되므로, 이 부분의 에치스토퍼 패턴(108a) 표면이 소정 부분 노출되게 된다.

이와 같이 공정을 진행할 경우, 기판(100) 상에 게이트 전극(102)을 형성할 때와 소오스/드레인 전극(112a)을 형성할 때에만 마스크가 이용되므로, 종래의 경우에 비해 마스크 수를 1매 줄일 수 있게 되어 비용 절감 및 생산성 향상을 기할 수 있게 된다.

또한, 마스크를 이용한 사진식각공정으로 에치스토퍼 패턴(108a)을 형성할때 요구되던 전면 노광 공정, 감광막 패턴 경화 공정, 감광막 패턴을 마스크로 이용한 에치스토퍼층 식각 공정, 감광막 패턴을 제거하기 위한 에싱 공정 및 식각 공정을 스킵(skip)할 수 있게 되므로, 종래 에치스토퍼 타입의 TFT 제조 과정에서 문제시되던 공정 진행 절차의 복잡함에 기인한 TFT 제조의 어려움을 어느 정도 해소할 수 있게 된다.

다음으로, 제 2 실시예에 의한 TFT 제조방법을 살펴본다. 상기 TFT 제조방법은 크게 6개의 공정 단계로 나누어지는데, 각 공정 단계는 도 5a 내지 도 4f에 해당한다. 상기 실시예의 경우, 에치스토퍼 패턴을 비감광성 유기 절연막으로 형성한 것과, 이로 인한 공정 진행 절차상의 작은 차이를 제외하고는 기본적으로 제 1 실시예와 동일하므로, 여기서는 에치스토퍼 패턴 형성을 제외한 다른 부분에 대해서는 간략하게만 언급한다.

제 1 단계로서, 도 5a에 도시된 바와 같이 게이트 전극(102)이 구비된 기판(예컨대, 유리기판)(100) 전면에 SiN_X재질의 게이트 절연층(104)과, 비정질 실리콘 재질의 반도체층(106)을 증착한 다음, HF 용액을 이용하여 상기 기판(100)을 전면 세정하고, 상기 반도체층(106) 상에 비감광성 유기 절연막 재질의 에치스토퍼층(108)을 1 ~ 20000Å의 두께로 코팅한 후, 그 위에 감광막(109)을 증착한다. 이때, 상기 비감광성 유기 절연막으로는 폴리이미드, 아크릴, BCB(Benzocyclobutine), PFCB(perflorecyclobutine) 등의 물질이 사용되며, 상기 에치스토퍼층(108)의 바람직한 두께로는 500Å을 들 수 있다.

제 2 단계로서, 도 5b에 도시된 바와 같이 상기 게이트 전극(102)을 마스크로 이용한 후면 노광을 실시하여, 게이트 전극(102) 위에만 감광막이 남도록 한다. 그 결과, 도시된 형태의 감광막 패턴(109a)이 형성된다. 이어, 하부막과의 접착력 강화를 위해 120℃ 내외의 고온에서 상기 감광막 패턴을 굳히는 경화 공정을 실시한다.

제 3 단계로서, 도 5c에 도시된 바와 같이 경화처리된 상기 감광막 패턴(109a)을 마스크로 이용하여 건식 식각법으로 상기 에치스토퍼층(108)을 식각처리하여 에치스토퍼 패턴(108a)을 형성하고, 상기 감광막 패턴(109a)을 제거한 다음, 상기 에치스토퍼 패턴(108a)과 반도체층(106)과의 접착력 강화를 위하여 200℃ 내외(예컨대, 180 ~ 350℃)의 온도에서 상기 에치스토퍼 패턴(108a)을 굳히는 경화 공정을 실시한다. 이때, 상기 감광막 패턴(109a) 제거 공정은 에싱 공정을 이용하여 일차적으로 경화 공정에 의해 굳어진 감광막 패턴 표면을 먼저 식각해 준 뒤, 곧이어 잔여분의 감광막 패턴(109a)을 제거해 주는 방식으로 진행된다.

제 4 단계로서, 도 5d에 도시된 바와 같이 상기 반도체층(106)의 오염물 제거를 위하여 비감광성 유기 절연막 재질의 에치스토퍼 패턴(108a)에 손상을 끼치지 않는 H₂플라즈마를 이용하여 상기 기판(100)을 세정하고, 상기 에치스토퍼 패턴(108a)을 포함한 상기 반도체층(106) 상에 n+ 반도체층(110)과 Cr 재질의 금속배선층(112)을 증착한다. 이때, 상기 n+ 반도체층(110)은 PH₃가 도핑된 n+ 비정질 실리콘이나 미세 결정질 실리콘(n+ μC-Si)으로 형성되며, 상기 금속배선층(112)으로는 Cr외에 Mo 합금(예컨대, Mo-W), Al, Mo, Al 합금(예컨대, Al-NCl) 등이 사용될 수도 있다.

제 5 단계로서, 도 5e에 도시된 바와 같이 상기 금속배선층(112) 상에 마스크를 사용한 사진식각공정으로 감광막 패턴(114)을 형성한다.

제 6 단계로서, 도 5f에 도시된 바와 같이 상기 감광막 패턴(114)을 마스크로하여 상기 금속배선층(112)을 소정 부분 습식식각하여, 소오스/드레인 전극(112a)을 형성하고, 상기 감광막 패턴(114)을 제거한다. 이어, 상기 소오스/드레인 전극(112a)을 마스크로하여 그 하부의 n+ 반도체층(110)과 반도체층(106)을 식각하여, TFT 채널부의 에치스토퍼 패턴(108a) 표면이 소정 부분 노출되도록 하므로써, 하나의 TFT 제조를 완료한다.

상기 실시예의 경우에는 TFT의 에치스토퍼 패턴(108a) 형성시 후면 노광을 이용한 감광막 패턴 형성 공정, 감광막 패턴 경화 공정, 상기 감광막 패턴(109a)을 마스크로 이용한 에치스토퍼층(108) 식각 공정, 감광막 패턴(109a)을 제거하기 위한 에싱 공정 및 식각 공정 등이 스킵되지 않으므로, 제 1 실시예에 비하여 에치스토퍼 패턴 형성시 요구되는 공정 수가 다소 많기는 하나, 마스크를 이용한 전면 노광 공정이 스킵되므로 이 경우 역시 종래의 경우에 비해서는 마스크 수를 1매 줄일 수 있게 되어 공정 단순화를 기할 수 있게 되므로, 비용 절감 및 생산성 향상을 실현할 수 있게 된다.

상술한 바와 같이 본 발명에 의하면 첫째, 박막트랜지스터 제조시 마스크를 이용한 사진식각공정이 2회(게이트 전극 형성시 및 소오스/드레인 전극 형성시) 요구되므로, 종래의 경우에 비하여 마스크 수를 1매 줄일 수 있게 되어 공정 단순화와 제조 비용 절감 및 생산성 향상을 꾀할 수 있게 되고 둘째, 후면 노광 공정에 의해 에치스토퍼 패턴이 형성되므로 종래, 습식 식각 공정으로 에치스토퍼 패턴을 형성할 때 야기되던 라인 단절 현상을 방지할 수 있게 되고 셋째, 에치스토퍼 패턴을 감광성 유기 절연막으로 형성할 경우, 공정 진행 과정에서 상기 에치스토퍼층을 식각하기 위한 별도의 건식 식각 공정이 필요없으므로 에치스토퍼 패턴 형성시 반도체층의 손실을 방지할 수 있을 뿐 아니라 감광막 패턴을 제거하기 위한 에싱 공정과 식각 공정을 스킵할 수 있게 되어, 공정 진행 절차의 간소화 및 반도체층의 특성 변화를 방지할 수 있게 되고 넷째, 후면 노광 공정으로 에치스토퍼 패턴을 형성하므로 마스크를 이용한 사진식각공정으로 패턴을 형성하던 종래의 경우에 비하여 에치스토퍼 패턴 형성시 소요되는 식각 시간을 줄일 수 있게 되므로 반도체층 상의 자연 산화막 성장을 최대한 억제할 수 있게 되어, 별도의 세정 공정을 실시하지 않아도 된다.

Claims

게이트 전극이 구비된 기판 상에 게이트 절연층 및 반도체층을 형성하는 공정과; 상기 게이트 전극 상측의 상기 반도체층 상에 감광성 유기 절연막 재질의 에치스토퍼 패턴을 형성하는 공정과; 상기 에치스토퍼 패턴을 포함한 반도체층 상에 n+ 반도체층 및 금속배선층을 형성하는 공정과; 사진식각공정으로 상기 금속배선층의 소정부분을 식각하여 소오스·드레인 전극을 형성하는 공정과; 상기 소오스·드레인 전극을 마스크로 하여 상기 n+ 반도체층 및 반도체층을 식각하는 공정을 포함하며,

상기 감광성 유기 절연막 재질의 에치스토퍼 패턴을 형성하는 공정은 상기 반도체층 상에 상기 감광성 유기 절연막 재질의 에치스토퍼층을 증착하는 공정과; 상기 게이트 전극을 마스크로 일련의 후면 노광을 실시하여 상기 에치스토퍼층을 식각하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 1항에 있어서, 상기 감광성 유기 절연막 재질의 에치스토퍼 패턴은 1 ~ 20000Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 1항에 있어서, 상기 감광성 유기 절연막 재질의 에치스토퍼 패턴 형성후, 경화 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 3항에 있어서, 상기 경화 공정 후, H₂플라즈마를 이용한 기판 세정 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 3항에 있어서, 상기 경화 공정은 180 ~ 350℃의 온도 범위 내에서 실시하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 1항에 있어서, 상기 반도체층 형성후, HF 용액을 이용한 세정 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 1항에 있어서, 상기 감광성 유기 절연막 재질의 에치스토퍼층은 스핀 코팅법으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 1항에 있어서, 상기 감광성 유기 절연막 재질의 에치스토퍼 패턴은 감광성 폴리이미드, 감광성 아크릴, 감광성 BCB(Benzocyclobutine)중 선택된 어느 하나로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 1항에 있어서, 상기 n+ 반도체층은 PH₃가 도핑된 n+ 비정질 실리콘이나 미세 결정질 실리콘(n+ μC-Si)으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 1항에 있어서, 상기 금속배선층은 Cr, Mo 합금, Al, Mo, Al 합금중 선택된 어느 하나로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 1항에 있어서, 상기 금속배선층은 10 ~ 5000Å 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 1항에 있어서, 상기 n+ 반도체층은 PECVD법으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 1항에 있어서, 상기 금속배선층은 스퍼터링법으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 1항에 있어서, 상기 금속배선층은 습식 식각되는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 1항에 있어서, 상기 반도체층은 10 ~ 5000Å 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
게이트 전극이 구비된 기판상에 게이트 절연층 및 반도체층을 형성하는 공정과; 상기 게이트 전극 상측의 상기 반도체층 상에 비감광성 유기 절연막 재질의 에치스토퍼 패턴을 형성하는 공정과; 상기 에치스토퍼 패턴을 포함한 반도체층 상에 n+ 반도체층 및 금속배선층을 형성하는 공정과; 사진식각공정으로 상기 금속배선층을 소정 부분 식각하여, 소오스·드레인 전극을 형성하는 공정과; 상기 소오스·드레인 전극을 마스크로 하여 상기 n+ 반도체층 및 반도체층을 식각하는 공정을 포함하며,

상기 비감광성 유기 절연막 재질의 에치스토퍼 패턴을 형성하는 공정은 상기 반도체층 상에 비감광성 유기 절연막 재질의 에치스토퍼층을 증착하는 공정과; 상기 에치스토퍼층 상에 감광막을 증착하는 공정과; 게이트 전극을 마스크로 이용한 일련의 후면 노광 공정으로 상기 감광막을 소정 부분 식각하여 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 마스크로 이용하여 상기 비감광성 유기 절연막 재질의 에치스토퍼층을 식각하는 공정과; 상기 감광막 패턴을 제거하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 16항에 있어서, 상기 비감광성 유기 절연막 재질의 에치스토퍼층은 건식 식각되는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 16항에 있어서, 상기 비감광성 유기 절연막 재질의 에치스토퍼층 증착후 경화 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 18항에 있어서, 상기 경화 공정은 180 ~ 350℃의 온도 범위 내에서 실시하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 16항에 있어서, 상기 감광막 패턴 제거후 H₂플라즈마를 이용한 기판 세정 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 16항에 있어서, 상기 비감광성 유기 절연막 재질의 에치스토퍼 패턴은 1 ~ 20000Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 16항에 있어서, 상기 반도체층 형성후 HF 용액을 이용한 세정 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 16항에 있어서, 상기 비감광성 유기 절연막 재질의 에치스토퍼층은 스핀 코팅법으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 16항에 있어서, 상기 비감광성 유기 절연막 재질의 에치스토퍼 패턴은 폴리이미드, 아크릴, BCB(Benzocyclobutine), PFCB(perflorecyclobutine) 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 16항에 있어서, 상기 n+ 반도체층은 PH₃가 도핑된 n+ 비정질 실리콘이나 미세 결정질 실리콘(n+ μC-Si)으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 16항에 있어서, 상기 금속배선층은 Cr, Mo 합금, Al, Mo, Al 합금중 선택된 어느 하나로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 16항에 있어서, 상기 금속배선층은 10 ~ 5000Å 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 16항에 있어서, 상기 n+ 반도체층은 PECVD법으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 16항에 있어서, 상기 금속배선층은 스퍼터링법으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 16항에 있어서, 상기 금속배선층은 습식 식각되는 것을 특징으로 하는 박막트랜지스터 제조방법.
제 16항에 있어서, 상기 반도체층은 10 ~ 5000Å 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.