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KR101070799B1 - 반도체패키지 및 그 제조방법 - Google Patents

반도체패키지 및 그 제조방법 Download PDF

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KR101070799B1
KR101070799B1 KR1020100052413A KR20100052413A KR101070799B1 KR 101070799 B1 KR101070799 B1 KR 101070799B1 KR 1020100052413 A KR1020100052413 A KR 1020100052413A KR 20100052413 A KR20100052413 A KR 20100052413A KR 101070799 B1 KR101070799 B1 KR 101070799B1
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KR
South Korea
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semiconductor chip
shielding
substrate
shielding portion
semiconductor package
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KR1020100052413A
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유도재
도재천
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삼성전기주식회사
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Publication date
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Abstract

반도체패키지 및 그 제조방법이 개시된다. 접지회로가 형성된 기판, 기판에 실장된 반도체칩, 반도체칩의 상면에 형성되어 있으며 접지회로와 연결된 도전성의 제1차폐부, 기판 및 반도체칩을 커버하고 있으며 제1차폐부와 연결된 도전성의 제2차폐부를 포함하는 반도체패키지는, 반도체칩의 상면에도 차폐층이 형성되어 반도체칩 간에도 차폐가 이루질 수 있으며, 2중의 차폐구조가 형성되어 차폐능력이 향상될 수 있다.

Description

반도체패키지 및 그 제조방법{Semiconductor package and method for manufacturing the same}
본 발명은 반도체패키지 및 그 제조방법에 관한 것이다.
일반적으로, 반도체패키지에 실장된 반도체칩에서는 전자파가 발생된다. 전자파는 다른 반도체칩을 교란시키거나 신호전달의 효율을 저하시킬 뿐만 아니라, 인체에도 유해하다.
이에 따라, 반도체패키지를 도전성의 차폐부재로 커버하는 차폐기술이 개발되었다. 그런데, 이러한 차폐기술은 반도체패키지의 외부로 발산되거나 외부에서 침투하는 전자파를 차단할 수 있으나, 반도체패키지 내부의 반도체칩 간의 전자파는 차단하지 못하는 문제가 있다.
또한, 차폐부재는 접지회로와 연결되어야 하는데, 반도체패키지가 작아지고 얇아짐에 따라 차폐부재와 접지회로의 연결공간을 확보하기 어려운 문제도 발생하고 있다.
본 발명은 반도체패키지의 내부에 실장된 반도체칩 간에도 전자파를 차단하는 반도체패키지 및 그 제조방법을 제공하는 것이다.
또한, 본 발명은 차폐에 필요한 접지 연결이 용이한 반도체패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 접지회로가 형성된 기판, 기판에 실장된 반도체칩, 상기 반도체칩의 상면에 형성되어 있으며, 상기 접지회로와 연결된 도전성의 제1차폐부, 상기 기판 및 상기 반도체칩을 커버하고 있으며, 상기 제1차폐부와 연결된 도전성의 제2차폐부를 포함하는 반도체패키지가 제공된다.
상기 기판에 실장된 반도체칩을 밀봉시키는 몰딩부를 더 포함하고, 상기 제2차폐부는, 상기 몰딩부 상에 형성될 수 있다.
상기 제2차폐부와 상기 제1차폐부를 연결하는 도전성의 포스트를 더 포함할 수 있다.
상기 제1차폐부와 상기 접지회로는 와이어 본딩으로 연결될 수 있다.
상기 제1차폐부는 상기 반도체칩에 일체화될 수 있다.
상기 접지회로와 연결된 접지전극을 구비한 전자소자를 더 포함하고, 상기 접지전극은 상기 제2차폐부와 연결될 수 있다.
또한, 본 발명의 다른 측면에 따르면, 접지회로가 형성되어 있으며, 반도체칩이 실장된 기판을 제공하는 단계, 상기 반도체칩의 상면에 도전성의 제1차폐부를 형성하는 단계, 상기 제1차폐부와 상기 접지회로를 연결하는 단계, 상기 기판 및 상기 반도체칩을 커버하며, 상기 제1차폐부와 연결된 도전성의 제2차폐부를 형성하는 단계를 포함하는 반도체패키지 제조방법이 제공된다.
상기 기판에 실장된 반도체칩이 밀봉되도록 몰딩부를 형성하는 단계를 더 포함할 수 있다.
상기 몰딩부에 상기 제1차폐부가 노출되는 관통홀을 형성하는 단계를 더 포함하고, 상기 제2차폐부 형성단계는, 상기 몰딩부에 도전성 물질을 도포하여, 상기 제1차폐부와 연결된 제2차폐부를 형성하는 단계를 포함할 수 있다.
상기 제1차폐부에 도전성 포스트를 형성하는 단계를 더 포함하고, 상기 제2차폐부 형성단계는, 상기 도전성 포스트와 연결된 제2차폐부를 형성하는 단계를 포함할 수 있다.
상기 접지회로 연결단계는, 상기 제1차폐부와 상기 접지회로를 와이어 본딩으로 연결하는 단계를 포함할 수 있다.
본 발명에 따르면, 반도체칩의 상면에도 차폐층이 형성되어 반도체칩 간에도 차폐가 이루질 수 있다.
또한, 반도체패키지에 2중의 차폐구조가 형성되어 차폐능력이 향상될 수 있다.
또한, 반도체패키지의 차폐에 필요한 접지 연결을 용이하게 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체패키지를 나타낸 단면도.
도 2는 본 발명의 다른 실시예 따른 반도체패키지 제조방법을 나타낸 순서도.
도 3 내지 도 7은 본 발명의 다른 실시예 따른 반도체패키지 제조방법을 설명하는 단면도.
이하에서 본 발명의 실시예를 첨부도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체패키지를 나타낸 단면도이다.
본 발명의 일 실시예에 따른 반도체패키지는, 기판(10), 반도체칩(20), 제1차폐부(30) 및 제2차폐부(40)를 포함한다.
기판(10)은 반도체칩(20)이 실장된 부분으로, 기판(10)에는 반도체칩(20)에 연결된 회로패턴 및 차폐에 필요한 접지회로(15)가 형성되어 있다.
본 실시예에서는 기판(10)의 일면에 반도체칩(20)이 실장되며, 접지회로(15)는 접지연결에 필요한 접지패드(16, 17, 18)를 포함한다.
반도체칩(20)은 각종 소자들이 집적되어 소정의 기능을 수행하는 부품으로, 본 실시예의 반도체패키지에서는 기판(10)의 일면에 실장된다.
제1차폐부(30)는 반도체칩(20)에서 발생된 전자파를 차단하며, 제2차폐부(40)를 접지 연결시키는 부분이다. 이를 위해, 제1차폐부(30)는 금속 등의 도전성 물질로 이루어지며, 반도체칩(20)의 상면에 형성되고 접지회로(15)와 연결된다. 이에 따라, 반도체칩(20)에서 발생된 전자파는 1차적으로 제1차폐부(30)에 의해 차단되어서, 인접한 다른 반도체칩(20)에 전자파가 전달되는 것을 차단할 수 있다. 즉, 반도체패키지 내부의 반도체칩(20) 간에도 차폐가 이루질 수 있다.
또한, 제1차폐부(30)에는 후술할 제2차폐부(40)가 연결되므로, 제1차폐부(30)는 제2차폐부(40)와 더불어 2중의 차폐구조를 형성하여 차폐능력을 향상시킬 수 있다.
또한, 제1차폐부(30)에 의해 반도체칩(20)의 한쪽 면에는 넓은 그라운드 영역이 형성되므로, 반도체칩(20)에 안정적인 그라운드를 제공할 수도 있다.
구체적으로, 본 실시예의 제1차폐부(30)는 반도칩의 상면에 적층되어 경화된 페이스트 형태이거나 부착되는 도전성의 필름 형태일 수 있다. 그리고, 제1차폐부(30)는 접지회로(15)의 접지패드(16)와 와이어(35) 본딩으로 연결될 수 있다. 여기서, 제1차폐부(30)와 접지회로(15)의 연결은 와이어 본딩에 한정되지 않고 공지의 다양한 연결방법으로 연결될 수 있다.
또한, 제1차폐부(32)는 반도체칩(22)의 일부로서, 반도체칩(22)의 상면에 일체로 형성될 수 있다. 이 때, 제1차폐부(32)와 접지패드(17)의 연결은 반도체칩(20)의 내부회로를 통하여 이루어질 수 있다.
제2차폐부(40)는 외부의 부품과 반도체패키지 사이에 전자파의 입출을 차단하는 부분이다. 이를 위해, 제2차폐부(40)는 금속 등의 도전성 물질로 이루어지며, 기판(10) 및 반도체칩(20)을 커버한다. 그리고, 제2차폐부(40)는 접지회로(15)와 연결된 제1차폐부(30)와 연결된다. 특히, 본 실시예의 제2차폐부(40)는 반도체칩(20)의 상면에 형성된 제1차폐부(30)를 통하여 접지 연결이 됨으로써, 접지할 공간의 확보가 용이하다.
구체적으로, 본 실시예의 반도체패키지에서는 반도체칩(20)이 실장된 기판(10)의 일면을 밀봉시키는 몰딩부(50)가 형성되어 있고, 제2차폐부(40)는 몰딩부(50) 상에 도전성 물질이 도포되어 형성될 수 있다. 또한, 제2차폐부(40)는 제1차폐부(30)와 연결된 도전성 포스트(42)에 연결됨으로써 제1차폐부(30)와 연결될 수 있다.
한편, 제2차폐부(40)에 더욱 균일한 접지를 위하여, 제2차폐부(40)는 전자소자(60)의 접지전극(62)과 연결될 수 있다. 즉, 기판(10)에 접지회로(15)와 연결된 접지전극(62)을 구비한 전자소자(60)가 있으면, 제2차폐부(40)는 전자소자(60)의 접지전극(62)과 연결될 수 있다.
다음으로, 본 발명의 다른 실시예 따른 반도체패키지 제조방법을 설명한다.
도 2는 본 발명의 다른 실시예 따른 반도체패키지 제조방법을 나타낸 순서도이고, 도 3 내지 도 7은 본 발명의 다른 실시예 따른 반도체패키지 제조방법을 설명하는 단면도이다.
본 실시예 따른 반도체패키지 제조방법은, 기판 제공단계(S110), 제1차폐부 형성단계(S120), 접지회로 연결단계(S130) 및 제2차폐부 형성단계(S140)를 포함한다.
기판 제공단계(S110)에서는, 접지회로(115)가 형성되어 있으며 반도체칩(120)이 실장된 기판(110)을 제공한다.
기판(110)은 반도체칩(120)이 실장된 부분으로, 기판(110)에는 반도체칩(120)에 연결된 회로패턴 및 차폐에 필요한 접지회로(115)가 형성되어 있다. 그리고, 반도체칩(120)은 각종 소자들이 집적되어 소정의 기능을 수행하는 부품으로, 본 실시예의 반도체패키지에서는 기판(110)의 일면에 실장된다.
도 3에 나타난 바와 같이, 본 실시예에서는 기판(110)의 일면에 반도체칩(120)이 실장되며, 접지회로(115)는 접지연결에 필요한 접지패드를 포함한다.
제1차폐부 형성단계(S120)에서는, 반도체칩(120)의 상면에 도전성의 제1차폐부(130)를 형성한다. 제1차폐부(130)는 금속 등의 도전성 물질로 이루어지며, 반도체칩(120)의 상면에 형성되고 접지회로(115)와 연결된다. 이에 따라, 반도체칩(120)에서 발생된 전자파는 1차적으로 제1차폐부(130)에 의해 차단되어서, 인접한 다른 반도체칩(120)에 전자파가 전달되는 것을 차단할 수 있다. 즉, 반도체패키지 내부의 반도체칩(120) 간에도 차폐가 이루질 수 있다.
도 4에 나타난 바와 같이, 본 실시예의 제1차폐부(130)는 반도칩의 상면에 페이스트 형태로 적층되어 경화될 수 있다. 또한, 제1차폐부(130)는 반도칩의 상면에 도전성의 필름 형태로 부착될 수 있다.
접지회로 연결단계(S130)에서는, 제1차폐부(130)와 접지회로(115)를 연결한다.
도 5에 나타난 바와 같이, 본 실시예에서는 제1차폐부(130)는 접지회로(115)의 접지패드와 와이어(135) 본딩으로 연결될 수 있다. 그러나, 제1차폐부(130)와 접지회로(115)의 연결은 와이어 본딩에 한정되지 않고 공지의 다양한 연결방법으로 연결될 수 있다.
제2차폐부 형성단계(S140)에서는, 기판(110) 및 반도체칩(120)을 커버하며 제1차폐부(130)와 연결된 도전성의 제2차폐부(140)를 형성한다. 제2차폐부(140)는 금속 등의 도전성 물질로 이루어지며, 기판(110) 및 반도체칩(120)을 커버한다. 그리고, 제2차폐부(140)는 접지회로(115)와 연결된 제1차폐부(130)와 연결된다. 특히, 본 실시예의 제2차폐부(140)는 반도체칩(120)의 상면에 형성된 제1차폐부(130)를 통하여 접지 연결이 됨으로써, 접지할 공간의 확보가 용이하다.
도 6에 나타난 바와 같이, 본 실시예의 반도체패키지에서는 반도체칩(120)이 실장된 기판(110)의 일면을 밀봉시키는 몰딩부(150)가 형성될 수 있다. 이 때, 제2차폐부(140)의 접지 연결을 위하여, 몰딩부(150)에 제1차폐부(130)가 노출되는 관통홀(152)을 형성할 수 있다. 그리고, 도 7에 나타난 바와 같이, 몰딩부(150)에 도전성 물질을 도포하여 관통홀(152)에 도전성 포스트(142)를 형성하여, 제1차폐부(130)와 연결된 제2차폐부(140)를 형성할 수 있다.
또한, 제1차폐부(130)에 별도의 도전성 포스트를 형성한 후에 몰딩하고, 도전성 포스트와 연결된 제2차폐부(140)를 형성할 수도 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
10, 110: 기판
15, 115: 접지회로
20, 22, 120: 반도체칩
30, 32, 130: 제1차폐부
40, 140: 제2차폐부
42, 44, 46, 142: 도전성 포스트
50, 150: 몰딩부
60: 전자소자

Claims (11)

  1. 접지회로가 형성된 기판;
    상기 기판에 실장된 반도체칩;
    상기 반도체칩의 상면에 형성되어 있으며, 상기 접지회로와 연결된 도전성의 제1차폐부; 및
    상기 기판 및 상기 반도체칩을 커버하고 있으며, 상기 제1차폐부와 연결된 도전성의 제2차폐부를 포함하는 반도체패키지.
  2. 제1항에 있어서,
    상기 기판에 실장된 반도체칩을 밀봉시키는 몰딩부를 더 포함하고,
    상기 제2차폐부는, 상기 몰딩부 상에 형성된 것을 특징으로 하는 반도체패키지.
  3. 제1항에 있어서,
    상기 제2차폐부와 상기 제1차폐부를 연결하는 도전성의 포스트를 더 포함하는 반도체패키지.
  4. 제1항에 있어서,
    상기 제1차폐부와 상기 접지회로는 와이어 본딩으로 연결된 것을 특징으로 하는 반도체패키지.
  5. 제1항에 있어서,
    상기 제1차폐부는 상기 반도체칩에 일체화된 것을 특징으로 하는 반도체패키지.
  6. 제1항에 있어서,
    상기 접지회로와 연결된 접지전극을 구비한 전자소자를 더 포함하고,
    상기 접지전극은 상기 제2차폐부와 연결된 것을 특징으로 하는 반도체패키지.
  7. 접지회로가 형성되어 있으며, 반도체칩이 실장된 기판을 제공하는 단계;
    상기 반도체칩의 상면에 도전성의 제1차폐부를 형성하는 단계;
    상기 제1차폐부와 상기 접지회로를 연결하는 단계; 및
    상기 기판 및 상기 반도체칩을 커버하며, 상기 제1차폐부와 연결된 도전성의 제2차폐부를 형성하는 단계를 포함하는 반도체패키지 제조방법.
  8. 제7항에 있어서,
    상기 기판에 실장된 반도체칩이 밀봉되도록 몰딩부를 형성하는 단계를 더 포함하는 반도체패키지 제조방법.
  9. 제8항에 있어서,
    상기 몰딩부에 상기 제1차폐부가 노출되는 관통홀을 형성하는 단계를 더 포함하고,
    상기 제2차폐부 형성단계는,
    상기 몰딩부에 도전성 물질을 도포하여, 상기 제1차폐부와 연결된 제2차폐부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체패키지 제조방법.
  10. 제7항에 있어서,
    상기 제1차폐부에 도전성 포스트를 형성하는 단계를 더 포함하고,
    상기 제2차폐부 형성단계는,
    상기 도전성 포스트와 연결된 제2차폐부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체패키지 제조방법.
  11. 제7항에 있어서,
    상기 접지회로 연결단계는,
    상기 제1차폐부와 상기 접지회로를 와이어 본딩으로 연결하는 단계를 포함하는 것을 특징으로 하는 반도체패키지 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120228751A1 (en) * 2011-03-07 2012-09-13 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US9807866B2 (en) * 2015-11-30 2017-10-31 Intel Corporation Shielding mold for electric and magnetic EMI mitigation
US10510679B2 (en) * 2017-06-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with shield for electromagnetic interference
US11310907B2 (en) * 2019-11-27 2022-04-19 Intel Corporation Microelectronic package with substrate-integrated components

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005072207A (ja) 2003-08-22 2005-03-17 Mitsubishi Electric Corp マイクロ波増幅回路
JP2008258478A (ja) 2007-04-06 2008-10-23 Murata Mfg Co Ltd 電子部品装置およびその製造方法
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Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200834830A (en) * 2007-02-06 2008-08-16 Advanced Semiconductor Eng Microelectromechanical system package and the method for manufacturing the same
CN101663926B (zh) * 2007-05-02 2011-10-05 株式会社村田制作所 部件内置模块及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005072207A (ja) 2003-08-22 2005-03-17 Mitsubishi Electric Corp マイクロ波増幅回路
JP2008258478A (ja) 2007-04-06 2008-10-23 Murata Mfg Co Ltd 電子部品装置およびその製造方法
WO2009122835A1 (ja) 2008-03-31 2009-10-08 株式会社村田製作所 電子部品モジュール及び該電子部品モジュールの製造方法

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