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KR20110020548A - 반도체 패키지 및 그의 제조방법 - Google Patents

반도체 패키지 및 그의 제조방법 Download PDF

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KR20110020548A
KR20110020548A KR1020090078216A KR20090078216A KR20110020548A KR 20110020548 A KR20110020548 A KR 20110020548A KR 1020090078216 A KR1020090078216 A KR 1020090078216A KR 20090078216 A KR20090078216 A KR 20090078216A KR 20110020548 A KR20110020548 A KR 20110020548A
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KR
South Korea
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shielding member
electromagnetic shielding
substrate
semiconductor package
electromagnetic
Prior art date
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KR1020090078216A
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Inventor
김지은
조철호
도은혜
신희민
이규원
Original Assignee
주식회사 하이닉스반도체
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Publication date
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Abstract

반도체 패키지 및 그 제조방법이 개시되어 있다. 개시된 반도체 패키지는 기판과, 상기 기판 상면에 부착된 반도체 칩과, 상기 기판 상면 가장자리에 부착된 제 1 전자파 차폐 부재와, 상기 반도체 칩 및 상기 제 1 전자파 차폐 부재의 상면을 포함한 상기 기판의 상부에 형성된 몰딩부와, 상기 몰딩부 상면에 형성된 제 2 전자파 차폐 부재를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 제 1, 제 2 전자파 차폐 부재에 의하여 반도체 패키지 외부로 전자파가 방출되는 것을 억제할 수 있으므로 반도체 패키지가 실장된 전자기기의 EMI 특성이 개선되어 제품의 신뢰성이 향상된다.

Description

반도체 패키지 및 그의 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 외부로의 전자파 방출을 억제하여 EMI(Electro-Magnetic Interference) 특성을 개선하기 위한 반도체 패키지 및 그의 제조 방법에 관한 것이다.
일반적인 반도체 소자는 순도 높은 실리콘으로 이루어진 실리콘 웨이퍼에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅(die sorting) 공정 및 양품 반도체 칩을 패키징하는 패키징(packing) 공정 등을 통해 제조된다.
여기서, 양품 반도체 칩을 패키징하는 반도체 패키징 공정은 일반적으로, 베이스 기판의 상부면에 접착제를 개재하여 반도체 칩을 부착하는 다이 어테치 공정, 반도체 칩의 상부면에 배열된 본딩 패드들과 기판의 상부면에 배열된 접속 패드들을 연결시키는 공정 및 기판의 상부면을 몰딩 수지로 덮어 반도체 칩을 외부 환경으로부터 보호하는 밀봉부를 형성하는 몰딩 공정을 포함한다.
상술한 과정을 통해 완성된 반도체 패키지를 동작시킬 경우 반도체 패키지의 동작과정에서 불가피하게 전자파가 발생된다.
이러한 반도체 패키지가 전자기기에 실장된 경우, 반도체 패키지에서 발생된 전자파가 방출되어 전자기기에 실장된 다른 전자부품에 전자파 장해(Electro-Magnetic Interference; EMI)를 준다. 이로 인해 반도체 패키지가 실장된 전자기기에 전자파 잡음 또는 오동작 등과 같은 장해가 발생되어 제품의 신뢰성이 저하된다. 최근에 개발된 반도체 패키지, 즉 빠른 응답속도 및 고 용량을 갖는 반도체 패키지의 경우 전자파 방출로 인한 전자파 장해의 문제는 더욱 심각해지고 있다.
본 발명은 외부로의 전자파 방출을 억제하여 EMI 특성을 개선하기 위한 반도체 패키지 및 그의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는, 기판과, 상기 기판 상면에 부착된 반도체 칩과, 상기 기판 상면 가장자리에 부착된 제 1 전자파 차폐 부재와, 상기 반도체 칩 및 상기 제 1 전자파 차폐 부재의 상면을 포함한 상기 기판의 상부에 형성된 몰딩부와, 상기 몰딩부 상면에 형성된 제 2 전자파 차폐 부재를 포함하는 것을 특징으로 한다.
상기 제 1, 제 2 전자파 차폐 부재는 전도성 물질로 이루어진 것을 특징으로 한다.
상기 제 1, 제 2 전자파 차폐 부재는 금속으로 이루어진 것을 특징으로 한 다.
상기 제 1, 제 2 전자파 차폐 부재는 서로 다른 전도성 물질을 포함하는 것을 특징으로 한다.
상기 제 1 전자파 차폐 부재는 전도성 에폭시를 포함하며, 상기 제 2 전자파 차폐부재는 금속을 포함하는 것을 특징으로 한다.
상기 제 1 전자파 차폐 부재는 상기 기판의 접지단자와 전기적으로 연결된 것을 특징으로 한다.
상기 제 1 전자파 차폐 부재는 상기 기판의 접지단자와 전기적으로 연결되고, 상기 제 2 전자파 차폐 부재는 상기 제 1 전자파 차폐 부재와 전기적으로 연결된 것을 특징으로 한다.
상기 제 1 전자파 차폐 부재는 사각틀 형상을 갖는 것을 특징으로 한다.
상기 제 1 전자파 차폐 부재는 상기 반도체 패키지의 측면으로 노출된 것을 특징으로 한다.
상기 기판의 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 패키지의 제조 방법은, 다수의 유닛 레벨 기판들로 이루어지며 쏘잉 라인이 구비된 스트립 레벨 기판의 상기 각 유닛 레벨 기판 상에 반도체 칩을 부착하는 단계와, 상기 반도체 칩이 각각 부착된 상기 스트립 레벨 기판의 상기 유닛 레벨 기판들의 경계부 상에 제 1 전자파 차폐 부재를 부착하는 단계와, 상기 제 1 전자파 차폐 부재를 포함한 상기 스트립 레벨 기판 상에 상기 반 도체 칩들을 덮도록 몰딩부를 형성하는 단계와, 상기 몰딩부 상에 제 2 전자파 차폐 부재를 부착하는 단계와, 상기 스트립 레벨 기판을 유닛 레벨 기판으로 쏘잉하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1, 제 2 전자파 차폐 부재는 전도성 물질로 형성하는 것을 특징으로 한다.
상기 제 1, 제 2 전자파 차폐 부재는 금속으로 형성하는 것을 특징으로 한다.
상기 제 1, 제 2 전자파 차폐 부재는 서로 다른 전도성 물질로 형성하는 것을 특징으로 한다.
상기 제 1 전자파 차폐 부재는 전도성 에폭시로 형성하고, 상기 제 2 전자파 차폐 부재는 금속으로 형성하는 것을 특징으로 한다.
상기 몰딩부를 형성하는 단계 후, 그리고, 상기 스트립 레벨 기판을 쏘잉하기 전, 상기 기판 하면에 외부접속단자를 부착하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 따르면, 전자파 차폐 부재에 의하여 반도체 패키지 외부로 전자파가 방출되는 것을 억제할 수 있으므로 반도체 패키지가 실장된 전자기기의 EMI 특성이 개선되어 제품의 신뢰성이 향상된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설 명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 패키지(200)는 기판(100) 상면 가장자리에 형성된 제 1 전자파 차폐부재(130)를 포함한다.
보다 구체적으로, 본 발명의 실시예에 따른 반도체 패키지(200)는 기판(100), 반도체 칩(110) 및 제 1 전자파 차폐 부재(130), 몰딩부(140) 및 제 2 전자파 차폐 부재(160)을 포함한다.
그 외에, 반도체 패키지(200)는 본딩 와이어(120) 및 외부접속단자(150)를 더 포함할 수 있다.
기판(100)은 플레이트 형상을 가질 수 있다. 플레이트 형상을 갖는 기판(100)은 상면, 하면 및 측면을 갖는다.
기판(100) 상면 중심부에는 접착제(미도시)를 매개로 반도체 칩(110)이 부착된다.
반도체 칩(110) 양측 기판(100) 상면에는 접속 패드(102)가 형성되고, 기판(100) 하면에는 볼랜드(104)가 형성된다.
반도체 칩(110)은 상면에 본딩 패드(112)를 구비한다.
반도체 칩(110)의 내부에는 회로부(도시하지 않음)가 형성되며, 본딩 패드(112)는 외부와의 전기적 접속을 이루기 위한 회로부의 전기적 접점에 해당된다.
반도체 칩(110)의 본딩 패드(112)는 본딩 와이어(120)를 통해 기판(100)의 접속 패드(102)와 전기적으로 연결된다.
아울러, 도시하지는 않았지만 반도체 칩과 기판은 기판 상에 반도체 칩이 플립칩 본딩 방식으로 상호 전기적으로 연결될 수도 있다.
제 1 전자파 차폐 부재(130)는 접착제(미도시)를 매개로 접속 패드(102) 외측의 기판(100) 상면에 부착된다.
제 1 전자파 차폐 부재(130)는 기판(100) 상면 가장자리를 따라서 반도체 칩(110)을 포함한 기판(100) 중심부가 차폐(shield)되도록 사각틀 형태를 가질 수 있다.
제 1 전자파 차폐 부재(130)는 반도체 패키지(200)의 측면에 노출될 수도 있고, 노출되지 않을 수도 있다. 제 1 전자파 차폐 부재(130)가 반도체 패키지(200)의 측면에 노출된 경우 그렇지 않은 경우에 비해 우수한 전자파 차폐 특성을 갖는다.
제 1 전자파 차폐 부재(130)는 반도체 패키지(200)에서 발생된 전자파가 반도체 패키지(200)의 측면을 통해 외부로 방출되지 않도록 하는 것으로서, 제 1 전자파 차폐 부재(130)는 전도성 물질로 형성될 수 있다.
제 1 전자파 차폐 부재(130)는 제 2 전자파 차폐 부재(130)와 동일한 전도성 물질로 형성될 수 있다. 예컨데, 제 1 전차파 차폐 부재(130)는 금속을 포함할 수 있다.
이와는 다르게, 제 1 전자파 차폐 부재(130)는 제 2 전자파 차폐 부재(130)와 다른 전도성 물질로 형성될 수 있다. 예컨데, 제 1 전자파 차폐 부재(130)는 전도성 에폭시를 포함할 수 있다.
제 1 전자파 차폐 부재(130)는 기판(100)의 접지 단자와 전기적으로 연결될 수 있다. 이 경우, 제 1 전자파 차폐 부재(130)에 의한 전자파 차폐 효과가 월등히 향상된다.
몰딩부(140)는 반도체 칩(110)을 포함한 기판(100) 상부를 몰딩한다.
몰딩부(140)는 제 1 전자파 차폐 부재(130)의 바깥 측면이 노출되도록 형성될 수 있다. 이와는 다르게, 몰딩부(140)는 제 1 전자파 차폐 부재(130)의 바깥 측면이 노출되지 않도록 제 1 전자파 차폐 부재(130)를 덮으면서 형성될 수도 있다.
제 2 전자파 차폐 부재(160)는 몰딩부(140) 상에 형성된다.
제 2 전자파 차폐 부재(160)는 전도성 물질로 형성될 수 있다.
예컨데, 제 2 전자파 차폐 부재(160)는 금속을 포함할 수 있다.
제 2 전자파 차폐 부재(160)는 몰딩부(140)를 관통하여 형성된 관통 전극(170)을 통하여 제 1 전자파 차폐 부재(130)와 전기적으로 연결될 수 있다.
외부접속단자(150)는 외부와의 전기적 접속을 이루기 위한 것으로, 솔더볼(solder ball)로 형성될 수 있다.
전술한 구조를 갖는 반도체 패키지 제조방법은 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 도면들이다.
도 2a 및 도 2b를 참조하면, 상면에 다수의 접속 패드(102)가 구비되고, 하면에 볼랜드(104)들이 형성된 유닛 레벨 기판(unit lelvel substrate, 100)들로 이루어지며 쏘잉 라인(sawing line, 106)이 구비된 스트립 레벨 기판(strip level substrate, 100A) 상면에 각 유닛 레벨 기판(100)이 가운데에 배치되도록 사각틀 형태의 제 1 전자파 차폐 부재(130)를 형성한다.
즉, 제 1 전자파 차폐 부재(130)는 쏘잉 라인(106) 및 쏘잉 라인(130)을 사이에 두고 상호 이웃하는 두 개의 유닛 레벨 기판(100)에 구비된 접속 패드(102)들 사이에 배치되도록 형성된다.
제 1 전자파 차폐 부재(130)는 전도성 물질로 형성할 수 있다.
제 1 전차파 차폐 부재(130)는 금속 또는 전도성 에폭시로 형성하는 것이 바람직하다.
제 1 전자파 차폐 부재(130)를 금속으로 형성하는 경우, 제 1 전자파 차폐 부재(130)는 접착제(미도시)를 매개로 스트립 레벨 기판(100A) 상면에 부착된다.
이와 다르게, 제 1 전자파 차폐 부재(130)를 전도성 에폴시로 형성하는 경우, 제 1 전자파 차폐 부재(130)는 도포 공정에 의해 형성된다.
제 1 전자파 차폐 부재(130)는 기판(100)의 접지 단자(미도시)와 전기적으로 연결될 수 있다.
도 2c를 참조하면, 각 유닛 레벨 기판(100) 상면에 반도체 칩(110)을 부착한다.
그런 다음, 반도체 칩(110) 상면에 구비된 본딩 패드(112)와 유닛 레벨 기판(100)의 접속 패드(102)간 전기적인 연결을 위하여 본딩 와이어(120)를 형성한다.
도시하지는 않았지만, 반도체 칩과 기판은 기판 상에 반도체 칩을 플립칩 본 딩하는 방법으로 상호 전기적으로 연결될 수도 있다.
도 2d를 참조하면, 제 1 전자파 차폐 부재(130)를 포함한 스트립 레벨 기판(100A) 상부에 반도체 칩(110)이 감싸지도록 몰딩부(140)를 형성하고, 몰딩부(140)를 관통하여 제 1 전자파 차폐 부재(130)와 전기적으로 연결되는 도전성 연결부재(170)를 형성하고, 몰딩부(140) 상면에 도전성 연결부재(170)와 전기적으로 연결되도록 제 2 전자파 차폐 부재(160)를 형성한다.
제 2 전자파 차폐 부재(160)는 금속으로 형성될 수 있다. 이 경우, 제 2 전자파 차폐 부재(160)는 접착제(미도시)를 매개로 몰딩부(140) 상에 부착될 수 있다.
그 다음, 각 유닛 레벨 기판(100)에 구비된 볼랜드(104)에 솔더볼과 같은 외부접속단자(150)를 부착한다.
이어, 스트립 레벨 기판(100A)을 쏘잉 라인(106)을 따라서 절단하여 가장자리를 따라서 제 1 전자파 차폐 부재(130)가 형성된 유닛 레벨 기판(100) 단위의 반도체 패키지(200) 제조를 완료한다.
이상에서 상세하게 설명한 바에 의하면, 전자파 차폐 부재에 의하여 반도체 패키지 외부로 전자파가 방출되는 것을 억제할 수 있으므로 반도체 패키지가 실장된 전자기기의 EMI 특성이 개선되어 제품의 신뢰성이 향상된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타난 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 도면들이다.
<도면의 주요부분에 대한 설명>
100 : 기판
110 : 반도체 칩
120 : 본딩 와이어
130, 160 : 제 1, 제 2 전자파 차폐 부재
140 : 몰딩부
150 : 외부접속단자

Claims (16)

  1. 기판;
    상기 기판 상면에 부착된 반도체 칩;
    상기 기판 상면 가장자리에 부착된 제 1 전자파 차폐 부재;
    상기 반도체 칩 및 상기 제 1 전자파 차폐 부재의 상면을 포함한 상기 기판의 상부에 형성된 몰딩부;및
    상기 몰딩부 상면에 형성된 제 2 전자파 차폐 부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제 1, 제 2 전자파 차폐 부재는 전도성 물질로 이루어진 것을 특징으로 하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제 1, 제 2 전자파 차폐 부재는 금속으로 이루어진 것을 특징으로 하는 반도체 패키지.
  4. 제 2항에 있어서,
    상기 제 1, 제 2 전자파 차폐 부재는 서로 다른 전도성 물질을 포함하는 것 을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제 1 전자파 차폐 부재는 전도성 에폭시를 포함하며, 상기 제 2 전자파 차폐부재는 금속을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제 1 전자파 차폐 부재는 상기 기판의 접지단자와 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제 1 전자파 차폐 부재는 상기 기판의 접지단자와 전기적으로 연결되고, 상기 제 2 전자파 차폐 부재는 상기 제 1 전자파 차폐 부재와 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 전자파 차폐 부재는 사각틀 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제 1 전자파 차폐 부재는 상기 반도체 패키지의 측면으로 노출된 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 기판의 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 다수의 유닛 레벨 기판들로 이루어지며 쏘잉 라인이 구비된 스트립 레벨 기판의 상기 각 유닛 레벨 기판 상에 반도체 칩을 부착하는 단계;
    상기 반도체 칩이 각각 부착된 상기 스트립 레벨 기판의 상기 유닛 레벨 기판들의 경계부 상에 제 1 전자파 차폐 부재를 부착하는 단계;
    상기 제 1 전자파 차폐 부재를 포함한 상기 스트립 레벨 기판 상에 상기 반도체 칩들을 덮도록 몰딩부를 형성하는 단계;
    상기 몰딩부 상에 제 2 전자파 차폐 부재를 부착하는 단계;및
    상기 스트립 레벨 기판을 유닛 레벨 기판으로 쏘잉하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 11항에 있어서,
    상기 제 1, 제 2 전자파 차폐 부재는 전도성 물질로 형성하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12항에 있어서,
    상기 제 1, 제 2 전자파 차폐 부재는 금속으로 형성하는 것을 특징으로 하는 반도체 패키지.
  14. 제 12항에 있어서,
    상기 제 1, 제 2 전자파 차폐 부재는 서로 다른 전도성 물질로 형성하는 것을 특징으로 하는 반도체 패키지.
  15. 제 14항에 있어서,
    상기 제 1 전자파 차폐 부재는 전도성 에폭시로 형성하고, 상기 제 2 전자파 차폐 부재는 금속으로 형성하는 것을 특징으로 하는 반도체 패키지.
  16. 제 11 항에 있어서,
    상기 몰딩부를 형성하는 단계 후, 그리고, 상기 스트립 레벨 기판을 쏘잉하기 전,
    상기 기판 하면에 외부접속단자를 부착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101247343B1 (ko) * 2011-09-30 2013-03-26 에스티에스반도체통신 주식회사 전자파 차폐 수단을 갖는 반도체 패키지 제조방법
KR101341436B1 (ko) * 2011-12-29 2014-01-13 주식회사 네패스 반도체 패키지 및 그 제조 방법
KR20160029595A (ko) * 2014-09-05 2016-03-15 삼성전자주식회사 반도체 패키지
US9508683B1 (en) 2015-12-30 2016-11-29 SK Hynix Inc. Semiconductor packages and methods for manufacturing the same
WO2017105645A1 (en) * 2015-12-18 2017-06-22 Intel Corporation Electromagnetic interference shields for electronic packages and related methods
US9818699B2 (en) 2015-03-10 2017-11-14 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same
KR20180027947A (ko) * 2016-09-07 2018-03-15 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR20200136781A (ko) * 2019-05-28 2020-12-08 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101247343B1 (ko) * 2011-09-30 2013-03-26 에스티에스반도체통신 주식회사 전자파 차폐 수단을 갖는 반도체 패키지 제조방법
KR101341436B1 (ko) * 2011-12-29 2014-01-13 주식회사 네패스 반도체 패키지 및 그 제조 방법
KR20160029595A (ko) * 2014-09-05 2016-03-15 삼성전자주식회사 반도체 패키지
US9818699B2 (en) 2015-03-10 2017-11-14 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same
US10264717B2 (en) 2015-12-18 2019-04-16 Intel Corporation Electromagnetic interference shields for electronic packages and related methods
WO2017105645A1 (en) * 2015-12-18 2017-06-22 Intel Corporation Electromagnetic interference shields for electronic packages and related methods
US9918414B2 (en) 2015-12-18 2018-03-13 Intel Corporation Electromagnetic interference shields for electronic packages and related methods
CN108292649A (zh) * 2015-12-18 2018-07-17 英特尔公司 用于电子封装的电磁干扰屏蔽件及相关方法
US10765046B2 (en) 2015-12-18 2020-09-01 Intel Corporation Electromagnetic interference shields for electronic packages and related methods
CN108292649B (zh) * 2015-12-18 2022-03-29 英特尔公司 用于电子封装的电磁干扰屏蔽件及相关方法
US9508683B1 (en) 2015-12-30 2016-11-29 SK Hynix Inc. Semiconductor packages and methods for manufacturing the same
KR20180027947A (ko) * 2016-09-07 2018-03-15 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR20200136781A (ko) * 2019-05-28 2020-12-08 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11942437B2 (en) 2019-05-28 2024-03-26 Samsung Electronics Co., Ltd. Semiconductor package including an electromagnetic shield and method of fabricating the same

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