[go: up one dir, main page]

CN210489609U - 集成电路封装体 - Google Patents

集成电路封装体 Download PDF

Info

Publication number
CN210489609U
CN210489609U CN201921543671.7U CN201921543671U CN210489609U CN 210489609 U CN210489609 U CN 210489609U CN 201921543671 U CN201921543671 U CN 201921543671U CN 210489609 U CN210489609 U CN 210489609U
Authority
CN
China
Prior art keywords
chip
integrated circuit
circuit package
disposed
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201921543671.7U
Other languages
English (en)
Inventor
汪虞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Riyuexin Semiconductor Suzhou Co ltd
Original Assignee
Suzhou ASEN Semiconductors Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou ASEN Semiconductors Co Ltd filed Critical Suzhou ASEN Semiconductors Co Ltd
Priority to CN201921543671.7U priority Critical patent/CN210489609U/zh
Application granted granted Critical
Publication of CN210489609U publication Critical patent/CN210489609U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本申请实施例是关于集成电路封装体。根据一实施例的集成电路封装体，其包括封装基板以及第一芯片模块。该封装基板设置有：第一组引脚以及位于该第一组引脚周边的至少一接地金属单元。第一芯片模块设置于封装基板上，包括：第一芯片，其经配置以与第一组引脚电连接；以及电磁屏蔽件，该电磁屏蔽件覆盖第一芯片且经配置以与接地金属单元连接。本申请实施例提供的集成电路封装体可以简单的制程和工艺避免系统级封装结构中的芯片之间产生电磁干扰。

Description

集成电路封装体
技术领域
本申请实施例涉及半导体封装领域，特别是涉及集成电路封装体。
背景技术
为顺应电子产品小型化的需求，系统级封装(System In a Package，SIP)的技术被越来越广泛的应用。在系统级封装中，需要将多个具有不同功能的芯片集成在一个封装体内。较普遍的例子是，越来越多的无线通信装置已被高度集成在体积有限的手机中，使原来单独封装的不同功能晶片被集成在同一封装体内。集成在一个封装体内的这些芯片可具有相同或不同的工作频率，而且这些具有相同或不同的工作频率芯片之间会出现谐波信号干扰，从而影响这些芯片特别是其中对电磁干扰敏感的芯片的性能。
对于如何避免系统级封装中的芯片之间产生电磁干扰，目前业内仍存在相当多的技术问题亟需解决。
实用新型内容
本申请实施例的目的之一在于提供集成电路封装体及其制造方法，其可以简单的制程和工艺避免系统级封装结构中的芯片之间产生电磁干扰。
本申请的一实施例提供了一集成电路封装体，其包括封装基板以及第一芯片模块。该封装基板设置有：第一组引脚以及位于该第一组引脚周边的至少一接地金属单元。第一芯片模块设置于封装基板上，包括：第一芯片，其经配置以与第一组引脚电连接；以及电磁屏蔽件，该电磁屏蔽件覆盖第一芯片且经配置以与接地金属单元连接。
在本申请的另一实施例中，该封装基板的上表面上设置有凹槽，第一组引脚与第一芯片模块设置于凹槽中。在本申请的又一实施例中，集成电路封装体进一步包括至少一第一导电元件，该至少一第一导电元件设置于第一组引脚周边且至少环绕第一芯片的两个相对侧边；该电磁屏蔽件设置于至少一第一导电元件上，且经配置以经由至少一第一导电元件与至少一金属接地单元电连接。在本申请的另一实施例中，第一导电元件为金属凸块，相邻的金属凸块之间的间距小于第一芯片在工作时所产生的电磁波波长。在本申请的又一实施例中，第一导电元件为金属条，该金属条的长度小于第一芯片在工作时所产生的电磁波波长。在本申请的另一实施例中，第一导电元件为表面贴装元件。其中相邻的表面贴装元件之间的间距小于第一芯片在工作时所产生的电磁波波长，或表面贴装元件的长度小于第一芯片在工作时所产生的电磁波波长。在本申请的又一实施例中，第一导电元件的高度经配置以当电磁屏蔽件放置在第一导电元件时，该电磁屏蔽件接触第一芯片的顶面。在本申请的另一实施例中，该电磁屏蔽件是导电薄膜层或导电胶层。在本申请的又一实施例中，电磁屏蔽件为第二芯片或金属盖板，该第二芯片和该金属盖板与第一芯片的顶面之间设有导电粘胶。在本申请的另一实施例中，第一芯片设置于封装基板的上表面，该第一芯片为倒装晶片，且该电磁屏蔽件与第一芯片的顶面之间设有导电粘胶。
本申请的另一实施例提供了一集成电路封装体的制造方法，其包括：提供封装基板以及将第一芯片模块设置于封装基板上。该封装基板设置有：第一组引脚以及位于第一组引脚周边的至少一接地金属单元。该第一芯片模块包括：第一芯片，其经配置以与第一组引脚电连接；以及电磁屏蔽件，该电磁屏蔽件覆盖第一芯片,且经配置以与接地金属单元连接。
本申请实施例提供的集成电路封装体及其制造方法可以在集成电路封装体内的芯片周围、特别是电磁敏感的芯片周围形成良好的接地屏蔽效果，防止集成电路封装体内部芯片之间产生电磁干扰及屏蔽集成电路封装体外部的电磁干扰。此外，本申请实施例提供的集成电路封装体及其制造方法还具有制造工艺简单及生产效率高等优点。
附图说明
图1是根据本申请实施例一实施例的集成电路封装体的纵向剖面示意图
图2a-2e是根据本申请一实施例制造集成电路封装体的流程示意图，其可制造图1所示的集成电路封装体
图3是根据本申请另一实施例的集成电路封装体的纵向剖面示意图
图4是根据本申请又一实施例的集成电路封装体的纵向剖面示意图
图5a-5c是根据本申请实施例又一实施例制造集成电路封装体的流程示意图，其可制造图4所示的集成电路封装体
图6是根据本申请实施例另一实施例的集成电路封装体的纵向剖面示意图
具体实施方式
为更好的理解本申请实施例的精神，以下结合本申请的部分优选实施例对其作进一步说明。
本申请的实施例将会被详细的描示在下文中。在本申请说明书全文中，将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本申请的基本理解。本申请的实施例不应该被解释为对本申请的限制。
在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本申请实施例以特定的方向建构或操作。
如本文中所使用，术语“约”、“大致”、“大体上”、“实质”及“相近”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同及“相近”。
再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。
在本申请实施例中，除非经特别指定或限定之外，“设置”、“连接”、“耦合”、“固定”以及与其类似的用词在使用上是广泛地，而且本领域技术人员可根据具体的情况以理解上述的用词可以是，比如，固定连结、可拆式连结或集成连结；其也可以是机械式连结或电连结；其也可以是直接链接或通过中介结构的间接链接；也可以是两个组件的内部通讯。
图1是根据本申请一实施例的集成电路封装体100的纵向剖面示意图。
如图1所示，根据本申请一实施例的集成电路封装体100可包括：封装基板10、第一芯片模块12和绝缘壳体14。
该封装基板10具有上表面101和与上表面101相对的下表面103。该上表面101设置有第一组引脚105和第二组引脚107。第一组引脚105可包括信号引脚和/或接地引脚。根据本申请的部分实施例，第一组引脚105可设置于该封装基板10的凹槽109中，该凹槽109从上表面101朝向下表面103凹陷一定的深度。凹槽109的深度和第一组引脚105的数量可根据第一芯片模块12的实际情况而定。该下表面103可根据需要设置一或多个引脚(图中未示出)。该封装基板10还可设置有位于第一组引脚105周边的接地金属单元111。该接地金属单元111围绕凹槽109的边缘设置于封装基板10的上表面101。该接地金属单元111的材料为任意合适的导电材料。
该第一芯片模块12设置于封装基板10上。第一芯片模块12可包括第一芯片121和电磁屏蔽件123。该第一芯片121设置于封装基板10的上表面101的凹槽109中。根据本申请的部分实施例，第一芯片121可为倒装晶片，其经配置以可通过芯片倒装工艺经由其上的金属球121a与第一组引脚105实现电连接。该电磁屏蔽件123覆盖第一芯片121，且经配置以与接地金属单元111连接。根据本申请的部分实施例，该电磁屏蔽件123为第二芯片。该电磁屏蔽件123与第一芯片121的顶面121b之间可设有导电粘胶125，从而使得第二芯片可通过导电粘胶125与接地金属单元111电连接。可根据实际需要设置该导电粘胶125的厚度例如可为，约10微米、约20微米、约50微米、约75微米、约100微米等。该电磁屏蔽件123通过引线16连接至第二组引脚107。
根据本申请的实施例的第一芯片121可为任意类型的芯片，例如，但不限于，低噪声放大器等敏感型元件。该电磁屏蔽件123亦可为任意类型的芯片，例如，但不限于，功率放大器芯片或具有发射和接收功能的芯片。
该绝缘壳体14至少遮蔽封装基板10的上表面101、第一芯片模块12及引线16。该绝缘壳体14的材料为本领域常见的绝缘壳体的材料。
在本申请的部分实施例中，该集成电路封装体100可进一步包括至少遮蔽绝缘壳体14的上表面141a及至少部分侧壁141b的屏蔽金属层(未示出)或采用其它技术结构的屏蔽金属层以更好的屏蔽外部电磁干扰。
图1演示的本申请的部分实施例通过设置电磁屏蔽件123与第一芯片121的顶面121b之间的导电粘胶125，使得电磁屏蔽件123经由导电粘胶125与接地金属单元111电连接，以将集成电路封装体100内的第一芯片121屏蔽，从而避免第一芯片121遭受外界信号的干扰。
图2a-2e是根据本申请一实施例制造集成电路封装体100的流程示意图，其可制造图1所示的集成电路封装体100。
如图2a所示，提供封装基板10，该封装基板10具有上表面101和与上表面101相对的下表面103。该上表面101设置有第一组引脚105和第二组引脚107。第一组引脚105可包括信号引脚和/或接地引脚。根据本申请的部分实施例，第一组引脚105可设置于该封装基板10的凹槽109中，该凹槽109从上表面101朝向下表面103凹陷一定的深度。凹槽109的深度和第一组引脚105的数量可根据第一芯片模块12的实际情况而定。该下表面103可根据需要设置一或多个引脚(图中未示出)。该封装基板10还可设置有位于第一组引脚105周边的接地金属单元111。该接地金属单元111围绕凹槽109的边缘设置于封装基板10的上表面101。该接地金属单元111的材料为任意合适的导电材料。
如图2b至2d所示，将第一芯片模块12设置于封装基板10上。该第一芯片模块12可包括第一芯片121和电磁屏蔽件123。
将第一芯片121设置于封装基板10的上表面101的凹槽109中。根据本申请的部分实施例，第一芯片121可为倒装晶片，可采用芯片倒装工艺使第一芯片121通过其上的金属球121a与第一组引脚105实现电连接。
接着，设置该电磁屏蔽件123使其覆盖第一芯片121，且经配置以与接地金属单元111连接。根据本申请的部分实施例，该电磁屏蔽件123为第二芯片，该第二芯片与第一芯片121的顶面121b之间可设有导电粘胶125(图2b至2d中未示出)，以使得第二芯片通过导电粘胶125与接地金属单元111电连接。可预先将导电粘胶125涂覆在第一芯片121的顶面121b，或者可将导电粘胶125涂覆在电磁屏蔽件123的下表面123a。可根据实际需要设置该导电粘胶125的厚度，例如可为，约10微米、约20微米、约50微米、约75微米或约100微米等。根据本申请的实施例，第一芯片121可为任意类型的芯片，例如，但不限于，低噪声放大器等敏感型元件。根据本申请的实施例，第二芯片可为任意类型的芯片，例如，但不限于，功率放大器芯片或具有发射和接收功能的芯片。
如图2e所示，通过常规的打线接合工艺通过引线16将第二芯片电连接至第二组引脚107。
接着以常规的注塑方式形成绝缘壳体14以至少遮蔽封装基板10的上表面101、第一芯片模块12及引线16。该绝缘壳体14的材料为本领域常见的绝缘壳体的材料。
在本申请的部分实施例中，可进一步设置屏蔽金属层(未示出)或采用其它技术结构的屏蔽金属层以至少遮蔽绝缘壳体14的上表面141a及至少部分侧壁141b以更好的屏蔽外部电磁干扰。
图2a-2e演示的本申请的部分实施例通过设置电磁屏蔽件123与第一芯片121的顶面121b之间的导电粘胶125，使得电磁屏蔽件123经由导电粘胶125与接地金属单元111电连接，以将集成电路封装体100内的第一芯片121屏蔽，从而避免第一芯片121遭受外界信号的干扰，且具有制造工艺简单、制造成本低及生产效率高等诸多优点。
图3是根据本申请另一实施例的集成电路封装体200的纵向剖面示意图。如图3所示，图3所示的集成电路封装体200与图1所示的集成电路封装体100的不同之处在于：集成电路封装体200的电磁屏蔽件223为金属盖板，该绝缘壳体14至少遮蔽封装基板10的上表面101及第一芯片模块12。
根据本申请的部分实施例，该电磁屏蔽件223可为导电薄膜层或导电胶层。在第一芯片121设置于封装基板10后，将导电薄膜层或导电胶层设置于第一芯片121的顶面121b。可根据实际需要设置该导电薄膜层或导电胶层的厚度，例如可为，约10微米、约20微米、约50微米、约75微米或约100微米等。
图3演示的本申请的部分实施例通过设置电磁屏蔽件223与第一芯片121的顶面121b之间的导电粘胶125，使金属盖板经由导电粘胶125与接地金属单元111电连接，或者，通过导电薄膜层或导电胶层与接地金属单元111电连接，以将集成电路封装体100内的第一芯片121屏蔽，从而避免第一芯片121遭受外界信号的干扰。
图4是根据本申请又一实施例的集成电路封装体300的纵向剖面示意图。如图4所示，根据本申请又一实施例的集成电路封装体300包括：封装基板30、第一芯片模块32及绝缘壳体34。
该封装基板30具有上表面301和与上表面301相对的下表面303。该上表面301设置有第一组引脚305和第二组引脚307。第一组引脚305可包括信号引脚和/或接地引脚。该下表面303可根据需要设置一或多个引脚(图中未示出)。该封装基板30还可设置有位于第一组引脚305周边的接地金属单元309。该接地金属单元309的材料为任意合适的导电材料。
该第一芯片模块32设置于封装基板30上。第一芯片模块32可包括第一芯片321和电磁屏蔽件323。该第一芯片321设置于封装基板30的上表面301。根据本申请的部分实施例，第一芯片321为倒装晶片，其经配置以通过芯片倒装工艺经由其上的金属球321a与第一组引脚305实现电连接。该电磁屏蔽件323覆盖第一芯片321，且经配置以与接地金属单元309连接。根据本申请的部分实施例，该电磁屏蔽件323为第二芯片，该电磁屏蔽件123与第一芯片321的顶面321b之间可设有导电粘胶325，电磁屏蔽件123可经配置以通过导电粘胶325与接地金属单元309电连接。可根据实际需要设置该导电粘胶325的厚度，例如可为，约10微米、约20微米、约50微米、约75微米或约100微米等。第二芯片可通过引线36连接至第二组引脚307。
根据本申请的实施例的第一芯片321可为任意类型的芯片，例如，但不限于，低噪声放大器等敏感型元件。该电磁屏蔽323亦可为任意类型的芯片，例如，但不限于，功率放大器芯片或具有发射和接收功能的芯片。
该集成电路封装体300还包括第一导电元件327，其设置于第一组引脚305周边且环绕第一芯片321的两个相对侧边。根据本申请的部分实施例，第一导电元件327环绕第一芯片321的三个或四个侧边。该电磁屏蔽件323可通过导电粘胶325设置于第一导电元件327上，且经配置以经由导电粘胶325和第一导电元件327与接地金属单元309电连接。根据本申请的部分实施例，该第一导电元件327是金属凸块，相邻的金属凸块之间的间距小于第一芯片321在工作时所产生的电磁波波长以屏蔽可能干扰第一芯片321的信号。根据本申请的部分实施例，第一导电元件327是金属条，金属条的长度小于第一芯片321在工作时所产生的电磁波波长以屏蔽可能干扰第一芯片321的信号。根据本申请的部分实施例，第一导电元件327是表面贴装元件。根据本申请的部分实施例，相邻的表面贴装元件之间的间距小于第一芯片在工作时所产生的电磁波波长。根据本申请的部分实施例，表面贴装元件的长度小于第一芯片在工作时所产生的电磁波波长。例如，当第一芯片321的一个侧边上设置一个表面贴装元件时，该表面贴装元件的长度小于第一芯片321在工作时所产生的电磁波波长，以屏蔽可能干扰第一芯片321的信号。当第一芯片321的一个侧边上设置两个以上表面贴装元件时，相邻的表面贴装元件之间的间距小于第一芯片321在工作时所产生的电磁波波长以屏蔽可能干扰第一芯片321的信号。第一导电元件327的高度经配置以当电磁屏蔽件323放置在第一导电元件321时，电磁屏蔽件323接触第一芯片321的顶面321a，以使得电磁屏蔽件323经由至少一第一导电元件327与金属接地单元309电连接。
该绝缘壳体34至少遮蔽封装基板30的上表面301、第一芯片模块32及引线36。该绝缘壳体34的材料为本领域常见的绝缘壳体的材料。
根据本申请的部分实施例，该集成电路封装体300可进一步包括至少遮蔽绝缘壳体34的上表面341a及至少部分侧壁341b的屏蔽金属层(未示出)或采用其它技术结构的屏蔽金属层以更好的屏蔽外部电磁干扰。
图4演示的本申请的部分实施例通过设置电磁屏蔽件323与第一芯片121的顶面121b之间的导电粘胶325，且使得电磁屏蔽件323经由导电粘胶325和第一导电元件327与接地金属单元309电连接，以将集成电路封装体300内的第一芯片321屏蔽，从而避免第一芯片321遭受外界信号的干扰。
图5a-5c是根据本申请实施例又一实施例制造集成电路封装体300的流程示意图，其可制造图4所示的集成电路封装体300。
如图5a所示，提供封装基板30。该封装基板30具有上表面301和与上表面301相对的下表面303。该上表面301设置有第一组引脚305和第二组引脚307。第一组引脚305可包括信号引脚和/或接地引脚。该下表面303可根据需要设置一或多个引脚(图中未示出)。该封装基板30还可设置有位于第一组引脚305周边的接地金属单元309。该接地金属单元309的材料为任意合适的导电材料。
接着，可采用表面贴装工艺或其他任何合适的工艺将第一导电元件327设置于第一组引脚305周边且环绕第一芯片321的两个相对侧边。根据本申请的部分实施例，可设置第一导电元件327环绕第一芯片321的三个或四个侧边。根据本申请的部分实施例，该第一导电元件327是金属凸块，相邻的金属凸块之间的间距小于第一芯片321在工作时所产生的电磁波波长以屏蔽可能干扰第一芯片321的信号。根据本申请的部分实施例，第一导电元件327是金属条，金属条的长度小于第一芯片321在工作时所产生的电磁波波长以屏蔽可能干扰第一芯片321的信号。根据本申请的部分实施例，第一导电元件327是表面贴装元件。根据本申请的部分实施例，相邻的表面贴装元件之间的间距小于第一芯片在工作时所产生的电磁波波长。根据本申请的部分实施例，表面贴装元件的长度小于第一芯片在工作时所产生的电磁波波长。例如，当第一芯片321的一个侧边上设置一个表面贴装元件时，该表面贴装元件的长度小于第一芯片321在工作时所产生的电磁波波长，以屏蔽可能干扰第一芯片321的信号。当第一芯片321的一个侧边上设置两个以上表面贴装元件时，相邻的表面贴装元件之间的间距小于第一芯片321在工作时所产生的电磁波波长以屏蔽可能干扰第一芯片321的信号。根据本申请的部分实施例，第一导电元件327是任意合适的导电材料。第一导电元件327的高度经配置以当电磁屏蔽件323放置在第一导电元件321时，电磁屏蔽件323接触第一芯片321的顶面321a,以使得电磁屏蔽件323经由至少一第一导电元件327与金属接地单元309电连接。
如图5b所示，将第一芯片模块32设置于封装基板30上。第一芯片模块32可包括第一芯片321和电磁屏蔽件323。
将第一芯片321设置于封装基板30的上表面301上。根据本申请的部分实施例，第一芯片321为倒装晶片，可采用芯片倒装工艺使第一芯片321通过其上的金属球321a与第一组引脚305实现电连接。
接着，设置电磁屏蔽件323使其覆盖第一芯片321，且经配置以与接地金属单元309连接。根据本申请的部分实施例，该电磁屏蔽件323为第二芯片，该第二芯片与第一芯片321的顶面321b之间可设有导电粘胶325(图5b和5c中未示出)，以使得电磁屏蔽件323通过导电粘胶325与接地金属单元309电连接。可预先将导电粘胶325涂覆在第一芯片321的顶面321b，或者可将导电粘胶325涂覆在电磁屏蔽件323的下表面323a。可根据实际需要设置该导电粘胶325的厚度，例如可为，约10微米、约20微米、约50微米、约75微米或约100微米等。第二芯片通过引线36连接至第二组引脚307。
根据本申请的实施例的第一芯片321可为任意类型的芯片，例如，但不限于，低噪声放大器等敏感型元件。该电磁屏蔽323亦可为任意类型的芯片，例如，但不限于，功率放大器芯片或具有发射和接收功能的芯片。
如图5c所示，通过常规的打线接合工艺通过引线36将第二芯片电连接至第二组引脚307。
接着，以常规的注塑方式形成绝缘壳体34以至少遮蔽封装基板30的上表面301、第一芯片模块32及引线36。该绝缘壳体34的材料为本领域常见的绝缘壳体的材料。
根据本申请的部分实施例，可进一步设置屏蔽金属层(未示出)或采用其它技术结构的屏蔽金属层以至少遮蔽绝缘壳体34的上表面341a及至少部分侧壁341b以更好的屏蔽外部电磁干扰。
图5a-5c演示的本申请的部分实施例通过设置第一导电元件327，使得电磁屏蔽件323通过电磁屏蔽件323和芯片321的顶面321b之间的导电粘胶325与接地金属单元309电连接，从而以简单的制程将集成电路封装体300内的第一芯片321屏蔽，从而避免第一芯片321遭受外界信号的干扰，且具有制造工艺简单、制造成本低及生产效率高等诸多优点。
图6是根据本申请实施例又一实施例的集成电路封装体400的纵向剖面示意图。如图6所示，图6所示的集成电路封装体400与图4所示的集成电路封装体300的不同之处在于：集成电路封装体400的电磁屏蔽件423为金属盖板，该绝缘壳体34至少遮蔽封装基板30的上表面301及第一芯片模块32。
根据本申请的部分实施例，该电磁屏蔽件423可为导电薄膜层或导电胶层。在第一芯片321设置于封装基板30后，将导电薄膜层或导电胶层设置于第一芯片321的顶面321b。可根据实际需要设置该导电薄膜层或导电胶层的厚度，例如可为，约10微米、约20微米、约50微米、约75微米或约100微米等。
图6演示的本申请的部分实施例通过设置电磁屏蔽件423与第一芯片321的顶面321b之间的导电粘胶325，使金属盖板经由导电粘胶325与接地金属单元309电连接，或者通过导电薄膜层或导电胶层与接地金属单元309电连接，以将集成电路封装体400内的第一芯片321屏蔽，从而避免第一芯片321遭受外界信号的干扰。
本申请实施例的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本申请实施例的教示及揭示而作种种不背离本申请实施例精神的替换及修饰。因此，本申请实施例的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本申请实施例的替换及修饰，并为本专利申请权利要求书所涵盖。

Claims (10)

1.一种集成电路封装体，其特征在于，其包括：
封装基板，所述封装基板设置有：
第一组引脚；以及
至少一接地金属单元，位于所述第一组引脚周边；以及
第一芯片模块，其设置于所述封装基板上；所述第一芯片模块包括：
第一芯片，其经配置以与所述第一组引脚电连接；以及
电磁屏蔽件，所述电磁屏蔽件覆盖所述第一芯片，且经配置以与所述接地金属单元连接。
2.根据权利要求1所述的集成电路封装体，其特征在于，所述封装基板的上表面上设置有凹槽，所述第一组引脚与所述第一芯片模块设置于所述凹槽中。
3.根据权利要求1所述的集成电路封装体，其特征在于，进一步包括：
至少一第一导电元件，所述至少一第一导电元件设置于第一组引脚周边且至少环绕所述第一芯片的两个相对侧边；所述电磁屏蔽件设置于所述至少一第一导电元件上，且经配置以经由所述至少一第一导电元件与所述至少一金属接地单元电连接。
4.根据权利要求3所述的集成电路封装体，其特征在于，所述第一导电元件为金属凸块，相邻的所述金属凸块之间的间距小于所述第一芯片在工作时所产生的电磁波波长。
5.根据权利要求3所述的集成电路封装体，其特征在于，所述第一导电元件为金属条，所述金属条的长度小于第一芯片在工作时所产生的电磁波波长。
6.根据权利要求3所述的集成电路封装体，其特征在于，所述第一导电元件为表面贴装元件，其中相邻的所述表面贴装元件之间的间距小于所述第一芯片在工作时所产生的电磁波波长，或所述表面贴装元件的长度小于第一芯片在工作时所产生的电磁波波长。
7.根据权利要求3所述的集成电路封装体，其特征在于，所述第一导电元件的高度经配置以当所述电磁屏蔽件放置在所述第一导电元件时，所述电磁屏蔽件接触所述第一芯片的顶面。
8.根据权利要求2或3所述的集成电路封装体，其特征在于，所述电磁屏蔽件是导电薄膜层或导电胶层。
9.根据权利要求2或3所述的集成电路封装体，其特征在于，所述电磁屏蔽件为第二芯片或金属盖板，所述第二芯片和所述金属盖板与所述第一芯片的顶面之间设有导电粘胶。
10.根据权利要求1所述的集成电路封装体，其特征在于，所述第一芯片设置于所述封装基板的上表面，所述第一芯片为倒装晶片，且所述电磁屏蔽件与所述第一芯片的顶面之间设有导电粘胶。
CN201921543671.7U 2019-09-17 2019-09-17 集成电路封装体 Active CN210489609U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201921543671.7U CN210489609U (zh) 2019-09-17 2019-09-17 集成电路封装体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201921543671.7U CN210489609U (zh) 2019-09-17 2019-09-17 集成电路封装体

Publications (1)

Publication Number Publication Date
CN210489609U true CN210489609U (zh) 2020-05-08

Family

ID=70540404

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201921543671.7U Active CN210489609U (zh) 2019-09-17 2019-09-17 集成电路封装体

Country Status (1)

Country Link
CN (1) CN210489609U (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110610925A (zh) * 2019-09-17 2019-12-24 苏州日月新半导体有限公司 集成电路封装体及其制造方法
CN113690729A (zh) * 2020-05-18 2021-11-23 苏州旭创科技有限公司 一种封装结构及光模块
CN114068436A (zh) * 2020-07-30 2022-02-18 庆鼎精密电子（淮安）有限公司 封装电路结构及其制作方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110610925A (zh) * 2019-09-17 2019-12-24 苏州日月新半导体有限公司 集成电路封装体及其制造方法
CN113690729A (zh) * 2020-05-18 2021-11-23 苏州旭创科技有限公司 一种封装结构及光模块
CN113690729B (zh) * 2020-05-18 2023-04-07 苏州旭创科技有限公司 一种封装结构及光模块
CN114068436A (zh) * 2020-07-30 2022-02-18 庆鼎精密电子（淮安）有限公司 封装电路结构及其制作方法

Similar Documents

Publication Publication Date Title
US7436055B2 (en) Packaging method of a plurality of chips stacked on each other and package structure thereof
US8178956B2 (en) Integrated circuit package system for shielding electromagnetic interference
US7928538B2 (en) Package-level electromagnetic interference shielding
US7088009B2 (en) Wirebonded assemblage method and apparatus
CN101800215B (zh) 无线通讯模组封装构造
US20180197824A1 (en) Anti-emi shielding package and method of making same
US8569869B2 (en) Integrated circuit packaging system with encapsulation and method of manufacture thereof
US20070176281A1 (en) Semiconductor package
CN210489609U (zh) 集成电路封装体
CN112234048B (zh) 电磁屏蔽模组封装结构和电磁屏蔽模组封装方法
US11848275B2 (en) Integrated shield package and method
TW201338108A (zh) 半導體封裝件及其製法
CN110610925A (zh) 集成电路封装体及其制造方法
KR20110020548A (ko) 반도체 패키지 및 그의 제조방법
US20060091517A1 (en) Stacked semiconductor multi-chip package
US20240312928A1 (en) Region shielding within a package of a microelectronic device
KR20250044114A (ko) 전자기 차폐 구조 및 패키징 방법
US9502377B2 (en) Semiconductor package and fabrication method thereof
US20070077686A1 (en) Packaging method for preventing chips from being interfered and package structure thereof
US20230048468A1 (en) Semiconductor emi shielding component, semiconductor package structure and manufacturing method thereof
CN115799226A (zh) 具有电磁屏蔽功能的空腔封装结构及其封装方法
TWI710093B (zh) 天線置頂之半導體封裝結構
US20210035916A1 (en) Semiconductor package
JP2018056571A (ja) 半導体パッケージ
KR100258351B1 (ko) 반도체패키지

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: No. 188, Suhong West Road, Suzhou Industrial Park, Suzhou, Jiangsu Province

Patentee after: Riyuexin semiconductor (Suzhou) Co.,Ltd.

Address before: No. 188, Suhong West Road, Suzhou Industrial Park, Suzhou, Jiangsu Province

Patentee before: SUZHOU ASEN SEMICONDUCTORS Co.,Ltd.

CP01 Change in the name or title of a patent holder