[go: up one dir, main page]

KR101563910B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR101563910B1
KR101563910B1 KR1020130126884A KR20130126884A KR101563910B1 KR 101563910 B1 KR101563910 B1 KR 101563910B1 KR 1020130126884 A KR1020130126884 A KR 1020130126884A KR 20130126884 A KR20130126884 A KR 20130126884A KR 101563910 B1 KR101563910 B1 KR 101563910B1
Authority
KR
South Korea
Prior art keywords
strip substrate
semiconductor chip
shielding material
semiconductor package
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020130126884A
Other languages
English (en)
Other versions
KR20150047167A (ko
Inventor
홍성준
박철우
심기동
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020130126884A priority Critical patent/KR101563910B1/ko
Publication of KR20150047167A publication Critical patent/KR20150047167A/ko
Application granted granted Critical
Publication of KR101563910B1 publication Critical patent/KR101563910B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 다수의 반도체 패키징 영역을 갖는 스트립 기판에 반도체 칩을 부착한 후, 그 위에 전자파 차폐층을 몰딩 공전 전에 미리 형성시킨 새로운 구조의 반도체 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 스트립 단위(다수의 동일한 반도체 패키징 영역이 가로 및 세로 방향을 따라 배열된 것)의 기판에 반도체 칩을 도전 가능하게 부착한 후, 반도체 칩과 기판의 표면에 걸쳐 전자파 차폐물질을 미리 도포한 다음, 전자파 차폐물질을 몰딩 컴파운드 수지로 몰딩하는 공정을 진행함으로써, 전자파 차폐물질의 코팅 작업에 대한 생산성 및 작업성을 향상시킬 수 있고, 전자파 차폐물질이 몰딩 컴파운드 수지에 의하여 보호되어 벗겨지는 현상을 방지할 수 있도록 한 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.

Description

반도체 패키지 및 이의 제조 방법{EMI shielding device for semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 다수의 반도체 패키징 영역을 갖는 스트립 기판에 반도체 칩을 부착한 후, 그 위에 전자파 차폐층을 몰딩 공전 전에 미리 형성시킨 새로운 구조의 반도체 패키지 및 이의 제조 방법에 관한 것이다.
각종 전자기기에는 다양한 구조로 제조된 다수개의 반도체 패키지 뿐만아니라, 각종 신호 교환용 전자소자들이 한꺼번에 설치되는 바, 이러한 반도체 패키지와 전자소자들은 전기적인 작동중에 전자파를 발산시키는 것으로 알려져 있다.
상기 전자파 장해(EMI, electro magnetic interferenc)를 일으키는 전자파는 전계(電界)와 자계(磁界)의 합성파로 정의되는데, 도체를 통하여 전류가 흐르게 되면, 이 전류에 의하여 형성되는 전계와 자계를 합쳐서 전자파라고 부른다.
현재, 전자파들은 인체에 유해한 것으로 밝혀지고 있고, 특히 다양한 구조로 제조된 다수개의 반도체 패키지 뿐만아니라 각종 신호 교환용 전자소자들이 한꺼번에 설치된 전자기기의 마더보드에서, 좁은 간격으로 실장된 반도체 패키지와 기기들로부터 전자파가 발산되면, 그 주변에 실장된 반도체 패키지에까지 직간접으로 영향이 미치게 되어, 칩 회로에 손상을 입히는 것으로 밝혀지고 있다.
즉, 마더보드와 같은 기판상의 각 반도체 패키지 및 회로기기들은 전자파를 발생하게 되고, 이러한 전자파의 간섭으로 인하여 전자장치 자체에 회로기능 약화 및 동작 불량 등의 기능 장애 및 고장을 유발하게 된다.
따라서, 반도체 패키지에도 여러가지 형태의 전자파 차폐 구조가 적용되고 있다.
여기서, 종래의 반도체 패키지에 적용된 전자파 차폐 구조를 첨부한 도 1을 참조로 살펴보면 다음과 같다.
도 1은 통상의 볼 그리드 어레이 반도체 패키지를 도시하고 있으며, 도 1에서 도면부호 10은 볼 그리그 어레이 타입의 패키지를 제조하기 위한 기판(PCB, Printed Circuit Board)를 지시한다.
통상, 상기 기판(10)은 수지층(11)과, 수지층(11)의 상하면에 임의의 회로 배열을 이루며 형성된 도전성 패턴층(12) 등을 포함하는 구조로 구비되고, 기판(10)의 상면에는 와이어 본딩을 위한 본딩용 패턴(13)이 형성되고, 저면에는 솔더볼과 같은 입출력단자를 부착하기 위한 볼랜드(14)가 형성되어 있다.
상기 볼 그리드 어레이 반도체 패키지의 유닛 구성을 보면, 기판(10)의 상면 중앙부에 부착되는 반도체 칩(20)과, 반도체 칩(20)의 본딩패드와 기판(10)의 본딩용 패턴(13) 간에 연결되는 도전성 와이어(22)와, 반도체 칩(20)과 도전성 와이어(22)를 봉지하면서 기판(10)의 상면에 오버 몰딩되는 몰딩 컴파운드 수지(24)와, 기판(10)의 볼랜드(14)에 부착되는 입출력단자(26) 등을 포함하여 구성된다.
이때, 위와 같은 구성을 포함하는 볼 그리드 어레이 반도체 패키지의 전자파 차폐를 위하여, 기판(10)의 측면을 비롯하여 몰딩 컴파운드 수지(24)의 전체 표면에 걸쳐 전자파 차폐물질(28)이 스프레이 방식으로 코팅된다.
즉, 상기 반도체 패키지가 하나의 유닛으로 제작된 후, 기판(10)의 측면을 비롯하여 몰딩 컴파운드 수지(24)의 전체 표면에 걸쳐 전자파 차폐물질(28)이 스프레이 방식으로 코팅되어, 전자파 및 각종 노이즈를 차폐하는 역할을 한다.
그러나, 상기와 같은 종래의 전자파 차폐물질 코팅을 하나의 반도체 패키지 단위마다 진행됨에 따라, 생산성 및 작업성이 저하되는 요인이 되고 있고, 제조 공정수의 증가로 인한 제조 비용 상승의 원인이 되는 문제점이 있다.
또한, 기판의 측면을 비롯하여 몰딩 컴파운드 수지의 전체 표면에 걸쳐 코팅된 전자파 차폐물질(28)이 외부력에 의하여 쉽게 벗겨지는 현상이 발생되어, 전자파 차폐 기능을 상실하는 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 스트립 단위(다수의 동일한 반도체 패키징 영역이 가로 및 세로 방향을 따라 배열된 것)의 기판에 반도체 칩을 도전 가능하게 부착한 후, 반도체 칩과 기판의 표면에 걸쳐 전자파 차폐물질을 미리 도포한 다음, 전자파 차폐물질을 몰딩 컴파운드 수지로 몰딩하는 공정을 진행함으로써, 전자파 차폐물질의 코팅 작업에 대한 생산성 및 작업성을 향상시킬 수 있고, 전자파 차폐물질이 몰딩 컴파운드 수지에 의하여 보호되어 벗겨지는 현상을 방지할 수 있도록 한 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 다수의 반도체 패키지 영역을 갖는 스트립 기판과; 상기 스트립 기판의 각 반도체 패키지 영역의 상면에 부착되는 반도체 칩과; 상기 반도체 칩의 본딩패드와 스트립 기판의 본딩용 패턴 간에 연결되는 도전성 연결수단과; 상기 반도체 칩의 표면 및 스트립 기판의 표면에 걸쳐 코팅되는 전자파 차폐물질과; 상기 반도체 칩과 도전성 연결수단을 봉지하면서 전자파 차폐물질의 표면에 걸쳐 오버 몰딩되는 몰딩 컴파운드 수지와; 상기 스트립 기판의 저면에 형성된 볼랜드에 융착되는 입출력단자; 를 포함하여 구성된 것을 특징으로 하는 반도체 패키지를 제공한다.
바람직하게는, 상기 도전성 연결수단이 반도체 칩의 상면에 형성된 본딩패드와 스트립 기판의 본딩용 패턴 간에 연결되는 도전성 와이어로 채택되면, 전자파 차폐물질의 코팅 전에 도전성 와이어에 절연물질이 도포되어 도전성 와이어가 봉지되는 것을 특징으로 한다.
또한, 상기 도전성 연결수단이 반도체 칩의 저면에 형성된 본딩패드와 스트립 기판의 본딩용 패턴 간에 연결되는 도전성 범프로 채택되면, 전자파 차폐물질의 코팅 전에 반도체 칩의 저면과 스트립 기판의 상면 사이에 언더필 재료가 충진되어 도전성 범프들이 절연 가능하게 봉지되는 것을 특징으로 한다.
특히, 상기 스트립 기판의 각 반도체 패키지 영역의 상면 테두리 부분에는 전자파 차폐물질과 도전 가능하게 연결되는 그라운드 패드가 형성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 다수의 반도체 패키지 영역을 갖는 스트립 기판의 제공 단계와; 상기 스트립 기판의 각 반도체 패키지 영역의 상면에 반도체 칩을 부착하는 단계와; 상기 반도체 칩의 본딩패드와 스트립 기판의 본딩용 패턴 간을 도전성 연결수단으로 연결하는 단계와; 상기 반도체 칩의 표면 및 스트립 기판의 표면에 걸쳐 전자파 차폐물질을 코팅하는 단계와; 상기 전자파 차폐물질의 표면에 걸쳐 반도체 칩과 도전성 연결수단을 봉지하도록 몰딩 컴파운드 수지를 오버 몰딩하는 단계와; 상기 기판의 저면에 형성된 볼랜드에 입출력단자를 융착하는 단계와; 상기 스트립 기판을 하나의 반도체 패키지 단위로 소잉하는 단계; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
바람직하게는, 상기 도전성 연결수단이 도전성 와이어로 채택되는 경우, 전자파 차폐물질 코팅 전에 도전성 와이어를 절연물질로 봉지시키는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 도전성 연결수단이 도전성 범프로 채택되는 경우, 전자파 차폐물질 코팅 전에 반도체 칩의 저면과 스트립 기판의 상면 사이에 언더필 재료를 충진하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 전자파 차폐물질을 코팅하는 단계는 스프레이 분사 방식 또는 스퍼터링 방식에 의하여 진행되는 것을 특징으로 한다.
특히, 상기 전자파 차폐물질 코팅시, 스트립 기판의 각 반도체 패키지 영역의 상면 테두리 부분에 형성된 그라운드 패드에 전자파 차폐물질이 도전 가능하게 연결되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 스트립 단위의 기판에 반도체 칩을 도전 가능하게 부착한 후, 반도체 칩과 기판의 표면에 걸쳐 전자파 차폐물질을 미리 도포한 다음, 전자파 차폐물질 위에 몰딩 컴파운드 수지를 몰딩하는 공정을 진행함으로써, 전자파 차폐 기능을 갖는 볼 그리드 어레이 타입의 반도체 패키지를 제공할 수 있다.
특히, 스트립 기판의 각 반도체 패키지 영역에 전자파 차폐물질의 코팅이 한꺼번에 이루어짐으로써, 전자파 차폐물질의 코팅 작업에 대한 생산성 및 작업성을 향상시킬 수 있다.
또한, 전자파 차폐물질이 몰딩 컴파운드 수지에 의하여 보호되는 상태가 되므로, 기존과 같이 전자파 차폐물질이 외부력에 의하여 벗겨지는 현상을 방지할 수 있다.
도 1은 종래의 반도체 패키지의 전자파 차폐 구조를 도시한 단면도,
도 2는 본 발명의 제1실시예에 따른 반도체 패키지를 도시한 단면도,
도 3은 본 발명의 제1실시예에 따른 반도체 패키지 제조 방법을 도시한 평면도,
도 4는 본 발명의 제2실시예에 따른 반도체 패키지를 도시한 단면도,
도 5는 본 발명의 제2실시예에 따른 반도체 패키지 제조 방법을 도시한 평면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 볼 그리드 어레이 타입의 반도체 패키지를 스트립 기판을 이용하여 제조할 때, 스트립 기판의 각 반도체 패키지 영역에 반도체 칩을 부착하는 공정 후, 각 반도체 패키지 영역에 전자파 차폐물질을 한꺼번에 코팅하여, 전자파 차폐물질의 코팅 작업 및 패키징 공정에 대한 생산성 및 작업성을 향상시킬 수 있도록 한 점에 주안점이 있다.
제1실시예
첨부한 도 2 및 도 3은 본 발명의 제1실시예에 따른 반도체 패키지 및 제조 공정을 나타낸 단면도이다.
상기 스트립 기판(100)은 다수의 반도체 패키지 영역(102, 반도체 패키지로 제조될 영역)이 가로 및 세로 방향을 따라 등간격으로 배열된 기판(PCB)로서, 볼 그리드 어레이 타입의 패키지를 하나의 유니트가 아닌 한꺼번에 다수개를 제조할 수 있는데 유용하게 사용된다.
본 발명의 반도체 패키지를 제조하기 위하여, 먼저 상기 스트립 기판(100)의 각 반도체 패키지 영역(102)의 상면에 반도체 칩(110)을 에폭시 수지와 같은 접착수단에 의하여 부착한다.
또한, 상기 반도체 칩(110)의 상면에 형성된 본딩패드(112)와 상기 스트립 기판(100)의 각 반도체 패키지 영역(102)의 표면에 노출된 본딩용 패턴(104)을 도전성 와이어와 같은 도전성 연결수단(120)으로 상호 연결한다.
이어서, 상기 도전성 연결수단(120) 즉, 도전성 와이어를 절연물질(132)로 봉지시키는 단계가 진행된다.
좀 더 상세하게는, 상기 도전성 와이어들을 에폭시 수지와 같은 절연물질(132)로 감싸여지도록 함으로써, 절연물질(132)에 의하여 개개의 도전성 와이어가 견고하게 고정되면서 상호 절연되는 상태가 되고, 특히 도전성 와이어들이 절연물질(132)로 봉지된 상태가 되면서 전자파 차폐물질(130)과의 상호 절연이 이루어질 수 있다.
다음으로, 상기 반도체 칩(110)의 표면 및 스트립 기판(100)의 표면에 걸쳐 전자파 차폐물질(130)을 코팅하는 단계가 진행되며, 바람직하게는 상기 전자파 차폐물질(130)은 스프레이 분사 방식 또는 스퍼터링 방식에 의하여 고른 두께로 코팅된다.
이때, 상기 스트립 기판(100)의 각 반도체 패키지 영역(102)의 상면 테두리 부분에는 전자파 차폐물질(130)과 도전 가능하게 연결되는 그라운드용 도전성 패턴 즉, 그라운드 패드(108)가 형성되는 바, 상기와 같이 전자파 차폐물질(130)이 반도체 칩(110) 및 스트립 기판(100)의 표면에 코팅되면서 그라운드 패드(108)에 접지 가능하게 접촉되는 상태가 된다.
이어서, 상기 반도체 칩(110)과 도전성 연결수단(120)이 봉지되도록 전자파 차폐물질(130)의 표면에 걸쳐 몰딩 컴파운드 수지(140)가 몰딩된다.
이렇게 전자파 차폐물질(130)이 몰딩 컴파운드 수지(140)에 의하여 감싸여지며 보호되는 상태가 되므로, 기존에 전자파 차폐물질(130)이 외부력에 의하여 벗겨지는 등의 단점을 완전하게 해소할 수 있다.
또한, 전자파 차폐물질(130)이 몰딩 컴파운드 수지(140)에 의하여 감싸여진 상태라 하더라도, 반도체 칩(110)의 동작 중 발생하는 노이즈 등이 전자파 차폐물질(130)에 의하여 차폐되는 동시에 그라운드 패드(108)를 통해 접지되어 용이하게 제거될 수 있다.
최종적으로, 상기 스트립 기판(100)의 저면에 형성된 볼랜드(106)에 솔더볼과 같은 입출력단자(150)를 융착시킨 다음, 스트립 기판(100)의 소잉라인을 따라 소잉 공정을 진행함으로써, 낱개 단위의 볼 그리드 어레이 반도체 패키지가 완성된다.
제2실시예
첨부한 도 4 및 도 5는 본 발명의 제2실시예에 따른 반도체 패키지 및 제조 공정을 나타낸 단면도이다.
본 발명의 제2실시예에 따른 반도체 패키지는 상기한 제1실시예와 동일한 구성을 이루되, 반도체 칩(110)이 스트립 기판(100)의 각 반도체 패키지 영역에 도전성 범프를 매개로 연결된 점에 차이가 있을 뿐이다.
이렇게, 도전성 연결수단(120)이 반도체 칩(110)의 저면에 형성된 본딩패드(112)와 스트립 기판(100)의 본딩용 패턴(104) 간에 연결되는 도전성 범프로 채택되면, 전자파 차폐물질(130)의 코팅 전에 반도체 칩(110)의 저면과 스트립 기판(100)의 상면 사이에 언더필 재료(134)가 충진되어 도전성 범프들이 절연 가능하게 봉지된다.
이어서, 상기와 같이 반도체 칩(110)의 표면 및 스트립 기판(100)의 표면에 걸쳐 전자파 차폐물질(130)을 코팅하는 단계와, 전자파 차폐물질(130)의 표면에 걸쳐 반도체 칩(110)과 도전성 연결수단(120)을 봉지하도록 몰딩 컴파운드 수지(140)를 오버 몰딩하는 단계와, 스트립 기판(100)의 저면에 형성된 볼랜드(106)에 입출력단자(150)를 융착하는 단계와, 스트립 기판(100)의 소잉라인을 따라 소잉하는 단계를 차례로 진행함으로써, 낱개 단위의 볼 그리드 어레이 반도체 패키지가 완성된다.
이러한 제2실시예에 따른 패키지도 마찬가지로, 전자파 차폐물질(130)이 몰딩 컴파운드 수지(140)에 의하여 감싸여지며 보호되는 상태가 되므로, 기존에 전자파 차폐물질(130)이 외부력에 의하여 벗겨지는 등의 단점을 완전하게 해소할 수 있고, 반도체 칩(110)의 동작 중 발생하는 노이즈 등이 전자파 차폐물질(130)에 의하여 차폐되는 동시에 그라운드 패드(108)를 통해 접지되어 용이하게 제거될 수 있다.
100 : 스트립 기판
102 : 반도체 패키지 영역
104 : 본딩용 패턴
106 : 볼랜드
108 : 그라운드 패드
110 : 반도체 칩
112 : 본딩패드
120 : 도전성 연결수단
130 : 전자파 차폐물질
132 : 절연물질
134 : 언더필 재료
140 : 몰딩 컴파운드 수지
150 : 입출력단자

Claims (9)

  1. 다수의 반도체 패키지 영역(102)을 갖는 스트립 기판(100)과;
    상기 스트립 기판(100)의 각 반도체 패키지 영역(102)의 상면에 부착되는 반도체 칩(110)과;
    상기 반도체 칩(110)의 본딩패드(112)와 스트립 기판(100)의 본딩용 패턴(104) 간에 연결되는 도전성 연결수단(120)과;
    상기 반도체 칩(110)의 표면 및 스트립 기판(100)의 표면에 걸쳐 코팅되는 전자파 차폐물질(130)과;
    상기 스트립 기판(100)의 각 반도체 패키지 영역(102)의 상면 테두리 부분에형성되어 전자파 차폐물질(130)과 도전 가능하게 연결되는 그라운드 패드(108)와;
    상기 전자파 차폐물질(130)의 표면에 걸쳐 오버 몰딩되는 몰딩 컴파운드 수지(140)와;
    상기 스트립 기판(100)의 저면에 형성된 볼랜드(106)에 융착되는 입출력단자(150);
    를 포함하여 구성된 것을 특징으로 하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 도전성 연결수단(120)이 반도체 칩(110)의 상면에 형성된 본딩패드(112)와 스트립 기판(100)의 본딩용 패턴(104) 간에 연결되는 도전성 와이어로 채택되면, 전자파 차폐물질(130)의 코팅 전에 도전성 와이어에 절연물질(132)이 도포되어 도전성 와이어가 봉지되는 것을 특징으로 하는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 도전성 연결수단(120)이 반도체 칩(110)의 저면에 형성된 본딩패드(112)와 스트립 기판(100)의 본딩용 패턴(104) 간에 연결되는 도전성 범프로 채택되면, 전자파 차폐물질(130)의 코팅 전에 반도체 칩(110)의 저면과 스트립 기판(100)의 상면 사이에 언더필 재료(134)가 충진되어 도전성 범프들이 절연 가능하게 봉지되는 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 다수의 반도체 패키지 영역(102)을 갖는 스트립 기판(100)의 제공 단계와;
    상기 스트립 기판(100)의 각 반도체 패키지 영역(102)의 상면에 반도체 칩(110)을 부착하는 단계와;
    상기 반도체 칩(110)의 본딩패드(112)와 스트립 기판(100)의 본딩용 패턴(104) 간을 도전성 연결수단(120)으로 연결하는 단계와;
    상기 반도체 칩(110)의 표면 및 스트립 기판(100)의 표면에 걸쳐 전자파 차폐물질(130)을 코팅하는 동시에 스트립 기판(100)의 각 반도체 패키지 영역(102)의 상면 테두리 부분에 형성된 그라운드 패드(108)에 전자파 차폐물질(130)이 도전 가능하게 연결되도록 한 단계와;
    상기 전자파 차폐물질(130)의 표면에 걸쳐 반도체 칩(110)과 도전성 연결수단(120)을 봉지하도록 몰딩 컴파운드 수지(140)를 오버 몰딩하는 단계와;
    상기 스트립 기판(100)의 저면에 형성된 볼랜드(106)에 입출력단자(150)를 융착하는 단계와;
    상기 스트립 기판(100)을 하나의 반도체 패키지 단위로 소잉하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 청구항 5에 있어서,
    상기 도전성 연결수단(120)이 도전성 와이어로 채택되는 경우, 전자파 차폐물질(130)의 코팅 전에 도전성 와이어를 절연물질(132)로 봉지시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 청구항 5에 있어서,
    상기 도전성 연결수단(120)이 도전성 범프로 채택되는 경우, 전자파 차폐물질(130)의 코팅 전에 반도체 칩(110)의 저면과 스트립 기판(100)의 상면 사이에 언더필 재료(134)를 충진하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 청구항 5에 있어서,
    상기 전자파 차폐물질(130)을 코팅하는 단계는 스프레이 분사 방식 또는 스퍼터링 방식에 의하여 진행되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 삭제
KR1020130126884A 2013-10-24 2013-10-24 반도체 패키지 및 이의 제조 방법 Active KR101563910B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130126884A KR101563910B1 (ko) 2013-10-24 2013-10-24 반도체 패키지 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130126884A KR101563910B1 (ko) 2013-10-24 2013-10-24 반도체 패키지 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20150047167A KR20150047167A (ko) 2015-05-04
KR101563910B1 true KR101563910B1 (ko) 2015-10-28

Family

ID=53386261

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130126884A Active KR101563910B1 (ko) 2013-10-24 2013-10-24 반도체 패키지 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR101563910B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190003331A (ko) * 2017-06-30 2019-01-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 누화 감소용 차폐 구조체를 갖는 반도체 디바이스
US10896879B2 (en) 2018-03-14 2021-01-19 Samsung Electronics Co., Ltd. Semiconductor package having reflective layer with selective transmittance

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9918414B2 (en) * 2015-12-18 2018-03-13 Intel Corporation Electromagnetic interference shields for electronic packages and related methods
CN105870104A (zh) * 2016-03-30 2016-08-17 江苏长电科技股份有限公司 一种具有电磁屏蔽功能的封装结构
KR101837511B1 (ko) * 2016-04-04 2018-03-14 주식회사 네패스 반도체 패키지 및 그 제조방법
DE102018109028B4 (de) 2017-06-30 2023-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit Abschirmstruktur zur Verringerung von Übersprechen und Verfahren zur Herstellung derselben
CN113555493B (zh) * 2021-07-20 2024-09-03 甬矽电子(宁波)股份有限公司 半导体封装结构和半导体封装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005539403A (ja) * 2002-09-17 2005-12-22 チップパック，インク． 積み重ねられたパッケージ間のワイヤボンド相互接続を有する半導体マルチパッケージモジュール
JP2012119688A (ja) * 2010-12-02 2012-06-21 Samsung Electronics Co Ltd 積層パッケージ構造物、パッケージオンパッケージ素子、およびパッケージオンパッケージ素子製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005539403A (ja) * 2002-09-17 2005-12-22 チップパック，インク． 積み重ねられたパッケージ間のワイヤボンド相互接続を有する半導体マルチパッケージモジュール
JP2012119688A (ja) * 2010-12-02 2012-06-21 Samsung Electronics Co Ltd 積層パッケージ構造物、パッケージオンパッケージ素子、およびパッケージオンパッケージ素子製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190003331A (ko) * 2017-06-30 2019-01-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 누화 감소용 차폐 구조체를 갖는 반도체 디바이스
KR102145467B1 (ko) 2017-06-30 2020-08-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 누화 감소용 차폐 구조체를 갖는 반도체 디바이스
US10896879B2 (en) 2018-03-14 2021-01-19 Samsung Electronics Co., Ltd. Semiconductor package having reflective layer with selective transmittance

Also Published As

Publication number Publication date
KR20150047167A (ko) 2015-05-04

Similar Documents

Publication Publication Date Title
KR101563910B1 (ko) 반도체 패키지 및 이의 제조 방법
US7851894B1 (en) System and method for shielding of package on package (PoP) assemblies
US8012868B1 (en) Semiconductor device having EMI shielding and method therefor
CN103400825B (zh) 半导体封装件及其制造方法
TWI523158B (zh) 雙面封裝結構及應用其之無線通訊系統
US8129824B1 (en) Shielding for a semiconductor package
US8772088B2 (en) Method of manufacturing high frequency module and high frequency module
US11239179B2 (en) Semiconductor package and fabrication method thereof
US20150155240A1 (en) Method for fabricating emi shielding package structure
KR101332332B1 (ko) 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 방법
KR101046250B1 (ko) 반도체 패키지의 전자파 차폐장치
KR102270465B1 (ko) 인-패키지 구획 차폐를 갖는 반도체 패키지 및 그 제조 방법
KR20140023112A (ko) 반도체 패키지를 포함하는 전자 장치 및 그 제조 방법
JP6931694B2 (ja) パッケージ内コンパートメントシールドを備える半導体パッケージ及びその製造方法
TW201340261A (zh) 半導體裝置及其製造方法
CN106449440A (zh) 一种具有电磁屏蔽功能的封装结构的制造方法
CN105321908A (zh) 半导体器件及半导体器件的制造方法
KR20110020548A (ko) 반도체 패키지 및 그의 제조방법
KR20140083084A (ko) 전자파 차폐층을 갖는 반도체 패키지 및 그 제조방법
TW201505535A (zh) 電子封裝模組及其製造方法
KR20180101832A (ko) 전자 소자 모듈 및 그 제조 방법
CN102446870A (zh) 具有静电放电及防电磁波干扰的封装件
KR102237783B1 (ko) 반도체 패키지 및 그것의 제조 방법
KR101478510B1 (ko) 반도체 패키지 제조 방법
CN103400826B (zh) 半导体封装及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20131024

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20150128

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20150925

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20151022

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20151023

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20181015

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20181015

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20191008

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20191008

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20201019

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20211019

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20221020

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20241002

Start annual number: 10

End annual number: 10