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KR101068340B1 - 집적 회로 및 반도체 메모리 장치 - Google Patents

집적 회로 및 반도체 메모리 장치 Download PDF

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KR101068340B1
KR101068340B1 KR1020100050431A KR20100050431A KR101068340B1 KR 101068340 B1 KR101068340 B1 KR 101068340B1 KR 1020100050431 A KR1020100050431 A KR 1020100050431A KR 20100050431 A KR20100050431 A KR 20100050431A KR 101068340 B1 KR101068340 B1 KR 101068340B1
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KR
South Korea
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circuit
signal
amplifying
amplifier
voltage
Prior art date
Application number
KR1020100050431A
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English (en)
Inventor
송근수
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주식회사 하이닉스반도체
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Publication date
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Priority to US12/834,744 priority patent/US8213250B2/en
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Abstract

본 발명은 복수의 단위 셀을 포함하는 셀 어레이, 복수의 단위 셀 중 적어도 하나 이상의 단위 셀로부터 입력되는 신호를 증폭하는 제 1 증폭 회로, 선택 신호에 따라 제 1 증폭 회로에 신호를 전달하는 신호 전달부, 제 1 증폭 회로의 증폭 동작을 제어하는 제 1 증폭 제어 신호를 출력하는 제 1 증폭 제어 회로, 제 1 증폭 회로의 출력 신호를 증폭하는 제 2 증폭 회로, 제 2 증폭 회로의 증폭 동작을 제어하는 제 2 증폭 제어 신호를 출력하는 제 2 증폭 제어 회로, 및 제 1 증폭 회로 및 제 2 증폭 회로가 증폭 동작을 수행하기 전에 전압 조정 신호에 따라 제 1 증폭 회로의 내부 전압을 조정하는 전압 조정 회로를 포함하는 반도체 메모리 장치를 제공한다.

Description

집적 회로 및 반도체 메모리 장치 {INTEGRATED CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 집적 회로 및 반도체 메모리 장치에 대한 것이다.
반도체 메모리 장치에는 다양한 종류의 집적 회로가 사용되는데, 그 중 증폭 회로는 입력되는 신호를 증폭하여 출력하는 회로이다.
이러한 증폭 회로는 증폭되는 비율을 높이는 것도 중요하지만, 반도체 메모리 장치와 같이 작은 신호를 증폭하는 증폭 회로의 경우에는 증폭되는 비율보다는 입력되는 신호의 마진을 정확하게 제어하는 것이 훨씬 중요하다.
예를 들어, 차동 증폭 회로에서 입력되는 신호 사이에 20mV의 입력 마진이 필요한데, 노이즈가 발생하여 입력 신호의 차이가 10mV에 불과하다면 증폭 동작이 시작되지 못하기 때문에 반도체 메모리 장치 전체가 오동작하게 되는 문제점이 있다.
본 발명은 위의 문제점을 해결하기 위하여, 전압 조정 회로를 사용하여 증폭 회로의 내부 전압을 조정함으로써 증폭 회로의 입력 신호에 발생하는 노이즈를 방지하는 집적 회로 및 반도체 메모리 장치에 대한 것이다.
본 발명은 복수의 단위 셀을 포함하는 셀 어레이, 복수의 단위 셀 중 하나의 단위 셀로부터 비트라인 쌍을 통해 입력되는 전류를 증폭하는 제 1 증폭 회로, 선택 신호에 따라 셀 어레이로부터 상기 제 1 증폭 회로로 입력되는 전류를 스위칭하는 신호 전달부, 제 1 증폭 회로의 증폭 동작을 제어하는 제 1 증폭 제어 신호를 출력하는 제 1 증폭 제어 회로, 제 1 증폭 회로의 출력 신호를 증폭하는 제 2 증폭 회로, 제 2 증폭 회로의 증폭 동작을 제어하는 제 2 증폭 제어 신호를 출력하는 제 2 증폭 제어 회로, 및
제 1 증폭 회로 및 제 2 증폭 회로가 증폭 동작을 수행하기 전에 전압 조정 신호에 따라 제 1 증폭 회로의 내부 전압을 조정하는 전압 조정 회로를 포함하는 반도체 메모리 장치를 제공한다.
본 발명은 증폭 동작을 수행하기 전에 전압 조정 회로가 증폭 회로 내부 전압을 조정함으로써, 증폭 동작이 시작될 때 증폭 회로에 입력되는 신호에 노이즈가 발생하지 않도록 한다. 그 결과 입력 신호의 마진을 정확하게 제어할 수 있게 되므로 증폭 회로의 오동작을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 집적 회로의 다이어그램이다.
도 2는 본 발명의 실시예에 따른 집적 회로의 동작 타이밍을 나타낸다.
도 3은 본 발명의 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치의 다이어그램이다.
도 4는 본 발명의 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치의 동작 타이밍을 나타낸다.
도 5는 본 발명의 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치를 구현한 회로도를 나타낸다.
도 6은 본 발명의 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치를 구현한 다른 회로도를 나타낸다.
도 7은 본 발명의 실시예에 따른 집적 회로가 적용된 다른 반도체 메모리 장치의 다이어그램이다.
도 8은 본 발명의 다른 실시예에 따른 집적 회로의 다이어그램이다.
도 9은 본 발명의 다른 실시예에 따른 집적 회로의 동작 타이밍을 나타낸다.
도 10는 본 발명의 다른 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치의 다이어그램이다.
도 11은 본 발명의 다른 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치의 동작 타이밍을 나타낸다.
도 12은 본 발명의 다른 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치를 구현한 회로도를 나타낸다.
도 13는 본 발명의 다른 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치를 구현한 다른 회로도를 나타낸다.
도 14는 본 발명의 다른 실시예에 따른 집적 회로가 적용된 다른 반도체 메모리 장치의 다이어그램이다.
도 1은 본 발명의 실시예에 따른 집적 회로의 다이어그램을 나타낸다.
도 1을 참고하면, 본 발명의 실시예에 따른 집적 회로(10)는 증폭 회로(110), 전압 조정 회로(120) 및 증폭 제어 회로(130)를 포함한다.
증폭 회로(110)는 입력되는 신호 IN,INB를 증폭하여 출력 신호 OUT,OUTB를 생성하는 역할을 한다.
전압 조정 회로(120)는 증폭 회로(110) 내부의 전압 레벨을 조정하는 역할을 한다. 전압 조정 회로(120)는 전압 조정 신호를 출력하여 증폭 회로(110) 내부의 전압 레벨을 조정한다.
증폭 제어 회로(130)는 증폭 회로(110)의 증폭 동작을 제어하는 역할을 한다. 증폭 제어 회로(130)가 증폭 제어 신호를 활성화시켜 출력하면 증폭 회로(110)가 증폭 동작을 수행하도록 하고, 증폭 제어 신호를 비활성화시켜 출력하면 증폭 회로(110)가 증폭 동작을 중단하도록 한다.
도 2는 본 발명의 실시예에 따른 집적 회로의 동작 타이밍을 나타낸다.
도 2를 참고하면, 전압 조정 회로(120)는 증폭 제어 신호가 비활성화되는 제 1 구간 T1에서 제 3 구간 T3 동안 전압 조정 신호를 활성화시킨다. 그 결과 증폭 회로(110)가 증폭 동작을 수행하기 전에, 증폭 회로(100)의 내부 전압을 특정 전압 레벨로 조정할 수 있게 된다. 이 경우 제 3 구간 T3은 제 1 구간 T1에 포함되는 구간으로서, 활성화되는 구간의 길이는 사용자의 설정에 따라 변경될 수 있다.
제 3 구간 T3 동안 전압 조정 회로(120)가 증폭 회로(110) 내부의 전압 레벨을 조정하고 나면, 증폭 제어 회로(130)는 증폭 제어 신호를 활성화시켜 출력한다. 그 결과 증폭 회로(110)는 제 2 구간 T2 동안 증폭 동작을 수행하여 출력 신호 OUT,OUTB를 출력한다.
도 3은 본 발명의 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치를 나타낸다. 구체적으로, 도 3은 도 1에 도시된 집적 회로를 센스 앰프로 사용하는 반도체 메모리 장치를 나타낸다.
도 3을 참고하면, 본 발명의 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치는 집적 회로(10), 셀 어레이(30), 신호 전달부(40)를 포함한다. 위와 마찬가지로, 집적 회로(10)는 증폭 회로(110), 전압 조정 회로(120) 및 증폭 제어 회로(130)를 포함한다. 집적 회로(10)의 동작은 도 1에 대한 설명에서 자세하게 설명하였으므로, 아래에서는 나머지 구성요소와 반도체 메모리 장치의 동작 원리에 대해서 설명한다.
셀 어레이(30)는 복수의 단위 셀을 포함한다. 각각의 단위 셀은 기억 소자를 포함하는데, 기억 소자로는 커패시터, 자기 저항 소자, 상 변화 저항 소자, 강유전체 소자 등을 사용할 수 있다. 본 발명의 실시예에 따른 집적 회로는 기억 소자의 종류에 관계없이, 단위 셀에 포함된 기억 소자로부터 흘러나오는 전류를 증폭하는 모든 반도체 메모리 장치에 적용 가능하다.
신호 전달부(40)는 셀 어레이(30)로부터 비트라인 쌍 BL,BLB을 통해 흘러나오는 전류를 증폭 회로(110)에 전달하는 역할을 한다. 신호 전달부(40)는 선택 신호가 활성화되면 비트라인 쌍 BL,BLB을 통해 흘러나오는 전류를 증폭 회로(110)에 전달하고, 선택 신호가 비활성화되면 비트라인 쌍 BL,BLB을 통해 흘러나오는 전류를 증폭 회로(110)에 전달하지 않는다.
신호 전달부(40)는 스위칭 소자를 포함하는데, 스위칭 소자로는 MOS 트랜지스터, 바이폴라 정션 트랜지스터 등을 사용할 수 있고, 스위칭 소자의 종류는 한정되지 않는다.
도 4는 본 발명의 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치의 동작 타이밍을 나타낸다.
도 4에서, 본 발명의 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치의 읽기 동작이 시작되기 전에는 비트라인 쌍 BL,BLB의 전압 레벨이 동일하게 유지된다(예를 들면, 0V 또는 프리차지 전압 레벨 등으로 설정됨).
셀 어레이(30)에 포함된 특정 단위 셀에 대하여 읽기 동작이 시작되면, 비트라인 쌍 BL,BLB을 통해 전류가 흘러나오기 시작한다. 하지만 선택 신호가 비활성화되는 제 1 구간 T1 동안은 신호 전달부(40)에 의하여 비트라인 쌍 BL,BLB을 통해 흘러나오는 전류가 증폭 회로(110)에 전달되지 못한다.
한편 선택 신호가 활성화되는 제 2 구간 T2이 되면 셀 어레이(30)로부터 비트라인 쌍 BL,BLB을 통해 흘러나온 전류가 증폭 회로(110)에 입력된다. 즉 증폭 회로(110)의 입력 신호 IN,INB는 신호 전달부(40)에 의하여 전류 공급이 차단될 때에는 전압 레벨이 동일하게 유지되다가, 신호 전달부(40)가 스위칭되어 전류가 공급되기 시작하면 전압 레벨이 차이를 내며 벌어지기 시작한다. 반대로 신호 전달부(40)가 스위칭되어 전류 공급이 다시 차단되면 입력 신호 IN,INB의 전압 레벨이 다시 동일하게 유지된다.
위에서 살펴본 것처럼, 본 발명의 실시예에 따른 집적 회로(10)는 선택 신호 및 증폭 제어 신호가 비활성화되어 있는 제 1 구간 T1에서 전압 조정 신호가 활성화되는 제 3 구간 T3 동안 전압 조정 회로(120)가 증폭 회로(110) 내부의 전압 레벨을 특정 전압 레벨로 조정한다. 예를 들어, 전압 조정 회로(120)는 전압 조정 신호에 따라 증폭 회로(110)의 내부 전압 레벨을 모두 접지 전압 레벨로 조정할 수 있다. 그 결과 증폭 회로(110) 내부에 의도하지 않은 내부 전압이 발생하여 입력 신호 IN,INB의 전압 레벨에 노이즈가 발생하는 것을 막을 수 있다.
구체적으로, 전압 조정 신호를 사용하지 않을 경우에는 증폭 회로(110) 내부의 기생 커패시턴스에 의해 발생하는 노이즈 등에 의하여 입력 신호 IN,INB의 전압 레벨이 동일하게 유지되지 못할 수 있다. 증폭 회로(110)는 입력 신호 IN,INB의 전압 레벨이 정확하게 제어되어야 증폭 동작이 정확하게 이루어지는데, 노이즈가 발생하면 원하지 않는 증폭 동작을 수행하거나 또는 증폭 동작이 일어나야 하는데 증폭 동작이 수행되지 않는 경우가 발생하게 된다.
그런데 증폭 동작이 수행되기 이전에 전압 조정 회로(120)가 증폭 회로(110)의 전압을 정확하게 조정해 놓을 경우, 입력 신호 IN,INB의 마진을 정확하게 제어할 수 있기 때문에 증폭 회로(110)는 정확한 증폭 동작을 수행할 수 있게 된다.
위에서 전압 조정 신호가 활성화되는 제 3 구간 T3은 제 1 구간 T1에 포함되는 것이 바람직하고, 제 3 구간 T3의 활성화되는 구간의 길이는 사용자의 설정에 따라 변경될 수 있다.
제 3 구간 T3 동안 전압 조정 신호에 따라 전압 조정 회로(120)가 증폭 회로(110) 내부의 전압 레벨을 조정하고 나면, 증폭 회로(110)는 증폭 제어 신호가 활성화되는 제 2 구간 T2 동안 입력되는 입력 신호 IN,INB의 차이를 증폭하여 출력 신호 OUT,OUTB를 출력한다.
도 5는 본 발명의 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치를 구현한 회로도를 나타낸다.
도 5를 참고하면, 본 발명의 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치는 집적 회로(10), 셀 어레이(30) 및 신호 전달부(40)를 포함한다.
도 5에 도시된 반도체 메모리 장치는 기본적인 회로의 구조는 도 3에 도시된 반도체 메모리 장치와 동일하므로, 아래에서는 집적 회로(10)의 내부 회로에 대해서만 구체적으로 살펴본다.
집적 회로(10)는 증폭부(111), 조정 전압 공급부(121) 및 증폭 활성화부(131)를 포함한다.
증폭부(111)는 제 1 증폭부(1111) 및 제 2 증폭부(1112)를 포함한다.
제 1 증폭부(1111) 및 제 2 증폭부(1112)는 각각 입력 신호 IN,INB를 입력받고, 입력 신호 IN,INB의 차이를 증폭한다.
구체적으로, 제 1 증폭부(1111)는 입력 신호 IN,INB의 차이를 증폭하여 출력 신호 OUT를 생성하고, 제 2 증폭부(1112)는 입력 신호 IN,INB의 차이를 증폭하여 출력 신호 OUTB를 생성한다. 출력 신호 OUT,OUTB의 전압 레벨은 제 1 증폭부(1111) 및 제 2 증폭부(1112)에 포함된 각 트랜지스터들의 특성에 따라 결정된다.
구체적으로, 제 1 증폭부(1111)에서 PMOS 트랜지스터 P1,P2는 부하로서 동작하고, NMOS 트랜지스터 N1,N2는 입력 신호 IN,INB의 전압 레벨에 따라 통과하는 전류의 양을 조절하여 출력 신호 OUT의 전압 레벨을 결정한다.
예를 들어, PMOS 트랜지스터 P2의 부하가 크고 NMOS 트랜지스터 N2를 통과하는 전류의 크기가 크다면, 부하인 PMOS 트랜지스터 P2에 유도되는 전압이 커지기 때문에 상대적으로 출력 신호 OUT의 전압 레벨이 낮아지게 된다.
반대로 PMOS 트랜지스터 P2의 부하가 작고 NMOS 트랜지스터 N2를 통과하는 전류의 크기가 작다면, 부하인 PMOS 트랜지스터 P2에 유도되는 전압이 작아지기 때문에 상대적으로 출력 신호 OUT의 전압 레벨이 높아지게 된다.
제 1 증폭부(1111)와 마찬가지로 제 2 증폭부(1112)에서도 PMOS 트랜지스터 P3,P4는 부하로서 동작하고, NMOS 트랜지스터 N3,N4는 입력 신호 IN,INB의 전압 레벨에 따라 통과하는 전류의 양을 조절하여 출력 신호 OUTB의 전압 레벨을 결정한다.
예를 들어, PMOS 트랜지스터 P4의 부하가 크고 NMOS 트랜지스터 N4를 통과하는 전류의 크기가 크다면, 부하인 PMOS 트랜지스터 P4에 유도되는 전압이 커지기 때문에 상대적으로 출력 신호 OUTB의 전압 레벨이 낮아지게 된다.
반대로 PMOS 트랜지스터 P4의 부하가 작고 NMOS 트랜지스터 N4를 통과하는 전류의 크기가 작다면, 부하인 PMOS 트랜지스터 P4에 유도되는 전압이 작아지기 때문에 상대적으로 출력 신호 OUTB의 전압 레벨이 높아지게 된다.
조정 전압 공급부(121)는 조정 전압 공급 단자와 증폭부(111) 내부의 노드 T1,T2 사이에 연결되고, 전압 조정 신호에 따라 스위칭 동작을 수행한다. 도 5에 도시된 것처럼, 조정 전압 공급부(121)는 제 1 증폭부(1111)와 접지 단자를 연결하는 제 1 조정 전압 공급부인 NMOS 트랜지스터 N5 및 제 2 증폭부(1112)와 접지 단자를 연결하는 제 2 조정 전압 공급부인 NMOS 트랜지스터 N6을 포함한다.
이 경우 NMOS 트랜지스터 N5,N6는 게이트 단자로 전압 조정 신호가 입력되고, 드레인 단자가 노드 T1,T2에 연결되며, 소스 단자가 접지 단자에 연결된다.
조정 전압 공급부(121)는 선택 신호가 활성화되기 이전, 즉 셀 어레이(30)로부터 비트라인 쌍 BL,BLB을 통해 전류가 증폭부(111)로 입력되기 이전에 활성화되는 전압 조정 신호에 의해 노드 T1,T2의 전압 레벨을 각각 제 1 레벨 VA 및 제 2 레벨 VB로 조정한다.
예를 들어, 제 1 레벨 VA 및 제 2 레벨 VB는 접지 전압 레벨로 설정될 수 있다. 이 경우 노드 T1,T2에 축적된 전하량이 0(C)이 되기 때문에, 노드 T1,T2와 입력 신호 IN,INB 단자 사이에 발생할 수 있는 기생 커패시턴스에 의한 노이즈를 원천적으로 방지할 수 있다.
증폭 활성화부(131)는 접지 단자와 증폭부(111) 내부의 노드 T1,T2 사이에 연결되고, 증폭 제어 신호에 따라 스위칭 동작을 수행한다. 도 5에 도시된 것처럼, 증폭 활성화부(131)는 제 1 증폭부(1111)와 접지 단자를 연결하는 NMOS 트랜지스터 N7 및 제 2 증폭부(1112)와 접지 단자를 연결하는 NMOS 트랜지스터 N8을 포함한다.
이 경우 NMOS 트랜지스터 N7,N8는 게이트 단자로 전압 조정 신호가 입력되고, 드레인 단자가 노드 T1,T2에 연결되며, 소스 단자가 접지 단자에 연결된다.
증폭 활성화부(131)는 선택 신호가 활성화된 이후에 증폭 제어 신호가 활성화되면, 노드 T1,T2와 접지 단자를 연결하여 증폭부(111)가 증폭 동작을 수행할 수 있도록 한다. 즉 증폭 활성화부(131)의 NMOS 트랜지스터 N7,N8이 턴 오프된 상태에서는 증폭부(111)에 전류가 흐를 수 없기 때문에 입력 신호 IN,INB에 차이가 발생하더라도, 이러한 차이를 증폭할 수 없지만, 턴 온된 상태에서는 증폭부(111)에 전류가 흐르게 되므로 증폭 동작을 수행할 수 있게 된다.
도 6은 본 발명의 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치를 구현한 다른 회로도를 나타낸다.
도 6에 도시된 반도체 메모리 장치는 기본적인 회로의 구조와 동작 원리는 도 5에 도시된 반도체 메모리 장치와 동일하므로, 아래에서는 조정 전압 공급부(122) 및 증폭 활성화부(132)에 대해서만 구체적으로 살펴본다.
조정 전압 공급부(122)는 접지 단자와 증폭부(111) 내부의 노드 T1,T2 사이에 연결되고, 전압 조정 신호에 따라 스위칭 동작을 수행한다. 도 6에 도시된 것처럼, 조정 전압 공급부(122)는 제 1 증폭부(1111) 및 제 2 증폭부(1112)와 조정 전압 공급 단자를 연결하는 NMOS 트랜지스터 N9를 포함한다. 이 경우 조정 전압 공급 단자를 통해 제 3 레벨 VC의 조정 전압이 제 1 증폭부(1111) 및 제 2 증폭부(1112)에 공급된다.
조정 전압 공급부(122)는 도 5에 도시된 조정 전압 공급부(121)와 달리 하나의 NMOS 트랜지스터 N9가 노드 T1,T2와 동시에 연결된다. 그 결과 반도체 메모리 장치 내부 면적을 효율적으로 활용할 수 있다는 장점이 있다.
반면 도 5에 도시된 조정 전압 공급부(121)는 2개의 트랜지스터를 사용하여 전압을 조정하기 때문에 전압 조정 속도를 빠르게 할 수 있다는 장점이 있다.
한편 증폭 활성화부(132)는 접지 단자와 증폭부(111) 내부의 노드 T1,T2 사이에 연결되고, 증폭 제어 신호에 따라 스위칭 동작을 수행한다. 도 6에 도시된 것처럼, 증폭 활성화부(132)는 제 1 증폭부(1111) 및 제 2 증폭부(1112)와 접지 단자를 연결하는 NMOS 트랜지스터 N10을 포함한다.
즉 증폭 활성화부(132)는 도 5에 도시된 증폭 활성화부(131)와 달리 하나의 NMOS 트랜지스터 N10가 노드 T1,T2와 동시에 연결된다. 그 결과 반도체 메모리 장치 내부 면적을 효율적으로 활용할 수 있다는 장점이 있다.
반면 도 5에 도시된 증폭 활성화부(131)는 2개의 트랜지스터를 사용하여 전압을 증폭하기 때문에 전압 증폭 속도를 빠르게 할 수 있다는 장점이 있다.
도 7은 본 발명의 실시예에 따른 집적 회로가 적용된 다른 반도체 메모리 장치의 다이어그램이다.
도 7을 참고하면, 본 발명의 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치는 도 3에 도시된 반도체 메모리 장치의 구성요소를 모두 포함하고, 비트라인 센스앰프(50)를 더 포함한다.
비트라인 센스앰프(50)는 셀 어레이(30)의 단위 셀에서 센싱된 데이터를 센싱한다. 비트라인 센스앰프(50)에서 센싱된 데이터는 제 1 신호 전달부(41) 및 제 2 신호 전달부(42)를 통해 센스앰프(10)로 전달된다.
제 1 신호 전달부(41) 및 제 2 신호 전달부(42)는 각각 제 1 선택 신호 및 제 2 선택 신호에 의해 센싱된 데이터를 선택적으로 통과시킨다.
예를 들어, 제 1 신호 전달부(41) 및 제 2 신호 전달부(42)는 스위칭 소자를 포함할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 집적 회로의 다이어그램을 나타낸다.
도 8을 참고하면, 본 발명의 실시예에 따른 집적 회로(20)는 제 1 증폭 회로(210), 전압 조정 회로(220), 제 1 증폭 제어 회로(230), 구동 회로(240), 제 2 증폭 회로(250) 및 제 2 증폭 제어 회로(260)를 포함한다.
제 1 증폭 회로(210)는 입력되는 신호 IN,INB를 증폭하여 출력 신호 D,DB를 생성하는 역할을 한다.
전압 조정 회로(220)는 제 1 증폭 회로(210) 내부의 전압 레벨을 조정하는 역할을 한다. 전압 조정 회로(120)는 전압 조정 신호를 출력하여 제 1 증폭 회로(210) 내부의 전압 레벨을 조정한다.
제 1 증폭 제어 회로(230)는 제 1 증폭 회로(210)의 증폭 동작을 제어하는 역할을 한다. 제 1 증폭 제어 회로(230)가 제 1 증폭 제어 신호를 활성화시켜 출력하면 제 1 증폭 회로(210)가 증폭 동작을 수행하도록 하고, 제 1 증폭 제어 신호를 비활성화시켜 출력하면 제 1 증폭 회로(210)가 증폭 동작을 중단하도록 한다.
구동 회로(240)는 제 1 증폭 회로(210)의 출력 신호 D,DB를 구동하여 제 2 증폭 회로(250)로 출력하는 역할을 한다.
구체적으로, 구동 회로(240)는 제 1 증폭 제어 신호가 활성화되어 제 1 증폭 회로(210)가 증폭 동작을 수행하는 동안은 비활성화되고, 제 1 증폭 제어 신호가 비활성화되어 제 1 증폭 회로(210)가 증폭 동작을 수행하기 전에 활성화되도록 설정된다. 이렇게 설정하는 이유는 본 발명의 다른 실시예에 따른 집적 회로와 같은 2단의 증폭 회로에서는 단계적으로 증폭이 이루어지므로, 제 1 증폭 회로(210)와 제 2 증폭 회로(250)가 항상 동시에 동작할 필요는 없기 때문이다.
따라서 1단계 증폭이 완료될 때까지는 구동 회로(240)를 비활성화시켜 제 2 증폭 회로(250)의 입력단으로 입력되는 신호를 구동하지 않다가, 1단계 증폭이 완료되는 시점에 구동 회로(240)를 활성화시켜 제 2 증폭 회로(250)로 입력되는 신호를 구동함으로써 증폭 회로(210,250)의 소비 전력을 최소화할 수 있게 된다.
제 2 증폭 회로(250)는 구동 회로(240)에서 구동되어 입력되는 신호를 증폭하여 출력 신호 OUT,OUTB를 생성하는 역할을 한다.
제 2 증폭 제어 회로(260)는 제 2 증폭 회로(250)의 증폭 동작을 제어하는 역할을 한다. 제 2 증폭 제어 회로(260)가 제 2 증폭 제어 신호를 활성화시켜 출력하면 제 2 증폭 회로(250)가 증폭 동작을 수행하도록 하고, 제 2 증폭 제어 신호를 비활성화시켜 출력하면 제 2 증폭 회로(250)가 증폭 동작을 중단하도록 한다.
도 9은 본 발명의 다른 실시예에 따른 집적 회로의 동작 타이밍을 나타낸다.
도 9을 참고하면, 전압 조정 회로(220)는 제 1 증폭 제어 신호 및 제 2 증폭 제어 신호가 비활성화되는 제 1 구간 T1에서 제 3 구간 T3 동안 전압 조정 신호를 활성화시킨다. 그 결과 제 1 증폭 회로(210)가 증폭 동작을 수행하기 전에, 제 1 증폭 회로(210)의 내부 전압을 특정 전압 레벨로 조정할 수 있게 된다. 이 경우 제 3 구간 T3은 제 1 구간 T1에 포함되는 구간으로서, 활성화되는 구간의 길이는 사용자의 설정에 따라 변경될 수 있다.
제 2 구간 T2에서 제 1 증폭 제어 신호가 활성화되면 제 1 증폭 회로(210)가 증폭 동작을 수행하기 시작한다. 제 1 증폭 제어 신호는 제 2 구간 T2이 시작되면 활성화되었다가 제 2 구간 T2 중간에 비활성화되고, 제 2 증폭 제어 신호는 제 2 구간 T2 중간에 활성화되었다가 제 2 구간 T2이 끝날 때 비활성화된다. 제 1 증폭 제어 신호와 제 2 증폭 신호는 구간 M 동안은 동시에 활성화되는데, 구간 M의 크기는 사용자의 설정에 따라 변경 가능하다.
도 10는 본 발명의 다른 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치를 나타낸다. 구체적으로, 도 10는 도 8에 도시된 집적 회로를 센스 앰프로 사용하는 반도체 메모리 장치를 나타낸다.
도 10를 참고하면, 본 발명의 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치는 집적 회로(20), 셀 어레이(30), 신호 전달부(40)를 포함한다. 위와 마찬가지로, 집적 회로(20)는 제 1 증폭 회로(210), 전압 조정 회로(220), 제 1 증폭 제어 회로(230), 구동 회로(240), 제 2 증폭 회로(250) 및 제 2 증폭 제어 회로(260)를 포함한다. 집적 회로(20)의 동작은 도 8과 도 9에 대한 설명에서 자세하게 설명하였으므로, 아래에서는 나머지 구성요소와 반도체 메모리 장치의 동작 원리에 대해서 설명한다.
셀 어레이(30)는 복수의 단위 셀을 포함한다. 각각의 단위 셀은 기억 소자를 포함하는데, 기억 소자로는 커패시터, 자기 저항 소자, 상 변화 저항 소자, 강유전체 소자 등을 사용할 수 있다. 본 발명의 다른 실시예에 따른 집적 회로는 기억 소자의 종류에 관계없이, 단위 셀에 포함된 기억 소자로부터 흘러나오는 전류를 증폭하는 모든 반도체 메모리 장치에 적용 가능하다.
신호 전달부(40)는 셀 어레이(30)로부터 비트라인 쌍 BL,BLB을 통해 흘러나오는 전류를 제 1 증폭 회로(210)에 전달하는 역할을 한다. 신호 전달부(40)는 선택 신호가 활성화되면 비트라인 쌍 BL,BLB을 통해 흘러나오는 전류를 제 1 증폭 회로(210)에 전달하고, 선택 신호가 비활성화되면 비트라인 쌍 BL,BLB을 통해 흘러나오는 전류를 제 1 증폭 회로(210)에 전달하지 않는다.
신호 전달부(40)는 스위칭 소자를 포함하는데, 스위칭 소자로는 MOS 트랜지스터, 바이폴라 정션 트랜지스터 등을 사용할 수 있고, 스위칭 소자의 종류는 한정되지 않는다.
도 11은 본 발명의 다른 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치의 동작 타이밍을 나타낸다.
도 11에서, 본 발명의 다른 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치의 읽기 동작이 시작되기 전에는 비트라인 쌍 BL,BLB의 전압 레벨이 동일하게 유지된다(예를 들면, 0V 또는 프리차지 전압 레벨 등으로 설정됨).
셀 어레이(30)에 포함된 특정 단위 셀에 대하여 읽기 동작이 시작되면, 비트라인 쌍 BL,BLB을 통해 전류가 흘러나오기 시작한다. 하지만 선택 신호가 비활성화되는 제 1 구간 T1 동안은 신호 전달부(40)에 의하여 비트라인 쌍 BL,BLB을 통해 흘러나오는 전류가 제 1 증폭 회로(210)에 전달되지 못한다.
한편 선택 신호가 활성화되는 제 2 구간 T2이 되면 셀 어레이(30)로부터 비트라인 쌍 BL,BLB을 통해 흘러나온 전류가 제 1 증폭 회로(210)에 입력된다. 즉 제 1 증폭 회로(210)의 입력 신호 IN,INB는 신호 전달부(40)에 의하여 전류 공급이 차단될 때에는 전압 레벨이 동일하게 유지되다가, 신호 전달부(40)가 스위칭되어 전류가 공급되기 시작하면 전압 레벨이 차이를 내며 벌어지기 시작한다. 반대로 신호 전달부(40)가 스위칭되어 전류 공급이 다시 차단되면 입력 신호 IN,INB의 전압 레벨이 다시 동일하게 유지된다.
위에서 살펴본 것처럼, 본 발명의 다른 실시예에 따른 집적 회로(20)는 증폭 제어 신호가 비활성화되어 있는 제 1 구간 T1에서 전압 조정 신호가 활성화되는 제 3 구간 T3 동안 전압 조정 회로(220)가 제 1 증폭 회로(210) 내부의 전압 레벨을 특정 전압 레벨로 조정한다. 예를 들어, 전압 조정 회로(220)는 전압 조정 신호에 따라 제 1 증폭 회로(210)의 내부 전압 레벨을 모두 접지 전압 레벨로 조정할 수 있다. 그 결과 제 1 증폭 회로(210) 내부에 의도하지 않은 내부 전압이 발생하여 입력 신호 IN,INB의 전압 레벨에 노이즈가 발생하는 것을 막을 수 있다.
구체적으로, 전압 조정 신호를 사용하지 않을 경우에는 제 1 증폭 회로(210) 내부의 기생 커패시턴스에 의해 발생하는 노이즈 등에 의하여 입력 신호 IN,INB의 전압 레벨이 동일하게 유지되지 못할 수 있다. 제 1 증폭 회로(210)는 입력 신호 IN,INB의 전압 레벨이 정확하게 제어되어야 증폭 동작이 정확하게 이루어지는데, 노이즈가 발생하면 원하지 않는 증폭 동작을 수행하거나 또는 증폭 동작이 일어나야 하는데 증폭 동작이 수행되지 않는 경우가 발생하게 된다.
그런데 증폭 동작이 수행되기 이전에 전압 조정 회로(220)가 제 1 증폭 회로(210)의 전압을 정확하게 조정해 놓을 경우, 입력 신호 IN,INB의 마진을 정확하게 제어할 수 있기 때문에 제 1 증폭 회로(210)는 정확한 증폭 동작을 수행할 수 있게 된다.
위에서 전압 조정 신호가 활성화되는 제 3 구간 T3은 제 1 구간 T1에 포함되는 것이 바람직하다. 이 경우 제 3 구간 T3의 활성화되는 구간의 길이는 사용자의 설정에 따라 변경될 수 있다.
제 3 구간 T3 동안 전압 조정 신호에 따라 전압 조정 회로(220)가 제 1 증폭 회로(210) 내부의 전압 레벨을 조정하고 나면, 제 1 증폭 회로(210)는 제 1 증폭 제어 신호에 따라 입력 신호 IN,INB의 차이를 증폭하여 출력 신호 D,DB를 출력하고, 제 2 증폭 회로(250)는 제 2 증폭 제어 신호에 따라 출력 신호 D,DB를 구동 회로(240)가 구동한 신호의 차이를 증폭하여 출력 신호 OUT,OUTB를 출력한다.
위에서 살펴본 것처럼, 제 1 증폭 제어 신호와 제 2 증폭 제어 신호는 순차적으로 활성화되고, 구간 M 동안 활성화되는 영역을 공유한다. 활성화되는 영역을 공유하는 이유는 제 1 증폭 제어 신호에 의하여 제 1 증폭 회로(210)가 증폭 동작을 수행하고, 이어서 제 2 증폭 제어 신호에 의하여 제 2 증폭 회로(250)가 증폭 동작을 수행하는데, 활성화되는 영역을 공유하지 않는 경우 증폭 동작이 중간에 끊기게 될 수 있기 때문이다.
도 12은 본 발명의 다른 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치를 구현한 회로도를 나타낸다.
도 12을 참고하면, 본 발명의 다른 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치는 집적 회로(20), 셀 어레이(30) 및 신호 전달부(40)를 포함한다.
도 12에 도시된 반도체 메모리 장치는 기본적인 회로의 구조는 도 10에 도시된 반도체 메모리 장치와 동일하므로, 아래에서는 집적 회로(20)의 내부 회로에 대해서만 구체적으로 살펴본다.
집적 회로(20)는 증폭부(211), 조정 전압 공급부(221) 및 증폭 활성화부(231)를 포함한다.
증폭부(211)는 제 1 증폭부(2111) 및 제 2 증폭부(2112)를 포함한다.
제 1 증폭부(2111) 및 제 2 증폭부(2112)는 각각 입력 신호 IN,INB를 입력받고, 입력 신호 IN,INB의 차이를 증폭한다.
구체적으로, 제 1 증폭부(2111)는 입력 신호 IN,INB의 차이를 증폭하여 출력 신호 D를 생성하고, 제 2 증폭부(2112)는 입력 신호 IN,INB의 차이를 증폭하여 출력 신호 DB를 생성한다. 출력 신호 OUT,OUTB의 전압 레벨은 제 1 증폭부(2111) 및 제 2 증폭부(2112)에 포함된 각 트랜지스터들의 특성에 따라 결정된다.
구체적으로, 제 1 증폭부(2111)에서 PMOS 트랜지스터 P1,P2는 부하로서 동작하고, NMOS 트랜지스터 N1,N2는 입력 신호 IN,INB의 전압 레벨에 따라 통과하는 전류의 양을 조절하여 출력 신호 D의 전압 레벨을 결정한다.
예를 들어, PMOS 트랜지스터 P2의 부하가 크고 NMOS 트랜지스터 N2를 통과하는 전류의 크기가 크다면, 부하인 PMOS 트랜지스터 P2에 유도되는 전압이 커지기 때문에 상대적으로 출력 신호 D의 전압 레벨이 낮아지게 된다.
반대로 PMOS 트랜지스터 P2의 부하가 작고 NMOS 트랜지스터 N2를 통과하는 전류의 크기가 작다면, 부하인 PMOS 트랜지스터 P2에 유도되는 전압이 작아지기 때문에 상대적으로 출력 신호 D의 전압 레벨이 높아지게 된다.
제 1 증폭부(2111)와 마찬가지로 제 2 증폭부(2112)에서도 PMOS 트랜지스터 P3,P4는 부하로서 동작하고, NMOS 트랜지스터 N3,N4는 입력 신호 IN,INB의 전압 레벨에 따라 통과하는 전류의 양을 조절하여 출력 신호 DB의 전압 레벨을 결정한다.
예를 들어, PMOS 트랜지스터 P4의 부하가 크고 NMOS 트랜지스터 N4를 통과하는 전류의 크기가 크다면, 부하인 PMOS 트랜지스터 P4에 유도되는 전압이 커지기 때문에 상대적으로 출력 신호 DB의 전압 레벨이 낮아지게 된다.
반대로 PMOS 트랜지스터 P4의 부하가 작고 NMOS 트랜지스터 N4를 통과하는 전류의 크기가 작다면, 부하인 PMOS 트랜지스터 P4에 유도되는 전압이 작아지기 때문에 상대적으로 출력 신호 DB의 전압 레벨이 높아지게 된다.
조정 전압 공급부(221)는 조정 전압 공급 단자와 증폭부(211) 내부의 노드 T3,T4 사이에 연결되고, 전압 조정 신호에 따라 스위칭 동작을 수행한다. 도 12에 도시된 것처럼, 조정 전압 공급부(221)는 제 1 증폭부(2111)와 접지 단자를 연결하는 제 1 조정 전압 공급부인 NMOS 트랜지스터 N11 및 제 2 증폭부(2112)와 접지 단자를 연결하는 제 2 조정 전압 공급부인 NMOS 트랜지스터 N12을 포함한다.
이 경우 NMOS 트랜지스터 N11,N12는 게이트 단자로 전압 조정 신호가 입력되고, 드레인 단자가 노드 T3,T4에 연결되며, 소스 단자가 접지 단자에 연결된다.
조정 전압 공급부(221)는 선택 신호가 활성화되기 이전, 즉 셀 어레이(30)로부터 비트라인 쌍 BL,BLB을 통해 전류가 증폭부(211)로 입력되기 이전에 활성화되는 전압 조정 신호에 의해 노드 T3,T4의 전압 레벨을 각각 제 1 레벨 VA 및 제 2 레벨 VB로 조정한다.
예를 들어, 제 1 레벨 VA 및 제 2 레벨 VB는 접지 전압 레벨로 설정될 수 있다. 이 경우 노드 T3,T4에 축적된 전하량이 0(C)이 되기 때문에, 노드 T3,T4와 입력 신호 IN,INB 단자 사이에 발생할 수 있는 기생 커패시턴스에 의한 노이즈를 원천적으로 방지할 수 있다.
증폭 활성화부(231)는 접지 단자와 증폭부(211) 내부의 노드 T3,T4 사이에 연결되고, 증폭 제어 신호에 따라 스위칭 동작을 수행한다. 도 12에 도시된 것처럼, 증폭 활성화부(231)는 제 1 증폭부(2111)와 접지 단자를 연결하는 NMOS 트랜지스터 N13 및 제 2 증폭부(2112)와 접지 단자를 연결하는 NMOS 트랜지스터 N14를 포함한다.
이 경우 NMOS 트랜지스터 N13,N14는 게이트 단자로 전압 조정 신호가 입력되고, 드레인 단자가 노드 T3,T4에 연결되며, 소스 단자가 접지 단자에 연결된다.
증폭 활성화부(231)는 선택 신호가 활성화된 이후에 증폭 제어 신호가 활성화되면, 노드 T3,T4와 접지 단자를 연결하여 증폭부(211)가 증폭 동작을 수행할 수 있도록 한다. 즉 증폭 활성화부(231)의 NMOS 트랜지스터 N13,N14이 턴 오프된 상태에서는 증폭부(211)에 전류가 흐를 수 없기 때문에 입력 신호 IN,INB에 차이가 발생하더라도, 이러한 차이를 증폭할 수 없지만, 턴 온된 상태에서는 증폭부(211)에 전류가 흐르게 되므로 증폭 동작을 수행할 수 있게 된다.
구동 회로(241)는 제 1 증폭 회로(210)로부터 출력되는 출력 신호 D,DB를 구동하여 제 2 증폭 회로(250)로 출력하는 역할을 한다. 구동 회로(241)는 제 1 증폭 제어 신호에 의하여 구동 동작이 제어된다. 구동 회로(241)는 제 1 증폭 제어 신호가 활성화되면 구동 동작이 비활성화되고, 제 1 증폭 제어 신호가 비활성화되면 구동 동작이 활성화된다.
구동 회로(241)는 3개의 PMOS 트랜지스터 P5,P6,P7를 사용하여 이러한 동작을 구현한 다. 제 1 증폭 제어 신호가 활성화되어 하이 레벨로 입력되면 PMOS 트랜지스터 P5,P6,P7가 모두 턴 오프되어 구동 동작을 수행하지 않고, 제 1 증폭 제어 신호가 비활성화되어 로우 레벨로 입력되면 PMOS 트랜지스터 P5,P6,P7가 모두 턴 온되어 전원 전압 VDD으로 출력 신호 D,DB를 구동하게 된다.
제 2 증폭 회로(251)는 출력 신호 D,DB를 구동한 신호가 입력되면 이 신호들의 차이를 증폭하여 출력 신호 OUT,OUTB를 생성한다.
제 1 증폭 회로(211)와 마찬가지로, 제 2 증폭 회로(251)는 증폭 활성화부(261)를 포함한다. 증폭 활성화부(261)는 제 2 증폭 제어 신호가 활성화되면 턴 온되어 제 2 증폭 회로(251)가 증폭 동작을 수행할 수 있도록 한다. 증폭 활성화부(261)는 NMOS 트랜지스터 N19를 포함할 수 있고, NMOS 트랜지스터 N19는 게이트 단자로 제 2 증폭 제어 신호가 입력되고, 드레인 단자가 제 2 증폭 회로(251)와 연결되며, 소스 단자가 접지 단자와 연결된다.
도 13는 본 발명의 다른 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치를 구현한 다른 회로도를 나타낸다.
도 13에 도시된 반도체 메모리 장치는 기본적인 회로의 구조와 동작 원리는 도 12에 도시된 반도체 메모리 장치와 동일하므로, 아래에서는 조정 전압 공급부(222) 및 증폭 활성화부(232)에 대해서만 구체적으로 살펴본다.
조정 전압 공급부(222)는 접지 단자와 증폭부(211) 내부의 노드 T3,T4 사이에 연결되고, 전압 조정 신호에 따라 스위칭 동작을 수행한다. 도 13에 도시된 것처럼, 조정 전압 공급부(222)는 제 1 증폭부(2111) 및 제 2 증폭부(2112)와 조정 전압 공급 단자를 연결하는 NMOS 트랜지스터 N20를 포함한다. 이 경우 조정 전압 공급 단자를 통해 제 3 레벨 VC의 조정 전압이 제 1 증폭부(2111) 및 제 2 증폭부(2112)에 공급된다.
조정 전압 공급부(222)는 도 12에 도시된 조정 전압 공급부(221)와 달리 하나의 NMOS 트랜지스터 N20가 노드 T3,T4와 동시에 연결된다. 그 결과 반도체 메모리 장치 내부 면적을 효율적으로 활용할 수 있다는 장점이 있다.
반면 도 12에 도시된 조정 전압 공급부(221)는 2개의 트랜지스터를 사용하여 전압을 조정하기 때문에 전압 조정 속도를 빠르게 할 수 있다는 장점이 있다.
한편 증폭 활성화부(232)는 접지 단자와 증폭부(211) 내부의 노드 T3,T4 사이에 연결되고, 증폭 제어 신호에 따라 스위칭 동작을 수행한다. 도 13에 도시된 것처럼, 증폭 활성화부(232)는 제 1 증폭부(2111) 및 제 2 증폭부(2112)와 접지 단자를 연결하는 NMOS 트랜지스터 N21을 포함한다.
즉 증폭 활성화부(232)는 도 12에 도시된 증폭 활성화부(231)와 달리 하나의 NMOS 트랜지스터 N21가 노드 T3,T4와 동시에 연결된다. 그 결과 반도체 메모리 장치 내부 면적을 효율적으로 활용할 수 있다는 장점이 있다.
반면 도 12에 도시된 증폭 활성화부(231)는 2개의 트랜지스터를 사용하여 전압을 증폭하기 때문에 전압 증폭 속도를 빠르게 할 수 있다는 장점이 있다.
도 14는 본 발명의 다른 실시예에 따른 집적 회로가 적용된 다른 반도체 메모리 장치의 다이어그램이다.
도 14를 참고하면, 본 발명의 실시예에 따른 집적 회로가 적용된 반도체 메모리 장치는 도 10에 도시된 반도체 메모리 장치의 구성요소를 모두 포함하고, 비트라인 센스앰프(50)를 더 포함한다.
비트라인 센스앰프(50)는 셀 어레이(30)의 단위 셀에서 센싱된 데이터를 센싱한다. 비트라인 센스앰프(50)에서 센싱된 데이터는 제 1 신호 전달부(41) 및 제 2 신호 전달부(42)를 통해 센스앰프(10)로 전달된다.
제 1 신호 전달부(41) 및 제 2 신호 전달부(42)는 각각 제 1 선택 신호 및 제 2 선택 신호에 의해 센싱된 데이터를 선택적으로 통과시킨다.
예를 들어, 제 1 신호 전달부(41) 및 제 2 신호 전달부(42)는 스위칭 소자를 포함할 수 있다.
10,20 : 집적 회로
30 : 셀 어레이
40 : 신호 전달부
41 : 제 1 신호 전달부
42 : 제 2 신호 전달부
50 : 비트라인 센스앰프
110 : 증폭 회로
111 : 증폭부
1111 : 제 1 증폭부
1112 : 제 2 증폭부
120,121,122 : 전압 조정 회로
130,131,132 : 증폭 제어 회로
210 : 제 1 증폭 회로
211 : 증폭부
220,221,222 : 전압 조정 회로
230,231,232 : 제 1 증폭 제어 회로
240 : 구동 회로
250,251 : 제 2 증폭 회로
260,261 : 제 2 증폭 제어 회로
BL,BLB : 비트라인
D,DB : 출력 신호
IN,INB : 입력 신호
OUT,OUTB : 출력 신호

Claims (34)

  1. 입력 신호를 증폭하는 증폭 회로;
    상기 증폭 회로의 증폭 동작을 제어하는 증폭 제어 신호를 출력하는 증폭 제어 회로; 및
    상기 증폭 회로가 증폭 동작을 수행하기 전에 상기 증폭 회로의 내부 전압을 조정하는 전압 조정 신호를 출력하는 전압 조정 회로를 포함하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 증폭 회로는
    상기 입력 신호를 증폭하는 증폭부; 및
    상기 전압 조정 신호가 활성화되어 입력되면 상기 증폭부에 조정 전압을 공급하는 조정 전압 공급부를 포함하는 집적 회로.
  3. 청구항 2에 있어서,
    상기 조정 전압 공급부는
    상기 전압 조정 신호가 활성화되어 입력되면 상기 증폭부를 접지시키는 것을 특징으로 하는 집적 회로.
  4. 청구항 2에 있어서,
    상기 증폭 회로는
    상기 입력 신호가 한 쌍의 신호이고, 상기 한 쌍의 신호를 입력받아 차동 증폭하는 것을 특징으로 하는 집적 회로.
  5. 복수의 단위 셀을 포함하는 셀 어레이;
    상기 복수의 단위 셀 중 적어도 하나 이상의 단위 셀로부터 입력되는 신호를 증폭하는 증폭 회로;
    선택 신호에 따라 상기 증폭 회로에 상기 신호를 전달하는 신호 전달부;
    상기 증폭 회로의 증폭 동작을 제어하는 증폭 제어 신호를 출력하는 증폭 제어 회로; 및
    상기 증폭 회로가 증폭 동작을 수행하기 전에 상기 증폭 회로의 내부 전압을 조정하는 전압 조정 신호를 출력하는 전압 조정 회로를 포함하는 반도체 메모리 장치.
  6. 청구항 5에 있어서,
    상기 신호 전달부는
    상기 선택 신호가 활성화되면 상기 셀 어레이와 상기 증폭 회로를 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 청구항 6에 있어서,
    상기 증폭 회로는
    상기 비트라인 쌍을 통해 입력되는 신호를 증폭하는 증폭부; 및
    상기 전압 조정 신호가 활성화되어 입력되면 상기 증폭부에 조정 전압을 공급하는 조정 전압 공급부를 포함하는 반도체 메모리 장치.
  8. 청구항 7에 있어서,
    상기 조정 전압 공급부는
    상기 전압 조정 신호가 활성화되어 입력되면 상기 증폭부에 조정 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 청구항 7에 있어서,
    상기 조정 전압 공급부는
    상기 전압 조정 신호가 활성화되어 입력되면 상기 증폭부를 접지시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. 청구항 6에 있어서,
    상기 증폭 제어 회로는
    상기 선택 신호가 활성화된 구간 내에서 상기 증폭 회로가 증폭 동작을 수행하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 청구항 10에 있어서,
    상기 전압 조정 회로는
    상기 선택 신호가 비활성화된 구간 내에서 상기 증폭 회로의 내부 전압을 조정하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 청구항 9에 있어서,
    상기 증폭부는
    상기 비트라인 쌍을 통해 입력되는 신호를 증폭하여 제 1 출력 신호를 생성하는 제 1 증폭부; 및
    상기 비트라인 쌍을 통해 입력되는 신호를 증폭하여 제 2 출력 신호를 생성하는 제 2 증폭부를 포함하는 반도체 메모리 장치.
  13. 청구항 12에 있어서,
    상기 조정 전압 공급부는
    상기 제 1 증폭부에 상기 조정 전압을 제 1 레벨로 공급하는 제 1 조정 전압 공급부; 및
    상기 제 2 증폭부에 상기 조정 전압을 제 2 레벨로 공급하는 제 2 조정 전압 공급부를 포함하는 반도체 메모리 장치.
  14. 청구항 12에 있어서,
    상기 조정 전압 공급부는
    상기 제 1 증폭부 및 상기 제 2 증폭부에 상기 조정 전압을 제 3 레벨로 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 입력 신호를 증폭하는 제 1 증폭 회로;
    상기 제 1 증폭 회로의 증폭 동작을 제어하는 제 1 증폭 제어 신호를 출력하는 제 1 증폭 제어 회로;
    상기 제 1 증폭 회로의 출력 신호를 증폭하는 제 2 증폭 회로;
    상기 제 2 증폭 회로의 증폭 동작을 제어하는 제 2 증폭 제어 신호를 출력하는 제 2 증폭 제어 회로; 및
    상기 제 1 증폭 회로 및 상기 제 2 증폭 회로가 증폭 동작을 수행하기 전에 전압 조정 신호에 따라 상기 제 1 증폭 회로의 내부 전압을 조정하는 전압 조정 회로를 포함하는 집적 회로.
  16. 청구항 15에 있어서,
    상기 제 1 증폭 회로는
    상기 입력 신호를 증폭하는 증폭부; 및
    상기 전압 조정 신호가 활성화되어 입력되면 상기 증폭부에 조정 전압을 공급하는 조정 전압 공급부를 포함하는 집적 회로.
  17. 청구항 16에 있어서,
    상기 조정 전압 공급부는
    상기 전압 조정 신호가 활성화되어 입력되면 상기 증폭부를 접지시키는 것을 특징으로 하는 집적 회로.
  18. 청구항 15에 있어서,
    상기 제 1 증폭 회로는
    상기 입력 신호가 한 쌍의 신호이고, 상기 한 쌍의 신호를 입력받아 차동 증폭하는 것을 특징으로 하는 집적 회로.
  19. 청구항 18에 있어서,
    상기 제 1 증폭 회로의 출력 신호를 구동하여 상기 제 2 증폭 회로로 출력하는 구동 회로를 더 포함하는 집적 회로.
  20. 청구항 19에 있어서,
    상기 구동 회로는
    상기 제 1 증폭 제어 신호에 따라 구동 동작을 수행하는 것을 특징으로 하는 집적 회로.
  21. 복수의 단위 셀을 포함하는 셀 어레이;
    상기 복수의 단위 셀 중 적어도 하나 이상의 단위 셀로부터 입력되는 신호를 증폭하는 제 1 증폭 회로;
    선택 신호에 따라 상기 제 1 증폭 회로에 상기 신호를 전달하는 신호 전달부;
    상기 제 1 증폭 회로의 증폭 동작을 제어하는 제 1 증폭 제어 신호를 출력하는 제 1 증폭 제어 회로;
    상기 제 1 증폭 회로의 출력 신호를 증폭하는 제 2 증폭 회로;
    상기 제 2 증폭 회로의 증폭 동작을 제어하는 제 2 증폭 제어 신호를 출력하는 제 2 증폭 제어 회로; 및
    상기 제 1 증폭 회로 및 상기 제 2 증폭 회로가 증폭 동작을 수행하기 전에 전압 조정 신호에 따라 상기 제 1 증폭 회로의 내부 전압을 조정하는 전압 조정 회로를 포함하는 반도체 메모리 장치.
  22. 청구항 21에 있어서,
    상기 신호 전달부는
    상기 선택 신호가 활성화되면 상기 셀 어레이와 상기 제 1 증폭 회로를 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 청구항 22에 있어서,
    상기 제 1 증폭 회로는
    상기 비트라인 쌍을 통해 입력되는 신호를 증폭하는 증폭부; 및
    상기 전압 조정 신호가 활성화되어 입력되면 상기 증폭부에 조정 전압을 공급하는 조정 전압 공급부를 포함하는 반도체 메모리 장치.
  24. 청구항 23에 있어서,
    상기 조정 전압 공급부는
    상기 전압 조정 신호가 활성화되어 입력되면 상기 증폭부를 접지시키는 것을 특징으로 하는 반도체 메모리 장치.
  25. 청구항 23에 있어서,
    상기 증폭부는
    상기 비트라인 쌍으로부터 입력되는 신호의 차이를 증폭하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 청구항 21에 있어서,
    상기 제 1 증폭 제어 회로는
    상기 선택 신호가 활성화된 구간 내에서 상기 제 1 증폭 회로가 증폭 동작을 수행하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 청구항 26에 있어서,
    상기 제 2 증폭 제어 회로는
    상기 제 1 증폭 제어 신호가 활성화된 동안 상기 제 2 증폭 회로가 증폭 동작을 시작하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 청구항 26에 있어서,
    상기 전압 조정 회로는
    상기 선택 신호가 비활성화된 구간 내에서 상기 제 1 증폭 회로의 내부 전압을 조정하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 청구항 21에 있어서,
    상기 제 1 증폭 회로의 출력 신호를 구동하여 상기 제 2 증폭 회로로 출력하는 구동 회로를 더 포함하는 반도체 메모리 장치.
  30. 청구항 29에 있어서,
    상기 구동 회로는
    상기 제 1 증폭 제어 신호에 따라 구동 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 청구항 23에 있어서,
    상기 증폭부는
    상기 비트라인 쌍을 통해 입력되는 신호를 증폭하여 제 1 출력 신호를 생성하는 제 1 증폭부; 및
    상기 비트라인 쌍을 통해 입력되는 신호를 증폭하여 제 2 출력 신호를 생성하는 제 2 증폭부를 포함하는 반도체 메모리 장치.
  32. 청구항 31에 있어서,
    상기 조정 전압 공급부는
    상기 제 1 증폭부에 상기 조정 전압을 제 1 레벨로 공급하는 제 1 조정 전압 공급부; 및
    상기 제 2 증폭부에 상기 조정 전압을 제 2 레벨로 공급하는 제 2 조정 전압 공급부를 포함하는 반도체 메모리 장치.
  33. 청구항 31에 있어서,
    상기 전압 조정 회로는
    상기 제 1 증폭부 및 상기 제 2 증폭부에 상기 조정 전압을 제 3 레벨로 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  34. 청구항 30에 있어서,
    상기 제 2 증폭 회로는
    상기 구동 회로로부터 입력되는 신호들의 차이를 증폭하는 것을 특징으로 하는 반도체 메모리 장치.
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