JPH11250686A

JPH11250686A - 半導体メモリ装置のための電流ミラ―タイプの感知増幅器

Info

Publication number: JPH11250686A
Application number: JP37152098A
Authority: JP
Inventors: Toyu Ri; 東祐李; Heung-Soo Im; 興洙任
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-12-30
Filing date: 1998-12-25
Publication date: 1999-09-17
Also published as: KR100267012B1; US6087859A; TW538415B; KR19990059252A

Abstract

(57)【要約】【課題】安定な感知性能を有する感知増幅器を提供す
る。【解決手段】基準ノードに第１バイアス電圧に比例す
る電流を提供する第１電圧ー制御電流源と、感知ノード
に第２バイアス電圧に比例する電流を提供する第２電圧
ー制御電流源を含む。第１、第２バイアス電圧は外部か
ら印加されて入る感知増幅器制御信号に応じて生成され
る。電流ミラー回路は基準ノードの電圧レベルに比例す
る電流を基準ノードと感知ノードに伝達する役割を行
う。差動増幅器３００は基準ノード感知ノード間の電圧
差異を増幅、電流ミラータイプ感知増幅器回路電圧ー制
御電流源内部バイアス電圧によって制御、外部環境影響
プレチャージ電流不安定性起因感知速度損失なしにデー
タ感知作用を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ装置
に関するものであり、よりくわしくは具体的には、半導
体メモリ装置のための感知増幅器(ｓｅｎｓｅａｍｐ
ｌｉｆｉｅｒ)に関するものである。

【０００２】

【従来の技術】図１は、従来技術による半導体メモリ装
置の電流ミラータイプの感知増幅器を示している。図１
を参照すると、感知増幅器は、基準電圧を発生するため
の基準電圧発生回路１００、感知電圧のための感知電圧
発生回路２００、基準電圧と感知電圧の差異を増幅する
ための差動増幅回路(ｄｉｆｆｅｒｅｎｔｉａｌａｍ
ｐｌｉｆｉｅｒ)３００で構成されている。

【０００３】そして、感知増幅器は、メモリセル未図示
のデータ状態によって可変量の電流を接地に放電させる
ための可変電流放電源(ｖａｒｉａｂｌｅｃｕｒｒｅ
ｎｔｓｉｎｋｅｒ)２７０と一定量の電流を接地に放電
させるための固定電流放電源(ｃｏｎｓｔａｎｔｃｕ
ｒｒｅｎｔｓｉｎｋｅｒ)１７０を含む。可変電流放
電源２７０はメモリセルのデータが論理０又は、論理１
の状態であるとき、固定電流放電源１７０よりもっと多
くの量の電流を接地に流す。もしメモリセルのデータが
論理１又は、論理０の状態であるときは、可変電流放電
源２７０は、固定電流放電源１７０よりもっと少ない量
の電流を接地に流す。

【０００４】電圧発生回路１００、２００のより詳しい
構成は、次のようである。

【０００５】基準電圧発生回路１００に含まれた、１つ
のＰＭＯＳ(ＰーｃｈａｎｎｅｌＭＯＳ)トランジスター
１０１と１つのＮＭＯＳ(ＮーｃｈａｎｎｅｌＭＯＳ)
トランジスター１０２からなるＣＭＯＳインバータは、
外部入力に感知増幅器制御信号＊ＳＡを受ける（ただ
し、＊ＳＡは図面における上線付きＳＡを表すものとす
る）。そして、感知電圧発生回路２００に含まれた１つ
のＰＭＯＳトランジスター２０１と１つのＮＭＯＳトラ
ンジスター２０２になるＣＭＯＳインバータも外部入力
に感知増幅器制御信号＊ＳＡを受ける。そして、プレチ
ャージのためのＮＭＯＳプレチャージトランジスター
は、各各のゲート１０３、２０３を通して外部から印加
されるプレチャージ制御信号ψＰＲＥが印加される。電
流ミラータイプＰＭＯＳトランジスターは、各各の基準
電圧と感知電圧１０４、２０４を受ける。第２ノードN
２と基準データラインＤＤＬとの間にはトランジスター
１０１、１０２で構成されたインバータの出力端である
第１ノードN１とゲートが連結されたＮＭＯＳトランジ
スター１０５があるし、第５ノードN５と感知データラ
インＤＬとの間にはトランジスター２０１、２０２で構
成されたインバータの出力端である第４ノードN４とゲ
ートが連結されたＮＭＯＳトランジスター２０５があ
る。そして、電圧発生回路１００、２００は、各各追加
にＮＭＯＳトランジスター１０６、２０６を含む。

【０００６】感知増幅器は、感知増幅器制御信号＊ＳＡ
が高レベルから低レベルに変換されたとき、活性化され
るが、一旦レベルの感知増幅器制御信号＊ＳＡが印加さ
れると、ＰＭＯＳトランジスター１０１、２０１がター
ンーオンされ、その結果、第１ノードと第４ノードの電
圧が上昇されてＮＭＯＳトランジスター１０５、２０５
を活性化させる。そして、プレチャージ制御信号ψＰＲ
Ｅが高レベルの状態に印加されると、トランジスター１
０３、２０３は、ターンーオンされ、その結果、第２、
３、４、５のノードN２、N３、N４、N５(即ち、基準デ
ータラインと感知データライン)の電圧が上昇し、第３
及び第６ノードの電圧は、各各ＰＭＯＳトランジスター
１０１、２０１とＮＭＯＳトランジスター１０６、２０
６との電流駆動能力が均衡を形成する点で固定される。

【０００７】終わると、プレチャージ制御信号ψＰＲＥ
は、低レベルに転換されて非活性化され、その結果、ト
ランジスター１０３、２０３は、ターンーオフされ、ト
ランジスター１０４、２０４は、第ノドN２の電圧を一
定に維持するため固定電流放電源１７０を通して同じの
量の電流を接地に流す。ここで、一定の第２ノードN２
の電圧は、差動増幅器３００の基準入力ＩＮ１に作用す
る。電流ミラータイプ構造のためトランジスター２０４
は、トランジスター１０４のような量の電流を流す。従
って、もし、万若、可変電流放電源２７０が固定電流放
電源１７０より多くの量の電流駆動能力を有すると、第
５ノードN５の電圧は、第２ノードN２の電圧より低め
る。そして、もし、万若、可変電流放電源２７０が固定
電流放電源１７０より少ない量の電流駆動能力を有する
と、第５ノードN５の電圧は、基準電圧である第２ノー
ドN２の電圧より高める。このような電圧差異は、差動
増幅器３００で増幅される。

【０００８】一般的に、ＭＯＳトランジスターを通して
流れる電流は、トランジスターのゲートーソース電圧に
比例する。プレチャージされる間、ＮＭＯＳトランジス
ター１０３、２０３のドレーンとゲートは、各各一定の
電圧(即ち、電源電圧)を有するを反面、トランジスター
の各各のソース端子は、各各基準電圧と感知電圧を有す
るを第２ノードと第５ノードに連結されている。従っ
て、プレチャージの間にトランジスター１０３は、トラ
ンジスター２０３のような量の電流駆動能力を有さな
い。こののような差異のため第２ノードと第５ノード間
の電圧差異は、電流放電源１７０、２７０の電流差異に
よって決定されない。即ち、可変電流放電源２７０の電
流駆動能力が固定電流放電源１７０のものより大きいと
き、第５ノードN５の電圧は、第２ノードN２より速く低
下されるはずである。しかし、第５ノードN５の電圧
は、第２ノードN２より低いため、トランジスター２０
３は、トランジスター１０３よりもっと多くの電流を流
す。そして、プレチャージとの間に可変電流放電源２７
０の電流駆動能力が定固電流放電源１７０のものより少
ないとき、を、第５ノードN５の電圧は、第２ノードN２
より遅く低下されるはずである。しかし、第５ノードN
５の電圧は、第２ノードN２より高いためトランジスタ
ー２０３は、トランジスター１０３より電流を少なく流
す。

【０００９】前述のように、トランジスター１０３、２
０３が各各のような量の電流を第２ノードN２と第５ノ
ードN５の伝達できないためプレチャージの間、第２ノ
ードN２と第５ノードN５の非常に小さい差異ため、デー
タ感知速度と感知幅が減らし、最悪の場合、第２ノード
N２と第５ノードN５の電圧値が互に読出エラーが発生す
る。

【００１０】このような欠点を克復するためには、ＮＭ
ＯＳプレチャージトランジスター１０３、２０３がデー
タラインデータラインＤＤＬ、ＤＬのプレチャージ段階
初期に、短くに使用されなければならなく、正確なプレ
チャージ制御のため、同じのを量の電流を伝達するＰＭ
ＯＳトランジスター１０４、２０４がプレチャージの
間、持続的に使用されなければならない。

【００１１】前述の従来の感知増幅器回路から、ＮＭＯ
Ｓプレチャージトランジスター１０３、２０３は、外部
プレチャージ制御信号ψＰＲＥへのよって素早く強制的
にシャットーオフされる。しかし、シャットーオフされ
る。しかし、このようなされた。プレチャージ制御信号
ψＰＲＥの非活性化時点を制御することは易しくはな
い。だけではなく、徐徐にシャットーオフされることを
願う。をＮＭＯＳプレチャージトランジスター１０３、
２０３の急のシャットーオフは、データ感知時予想でき
なかった過度現状を招来する。

【００１２】だけではなく、プレチャージの間、第２ノ
ードN２と第５ノードN５のプレチャージ電圧が上昇され
ることによってＮＭＯＳプレチャージトランジスター１
０３、２０３のゲートソース電圧も増加する。従って、
ＮＭＯＳプレチャージトランジスター１０３、２０３
は、勿論ＰＭＯＳプレチャージトランジスター１０４、
２０４の臨界電圧は、ボディ効果(ｂｏｄｙｅｆｆｅｃ
ｔ)による臨界電圧よりもっと高める。ここでの臨界電
圧は、工程変化へのよって影響を及ぼす。その結果、プ
レチャージ制御信号ψＰＲＥが印加される前にＮＭＯＳ
トランジスター１０３、２０３は、自然的にシャットー
オフされる。このような自然的なシャットオフ現状は、
電流ミラー構造を有しているため、同じの量の電流供給
能力を有するをＰＭＯＳトランジスター１０４、２０４
でも示しているため、最悪の場合に他の量の電流を供給
するトランジスター１０３、２０３がシャットーオフで
ある前にトランジスター１０４、２０４がまずシャット
ーオフされて不充分な感知動作と読出エラーを誘発す
る。

【００１３】

【発明が解決しようとする課題】従って、本発明の目的
は上述の諸般問題点を解決するため提案されこととし
て、された、安定された感知性能を有するを感知増幅器
を提供することによって読出エラーを防止することであ
る。

【００１４】本発明の他の目的は、速い感知速度と充分
な感知幅を有するを感知増幅器を提供することである。

【００１５】

【課題を解決するための手段】このような装置によっ
て、ＭＯＳトランジスターのゲートを電圧ー制御電流供
給源として内部バイアス電圧によって制御させることに
よってプレチャージ電流の不安定性に起因した速度の低
下と外部環境による影響なしに安定的なデータ感知動作
を行うことができる。

【００１６】

【発明の実施の形態】以下本発明による実施の形態を添
附された図面図２乃至図４を参照して詳細に説明する。

【００１７】まず図２を参照すると、本発明による感知
増幅器は、基準電圧発生回路１００、感知電圧発生回路
２００、そして差動増幅器３００を含む。

【００１８】基準電圧発生回路１００には基準データラ
インＤＤＬが連結されているが、ここには、ローディン
グ部１６０と固定電流放電源１７０が配置されている。
又、感知電圧発生回路２００には感知データラインＤＬ
が連結されているが、ここには、ローディング部２６０
と可変電流放電源２７０が配置されている。可変電流放
電源２７０は、メモリセルのデータ状態によって電流を
伝達する。即ち、可変電流放電源２７０は、データ状態
が論理“０”(又は論理“１”)であるとき、固定電流放
電源１７０よりもっと多くの量の電流を流し、データ状
態が論理“１”(又は論理“０”)であるときには固定電
流放電源１７０よりもっと少ない量の電流を流す。

【００１９】基準電圧発生回路１００バイアス回路１１
０、電流源回路１２０、そしてスイッチ構成要素である
１つのＮＭＯＳトランジスター１０５で構成される。Ｎ
ＭＯＳトランジスター１０５のゲートは、基準バイアス
ノードN１に連結されているし、ソースードレーン経路
は、基準電圧出力ノードN２と基準ライン連結ノードN３
との間に連結されている。バイアス回路１１０は、１つ
のＰＭＯＳトランジスター１０１と、１つのＮＭＯＳト
ランジスター１０２からなる１つのＣＭＯＳインバータ
１１０aと１つのＮＭＯＳトランジスター１０６で構成
されている。インバータ構成しているトランジスター１
０１、１０２は、電源供給源(即ち、電源電圧供給源)１
と基準電圧供給源(即ち、接地電圧供給源)２との間に直
列に連結されている。ＮＭＯＳトランジスター１０６の
ソースードレーン経路は、ノードN１と接地電圧供給源
２との間に形成されているし、ゲートは、ノードN３(即
ち、基準データラインＤＤＬ)に連結されている。イン
バータ１１０aは外部から感知増幅器制御信号＊ＳＡが
印加される入力子(即ち、トランジスター１０１、１０
２のゲート)と第１ノードN１と連結された出力端子を有
している。そして、電流源回路１２０は、１つのＮＭＯ
Ｓトランジスター１０３と１つのＰＭＯＳトランジスタ
ー１０４で構成されている。ＮＭＯＳトランジスター１
０３の経路は、電源電圧供給源１と第２ノードN２との
間に形成されているし、ゲートは、第１ノードN１に連
結されている。そして、ＰＭＯＳトランジスター１０４
の経路は、電源電圧供給源１と第２ノードN２との間に
形成されているだけではなく、ゲートも第２ノードN２
に連結されている。

【００２０】これと類似に、感知電圧発生回路２００
は、バイアス回路２１０、電流源回路２２０、そして、
スイッチ構成要素である１つのＮＭＯＳトランジスター
２０５構成される。ＮＭＯＳトランジスター２０５のゲ
ートは、感知バイアスノードN４に連結されているし、
ソースードレーン経路は感知電圧出力ノードN５と感知
ライン連結ノードN６との間に連結されている。バイア
ス回路２１０、１つのＰＭＯＳトランジスター２０１と
１つのＮＭＯＳトランジスター２０２からなる１つのＣ
ＭＯＳインバータ２１０aと、１つのＮＭＯＳトランジ
スター２０６で構成されている。インバータを構成して
いるトランジスター２０１、２０２は、電源供給源(即
ち、電源電圧供給源)１と基準電圧供給源(即ち、接地電
圧供給源)２との間に直列に連結されている。ＮＭＯＳ
トランジスター２０６のソースードレーン経路は、第４
ノードN４と接地電圧供給源２との間に連結されている
し、ゲートは、N６ノード(即ち、感知データラインＤ
Ｌ)に連結されている。インバータ２１０aは、外部から
感知増幅器制御信号＊ＳＡが印加される入力端子(即
ち、２０１、２０２トランジスターのゲート)と第４ノ
ードN４と連結された出力端子を有している。そして、
電流源回路２２０は、１つのＮＭＯＳトランジスター２
０３と、１つＰＭＯＳトランジスター２０４で構成され
ている。前記ＮＭＯＳトランジスター２０３の経路は、
電源電圧供給源１と第５ノードN５との間に形成されて
いるし、ゲートは第４ノードN４に連結されている。そ
して、ＰＭＯＳトランジスター２０４の経路は、電源電
圧供給源１と第５ノードN５との間に形成されている
し、ゲートは、基準電圧発生回路内に属しているＰＭＯ
Ｓトランジスター１０４と電流ミラーを形成するように
L１００線を通して第２ノードN２と連結されている。差
動増幅器３００の第１入力端子ＩＮ１は、基準電圧出力
ノードN２と連結されているし、第２入力端子ＩＮ２
は、感知電圧出力ノードN５と連結されているし、ノー
ドN２、N５の電圧差異を増幅して出力端ＯＵＴを通して
提供する。

【００２１】感知増幅器は、感知増幅器制御信号＊ＳＡ
が高レベルから低レベルに変換されて印加されて入ると
き、活性化される。低レベルの。感知増幅器制御信号＊
ＳＡが印加されると、１０１、１０２トランジスターは
ターンーオンされ、その結果、第１ノードN１と、第４
ノードN４の電圧は、高レベル(即ち、電源電圧レベル)
がされる。従って、ＮＭＯＳトランジスター１０３、２
０３が導電されて第２ノードN２と第５ノードN５に電流
を供給するようになる。同じように、ＮＭＯＳトランジ
スター１０４、２０４も導電されて第２ノードN２と第
５ノードN５に電流を供給するようになる。その結果、
第２ノードN２と第５ノードN５は、ＮＭＯＳトランジス
ター１０５、２０５が導電されることができるように、
速くプレチャージされる。このため、第３及び第６ノー
ドN３、N６の電圧が充分に高め、トランジスター１０
６、２０６が導電される。結局、図３のように、第１及
び第４ノードN１、N４の電圧は、ＰＭＯＳトランジスタ
ー１０１、０１の電流駆動能力とＮＭＯＳトランジスタ
ー１０６、２０６の電流駆動能力が互いに均衡を形成す
る電圧レベルまで徐徐に減らす。

【００２２】これは、第３及び第６ノードN３、N６の電
圧レベルがＮＭＯＳトランジスター１０５、２０５の電
流駆動能力と電流放電源１７０、２７０の電流駆動能力
が各各互いに均衡を形成する地点で固定されることを意
味する。

【００２３】トランジスター１０６、２０６によって第
１及び第４ノードN１、４の電圧レベルが減少し、トラ
ンジスター１０３、１０４、２０３、２０４によって第
２及び第５ノードN２、N５の電圧レベルが増加すること
によって、トランジスター１０３、２０３の導電力は、
少しずつ減らして、結局シャットーオフされる。しか
し、このとき、トランジスター１０４、２０４のような
電流駆動能力を有したまま、導電された状態に存在す
る。従って、第２及び第５ノードN２、N５は、ＰＭＯＳ
トランジスター１０４、２０４によってプレチャージさ
れる。

【００２４】前述のように、ＮＭＯＳプレチャージトラ
ンジスター１０３、２０３は、内部電圧によって図３の
ように漸次的にシャットーオフされるため第２及び第５
ノードN２、N５の電圧レベルの急の変化のため発生する
データ感知誤差を予防できる。そして、トランジスター
１０３、２０３のゲート電圧を内部的に減してシャット
ーオフさせるため、工程変化のような外部要因による影
響を及ぼさない限り、同じのデータ感知動作性能が可能
である。

【００２５】図４は、本発明の他の望ましい実施の形態
による電流ミラータイプの感知増幅器の回路図である。

【００２６】図４を参照すると、放電回路１４０、２４
０は、外部から印加されて入る放電制御信号ψＤＩＳに
応じて基準データラインＤＤＬと感知データラインＤＬ
を放電する放電回路１４０、２４０と、電源電圧供給源
１と電流源回路１２０、２２０との間に各各追加された
スイッチ回路１５０、２５０を除外した図２で示してい
る回路の構成と一致する。

【００２７】図４では、図２に重複される部分に対して
は同じの参照番号を使用ことは勿論、重複された説明を
避けるため、それらに対する説明がここでは省略され
た。

【００２８】放電回路１４０は、１つのＮＭＯＳトラン
ジスター１０９によって構成された。前記トランジスタ
ー１０９のソースードレーン経路基準データラインＤＬ
Ｌと接地電圧供給源２の間に形成され、ゲートは、放電
制御信号ψＤＩＳを受けるように構成されている。又、
放電回路２４０は、１つのＮＭＯＳトランジスター２０
９によって構成される。トランジスター２０９のソース
ードレーン経路は、感知データラインＤＬと接地電圧供
給源２との間に構成され、ゲートは、放電制御信号ψＤ
ＩＳを受けるように構成されている。

【００２９】スイッチ回路１５０は、２つのＰＭＯＳト
ランジスターで構成されるが、トランジスター１０７の
ソースードレーン経路は、電源電圧供給源１とトランジ
スター１０３のソースードレーン経路と連結されている
し、ゲートは、放電制御信号ψＤＩＳを受けるように構
成されている。そして、トランジスター１０８のソース
ードレーン経路は、電源電圧供給源１とトランジスター
１０４のソースードレーン経路と連結されているし、ゲ
ートは、放電制御信号ψＤＩＳを受けるように構成され
ている。スイッチ回路２５０も２つのＰＭＯＳトランジ
スターで構成されるが、トランジスター２０７のソース
ードレーン経路は、電源電圧供給源１とトランジスター
２０３のソースードレーン経路と連結されているし、ゲ
ートは、放電制御信号ψＤＩＳを受けるように構成され
ている。そして、トランジスター２０８のソースードレ
ーン経路は、電源電圧供給源１とトランジスター２０４
のソースードレーン経路と連結されているし、ゲート
は、放電制御信号ψＤＩＳを受けるように構成されてい
る。

【００３０】放電制御信号ψＤＩＳはプレチャージ前に
活性化される。ＮＭＯＳ放電トランジスター１０９、２
０９は、放電制御信号ψＤＩＳに応じてターンーオンさ
れて、基準データラインＤＤＬと感知データラインＤＬ
を放電させるが、このような、放電作用は、基準データ
ラインＤＤＬとデータライン感知データラインＤＬのよ
うなプレチャージ動作を行うように組成する。放電と共
に、電源電圧供給源１と接地電圧供給源２との間にショ
ット回路が発生することを防止するため、スイッチング
トランジスター１０７、１０８、２０７、２０８は、タ
ーンーオフされたる。そして、スイッチングトランジス
ター１０７、１０８、２０７、２０８は、静電気から感
知増幅器回路を保護するＥＳＤ(ｅｌｅｃｔｒｏｓｔａ
ｔｉｃｄｉｓｃｈａｒｇｅ)防止素子として使用され
る。

【００３１】以上から、本発明による回路の構成及び動
作をした説明及び図面によって図示したが、これは例と
して挙げて説明したことに過ぎないし、本発明の技術的
思想を外れない範囲内で多様な変化及び変更が可能こと
である。

【００３２】

【発明の効果】以上のような本発明によると、ＭＯＳト
ランジスターのゲートが電圧ー制御電流供給源として内
部バイアス電圧によって制御されるため、プレチャージ
電流の不安定性に起因した感知速度の低下と外部環境に
よる影響なしに安定的なデータ感知動作を行うことがで
きる。

【図面の簡単な説明】

【図１】従来技術による電流ミラータイプの感知増幅
器の回路図である。

【図２】本発明の望ましい実施の形態による電流ミラ
ータイプの感知増幅器の回路図である。

【図３】図２の感知増幅器のプレチャージの間、起る
プレチャージバイアスノードの電圧変化を示す図であ
る。

【図４】本明の他の望ましい実施の形態による電流ミ
ラータイプの感知増幅器の回路図である。

【符号の説明】

１００基準電圧発生回路２００感知電圧発生回路１１０、２１０バイアス回路１２０、２２０電流源回路１６０、２６０ローディング部１７０固定電流放電源２７０可変電流放電源３００差動増幅器ＤＤＬ基準データラインＤＬデータライン

Claims

【特許請求の範囲】

【請求項１】半導体メモリ装置のための感知増幅器に
おいて、外部から印加される感知増幅器制御信号に応じて第１バ
イアス電圧を供給するための第１バイアス回路と、第１ノードに前記第１バイアス電圧に比例する電流を供
給するための第１電圧ー制御電流供給源と、外部から印加される感知増幅器制御信号に応じて答第２
バイアス電圧を供給するための第２バイアス回路と、第２ノードに前記第２バイアス電圧に比例する電流を供
給するための第２電圧ー制御電流供給源と、第１ノード電圧に比例する電流を前記第１、２ノードに
供給するための電流ミラーと、前記第１ノードに連結されている第１入力端と、第２ノ
ードに連結されている第２入力端を含み、第１ノードと
第２ノード間の電圧差異を増幅して出力するための出力
端を有する差動増幅器を含むことを特徴とする感知増幅
器。
【請求項２】前記感知増幅器は、前記第１ノードと連結されているし、一定量の電流を基
準電圧源に流す第１電流放電源と、前記第２ノードと連
結されているし、可変量の電流を基準電圧源に流す第２
電流放電源とを付加的に含むことを特徴とする請求項１
に記載の感知増幅器。
【請求項３】前記半導体メモリ装置ＲＯＭｓであるこ
とを特徴とする請求項１項に記載の感知増幅器。
【請求項４】半導体メモリ装置のための感知増幅器に
おいて、第１電圧が第２電圧より高い、第１、第２電圧を供給す
るための第１、第２電圧供給源と、第１データラインと第２データラインと、前記第１データラインと結合され、一定量の電流を前記
第２電圧供給源に供給するための第１電流放電源と、前記第２データラインと結合され、可変量の電流を前記
第２電圧供給源に供給するための第２電流放電源と、第１及び第２ノードと、外部から印加される感知増幅器制信号に応じて答第１バ
イアス電圧を第１ノードに供給するための第１バイアス
回路と、外部から印加される感知増幅器制御信号に応じて答第２
バイアス電圧を第２ノードに供給するための第２バイア
ス回路と、第３及び第４ノードと、ソースードレーン経路が前記第１データラインと第３ノ
ードとの間に連結されているし、ゲートが前記第１ノー
ドに連結された第１ＭＯＳトランジスターと、ソースードレーン経路が前記第２データラインと第４ノ
ードとの間に連結されているし、ゲートが前記第２ノー
ドに連結された第２ＭＯＳトランジスターと、ソースードレーン経路が前記第１電圧供給源と第３ノー
ドとの間に連結されているし、ゲートが前記第１ノード
に連結された第３ＭＯＳトランジスターと、前記第３ノードに連結されている第１入力端と、第４ノ
ードに連結されている第２入力端とを含み、第３ノード
と第４ノード間の電圧差異を増幅して出力するための出
力端とを有する差動増幅器を含むことを特徴とする感知
増幅器。
【請求項５】外部から印加される感知増幅器制御信号
を受けるための入力端と第１ノードに連結された出力端
を有するインバータと、ソースードレーン経路が前記第
１ノードと第２電圧供給源との間に連結されているし、
ゲートは前記第データラインに連結されたＭＯＳトラン
ジスターとを含む第１バイアス回路と、外部から印加さ
れる感知増幅器制御信号を受けるための入力端と第２ノ
ードに連結された出力端を有するインバータと、ソース
ードレーン経路が前記第２ノードと第２電圧供給源の間
に連結されているし、ゲートは、前記第２データライン
に連結された１つのＭＯＳトランジスターとを含む第２
バイアス回路を含むことを特徴とする請求項４に記載の
感知増幅器。
【請求項６】ソースードレーン経路が第１電圧供給源
と第３ノードとの間に連結されているし、ゲートは第３
ノードに連結された第５ＭＯＳトランジスターと、ソースードレーン経路が第１電圧供給源と第４ノードと
の間に連結されているし、ゲートは、第３ノードに連結
された第６ＭＯＳトランジスターとを付加的に含むこと
を特徴とする請求項４に記載の感知増幅器。
【請求項７】前記半導体メモリ装置は、ＲＯＭｓであ
ることを特徴とする請求項４に記載の感知増幅器。
【請求項８】半導体メモリ装置のための感知増幅器に
おいて、第１電圧が２電圧より高い、第１、第２電圧を供給する
ための第１、第２電圧供給源第１データラインと第２デ
ータラインと、ソースードレーン経路末端の１つが第１電圧供給源と各
各連結されているし、ゲートは外部から印加される放電
制御信号と各各連結された第１、第２ＭＯＳトランジス
ターと、前記第１データラインと連結され、一定量の電流を前記
第２電圧供給源に供給するための第１電流電源と、前記第２データラインと連結され、可変量の電流を前記
第２電圧供給源に供給するための第２電流放電源と、第１及び第２ノードと、外部から印加される感知増幅器制御信号に応じて答第１
バイアス電圧を第１ノードに供給するための第１バイア
ス回路と、外部から印加される感知増幅器制御信号に応じて答第２
バイアス電圧を第２ノードに供給するための第２バイア
ス回路と、第３及び第４ノードと、ソースードレーン経路が前記第１データラインと第３ノ
ードとの間に連結されているし、ゲートが前記第１ノー
ドに連結された第３ＭＯＳトランジスターと、ソースー
ドレーン経路が記第２データラインと第４ノードとの間
に連結されているし、ゲートが前記第２ノードに連結さ
れた第４ＭＯＳトランジスターと、ソースードレーン経路が前記第３ノードと第１ＭＯＳト
ランジスターのソースードレーン経路末端の間に連結さ
れているし、ゲートが前記第１ノードに連結された第５
ＭＯＳトランジスターと、ソースードレーン経路が前記第４ノードと第２ＭＯＳト
ランジスターのソースードレーン経路末端の間に連結さ
れているし、ゲートが記第２ノードに連結された第６Ｍ
ＯＳトランジスターと、前記第３ノードに連結されている第１入力端と、第４ノ
ードに連結されている第２入力端を含み、第３ノードと
第４ノード間の電圧差異を増幅して出力するための出力
端を有する差動増幅器を含むことを特徴とする感知増幅
器。
【請求項９】外部から印加される感知増幅器制御信号
を受けるための入力端と第１ノードに連結された出力端
を有するインバータと、ソースードレーン経路が前記第
１ノードと第２電圧供給源との間に連結されているし、
ゲートは、前記第１データラインに連結された１つのＭ
ＯＳトランジスターとを含む第１バイアス回路、外部か
ら印加される感知増幅器制御信号を受けるための入力端
と第２ノードに連結された出力端を有するインバータ
と、ソースードレーン経路が前記第２ノードと第２電圧
供給源との間に連結されているし、ゲートは、前記第２
データラインに連結された１つのＭＯＳトランジスター
とを含む第２バイアス回路を含むことを特徴とする請求
項８に記載の感知増幅器。
【請求項１０】ソースードレーン経路末端の１つが第
１電圧供給源と各各連結されているし、ゲートは外部か
ら印加される放電制御信号と各各連結された第７、第８
ＭＯＳトランジスターと、ソースードレーン経路が第３ノードと第７ＭＯＳトラン
ジスターのソースードレーン経路との間に連結されてい
るし、ゲートは第３ノードに連結された第９ＭＯＳトラ
ンジスターと、ソースードレーン経路が第４ノードと第
８ＭＯＳトランジスターのソースードレーン経路との間
に連結されているし、ゲートは第３ノードに連結された
第９ＭＯＳトランジスターとを付加的に含むことを特徴
とする請求項８に記載の感知増幅器。
【請求項１１】ソースードレーン経路が前記第１デー
タラインと第２電圧供給源との間に連結されているし、
ゲートは、外部から印加される放電制御信号ちと連結さ
れた第７ＭＯＳトランジスターと、ソースードレーン経路が前記第２データラインと第２電
圧供給源との間に連結されているし、ゲートは外部から
印加される放電制御信号と連結された第８ＭＯＳトラン
ジスターを付加的に含むことを特徴とする請求項８に記
載の感知増幅器。
【請求項１２】前記半導体メモリ装置は、ＲＯＭｓで
あることを特徴とする請求項８に記載の感知増幅器。