KR101010141B1 - 차동증폭기 - Google Patents
차동증폭기 Download PDFInfo
- Publication number
- KR101010141B1 KR101010141B1 KR1020040055592A KR20040055592A KR101010141B1 KR 101010141 B1 KR101010141 B1 KR 101010141B1 KR 1020040055592 A KR1020040055592 A KR 1020040055592A KR 20040055592 A KR20040055592 A KR 20040055592A KR 101010141 B1 KR101010141 B1 KR 101010141B1
- Authority
- KR
- South Korea
- Prior art keywords
- power down
- deep power
- voltage
- control signal
- clock
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
본 발명은 차동증폭기에 관한 것으로써, 특히, 딥 파워 다운 모드시 차동증폭기의 플로팅 노드에 발생하는 전류 경로를 차단하여 전류 소모를 줄일 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 딥 파워 다운 전압을 사용하는 딥 파워 다운 제어신호를 게이트 입력으로 받는 NMOS트랜지스터를 플로팅 노드에 구비하여, 딥 파워 다운 모드시 딥 파워 다운 제어신호가 하이가 되어 NMOS트랜지스터를 턴온시킴으로써 플로팅 노드의 전압 레벨을 강제적으로 로우가 되도록 제어한다. 이에 따라, 전원전압에 의해 제어되는 클럭신호와 입력 데이타가 플로팅 상태가 되더라도 딥 파워 다운 전압 인가단으로부터 그라운드 전압단으로 형성되는 전류 경로를 차단함으로써 불필요한 전류 소모를 줄일 수 있도록 한다.
Description
도 1은 종래의 차동증폭기에 관한 회로도.
도 2는 도 1의 클럭 타이밍도.
도 3은 본 발명에 따른 차동증폭기에 관한 회로도.
도 4는 본 발명의 다른 실시예.
본 발명은 차동증폭기에 관한 것으로써, 특히, 딥 파워 다운 모드시 차동증폭기의 플로팅 노드에 발생하는 전류 경로를 차단하여 전류 소모를 줄일 수 있도록 하는 기술이다.
일반적으로 JEDEC(Joint Electron Device Engineering Council) 사양에서는 SDR(Single Data Rate) IDD7, DDR(Double Data Rate) IDD8의 딥 파워 다운 전류를 사용하는데 이러한 전류는 보통 수십 ㎂ 이하이다.
이러한 전류를 이용하여 딥 파워 다운 모드를 실행하기 위해 여러가지 방법을 사용한다. 이 중에서 딥 파워 다운 모드의 진입시 대부분의 전원을 오프시켜 전류의 소모를 줄이는 방법을 주로 사용한다.
도 1은 종래기술에 따른 차동증폭기에 관한 회로도이다.
종래의 차동증폭기는 클럭 발생기(10)와 차동증폭부(20)를 구비한다.
여기서, 클럭 발생기(10)는 입력되는 클럭 CLK에 따라 라이징 클럭 RCLK와 폴링 클럭 FCLK를 발생한다.
그리고, 차동증폭부(20)는 PMOS트랜지스터 P1~P3, NMOS트랜지스터 N1~N7, 인버터 IV1~IV3, 제 1버퍼(21) 및 제 2버퍼(22)를 구비한다.
이러한 구성을 갖는 종래의 차동증폭기의 동작 과정을 도 2의 클럭 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 클럭 발생기(10)는 입력되는 클럭 CLK의 라이징 엣지에서 일정시간이 지연된 이후에 라이징 클럭 RCLK를 발생한다. 그리고, 클럭 발생기(10)는 입력되는 클럭 CLK의 폴링 엣지에서 일정시간이 지연된 이후에 폴링 클럭 FCLK를 발생한다.
이러한 상태에서 딥 파워 다운 모드시 딥 파워 다운 제어신호 DPDS가 하이가 되면 PMOS트랜지스터 P1가 턴온되어 노드 ND1의 전압이 레벨이 하이가 된다. 그리고, 딥 파워 다운 제어신호 DPDS가 하이가 되면 NMOS트랜지스터 N7가 턴온되어 노드 ND2의 전압 레벨이 로우가 된다. 이에 따라, PMOS트랜지스터 P1,P2의 턴온에 따라 딥 파워 다운 전압 VCCDPD이 노드 ND1에 공급된다.
그런데, 딥 파워 다운 모드에서는 내부적으로 클럭 CLK을 오프시키게 된다. 이에 따라, 라이징 클럭 RCLK, 폴링 클럭 FCLK이 모두 발생하지 않게 된다.
이러한 경우 제 1버퍼(21), 제 2버퍼(22)에 입력되는 라이징 클럭 RCLK, 폴 링 클럭 FCLK가 모두 발생하지 않기 때문에 NMOS트랜지스터 N1,N2가 모두 턴오프 상태가 되어 전류 소모가 발생하지 않게 된다.
하지만, 전원전압 VCC과 딥 파워 다운 전압 VCCDPD을 모두 사용하는 종래의 차동증폭기는 딥 파워 다운 모드시 전원전압 VCC를 오프시키고 딥 파워 다운 전압 VCCDPD을 오프시키지 않을 경우, 노드 ND3,ND4와 라이징 데이타 RDATA, 폴링 데이타 FDATA가 플로팅 상태가 된다. 즉, 해당하는 노드 ND3,ND4의 전압 레벨이 어떠한 상태인지를 판별하는 것이 어렵게 된다.
만약, 노드 ND3,ND4가 하이 전압 레벨일 경우 노드 ND1의 전류가 그라운드 전압 레벨이 되고 딥 파워 다운 전압 VCCDPD 인가단으로부터 그라운드로 전류 경로가 형성되어 전류 소모가 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 딥 파워 다운 모드시 차동증폭기의 플로팅 노드에 발생하는 전류 경로를 차단하여 전류 소모를 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 차동증폭기는, 플로팅 노드를 통해 인가되는 클럭의 전압 레벨에 따라 그라운드 전압단과의 전류 경로를 선택적으로 제어하는 스위칭 수단을 구비하고, 딥 파워 다운 전압에 의해 동작하는 딥 파워 다운 제어신호의 비활성화시 플로팅 노드에 인가되는 클럭에 동기하여 입력 데이타의 전압 레벨을 증폭하는 차동증폭부; 딥 파워 다운 제어신호의 활성화시 턴온되어 스위칭 수단을 턴오프시키기 위한 일정 전압을 플로팅 노드에 공급함으로써 딥 파워 다운 전압 인가단으로부터 그라운드 전압단으로 형성되는 전류 경로를 차단하는 전류 차단 수단; 및 전원전압에 의해 구동되는 클럭의 라이징 엣지로부터 일정 시간 지연된 이후에 발생하는 라이징 클럭과 클럭의 폴링 엣지로부터 일정 시간 지연된 이후에 발생하는 폴링 클럭을 발생하여 스위칭 수단에 출력하는 클럭 발생기를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 차동증폭기에 관한 회로도이다.
본 발명은 클럭 발생기(10), 차동증폭부(20), 제 1전류 차단부(30) 및 제 2전류 차단부(40)를 구비한다. 그리고, 본 발명은 딥 파워 다운 모드에서 전원이 차단되는 전원전압 VCC과 전원이 유지되는 딥 파워 다운 전압 VCCDPD이 공존하는 형태이다.
전원전압 VCC을 사용하는 클럭 발생기(10)는 입력되는 클럭 CLK에 따라 라이징 클럭 RCLK과 폴링 클럭 FCLK을 발생한다. 그리고, 차동증폭부(20)는 PMOS트랜지스터 P1~P3, NMOS트랜지스터 N1~N7, 인버터 IV1,IV2, 제 1버퍼(21) 및 제 2버퍼(22)를 구비한다.
여기서, PMOS트랜지스터 P1~P3들은 공통 소스 단자를 통해 딥 파워 다운 모드시 전원이 유지되는 딥 파워 다운 전압 VCCDPD이 인가된다. PMOS트랜지스터 P1는 게이트 단자를 통해 반전된 딥 파워 다운 제어신호 DPDS가 인가된다. 그리고, PMOS트랜지스터 P2의 게이트 단자는 노드 ND2와 연결되고 PMOS트랜지스터 P3의 게이트 단자는 노드 ND1과 연결된다.
또한, NMOS트랜지스터 N3는 노드 ND1과 NMOS트랜지스터 N1 사이에 연결되어 게이트 단자를 통해 라이징 데이타 RDATA가 인가된다. NMOS트랜지스터 N4는 노드 ND2와 MOS트랜지스터 N1 사이에 연결되어 게이트 단자를 통해 반전된 라이징 데이타 RDATA가 인가된다. NMOS트랜지스터 N5는 노드 ND1과 NMOS트랜지스터 N2 사이에 연결되어 게이트 단자를 통해 반전된 데이타 FDATA가 인가된다. NMOS트랜지스터 N6는 노드 ND2와 MOS트랜지스터 N2 사이에 연결되어 게이트 단자를 통해 데이타 FDATA가 인가된다.
또한, NMOS 트랜지스터 N1는 NMOS트랜지스터 N3와 그라운드 전압단 GND 사이에 연결되어 게이트 단자가 노드 ND3에 연결된다. 제 1버퍼(21)는 라이징 클럭 RCLK를 버퍼링하여 노드 ND3에 출력한다. NMOS트랜지스터 N2는 NMOS트랜지스터 N5와 그라운드 전압단 GND 사이에 연결되어 게이트 단자가 노드 ND4에 연결된다. 제 2버퍼(22)는 폴링 클럭 FCLK을 버퍼링하여 노드 ND4에 출력한다. 여기서,제 1버퍼(21)와 제 2버퍼(22)는 전원전압 VCC에 의해 그 동작이 제어된다.
또한, 제 1전류 차단부(30)는 노드 ND3과 그라운드 전압단 GND 사이에 연결되어 게이트 단자를 통해 딥 파워 다운 제어신호 DPDS가 인가되는 NMOS트랜지스터 N8을 구비한다. 제 2전류 차단부(40)는 노드 ND4와 그라운드 전압단 GND 사이에 연결되어 게이트 단자를 통해 딥 파워 다운 제어신호 DPDS가 인가되는 NMOS트랜지스터 N9를 구비한다. 여기서, 딥 파워 다운 제어신호 DPDS는 딥 파워 다운 전압 VCCDPD을 사용한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 정상 동작 모드시에는 딥 파워 다운 제어신호 DPDS가 로우가 된다. 이에 따라, PMOS트랜지스터 P1, NMOS트랜지스터 N7이 턴오프된다.
이어서, 라이징 클럭 RCLK이 하이가 되고 라이징 데이타 RDATA가 하이일 경우, NMOS트랜지스터 N1,N3가 턴온되고 NMOS트랜지스터 N4는 턴오프되어 노드 ND1의 전류가 그라운드 전압 레벨이 된다. 이에 따라, PMOS트랜지스터 P3이 턴온되어 노드 ND2가 하이 전압 레벨이 된다.
반면에, 라이징 클럭 RCLK이 로우일 경우 NMOS트랜지스터 N1가 턴오프되어 노드 ND1과 노드 ND2는 이전 상태의 전압 레벨을 유지하게 된다. 이때, NMOS트랜지스터 N1가 턴오프 상태이기 때문에 라이징 데이타 RDATA가 어떠한 전압 레벨이였는지의 여부와 상관없이 이전 데이타를 유지할 수 있게 된다.
한편, 딥 파워 다운 모드시 딥 파워 다운 제어신호 DPDS가 하이가 되면, PMOS트랜지스터 P1가 턴온되어 노드 ND1의 전압이 레벨이 하이가 된다. 그리고, 딥 파워 다운 제어신호 DPDS가 하이가 되면 NMOS트랜지스터 N7가 턴온되어 노드 ND2의 전압 레벨이 로우가 된다.
이때, 딥 파워 다운 모드에서는 칩의 내부적으로 클럭 CLK을 오프시키게 된다. 이에 따라, 라이징 클럭 RCLK, 폴링 클럭 FCLK이 모두 발생하지 않게 된다.
이러한 경우 제 1버퍼(21), 제 2버퍼(22)에 입력되는 라이징 클럭 RCLK, 폴링 클럭 FCLK가 모두 발생하지 않기 때문에 NMOS트랜지스터 N1,N2가 모두 턴오프 상태가 되어 전류 소모가 발생하지 않게 된다.
또한, 딥 파워 다운 모드시 딥 파워 다운 전압 VCCDPD에 의해 동작하는 딥 파워 다운 제어신호 DPDS가 하이가 되면 제 1전류 차단부(30)의 NMOS트랜지스터 N8 와 제 2전류 차단부(40)의 NMOS트랜지스터 N9가 모두 턴온된다. 이에 따라, 노드 ND3,ND4에 그라운드 전압 GND을 공급하여 플로팅 노드의 전압 레벨을 강제적으로 로우가 되도록 제어함으로써 NMOS트랜지스터 N1,N2를 통해 형성되는 전류 경로를 완전히 차단하도록 한다. .
이에 따라, 라이징 데이타 RDATA, 폴링 데이타 FDATA가 어떠한 전압 레벨을 갖는지의 여부와 상관없이 딥 파워 다운 전압 VCCDPD 인가단으로부터 그라운드 전압단으로 형성되는 전류 경로가 차단되어 전류 소모를 줄일 수 있게 된다.
도 4는 본 발명에 따른 차동증폭기의 다른 실시예이다.
도 4의 실시예에 따른 차동증폭기는 도 1의 구성에 비해 제 3전류 차단부(50)와 제 4전류 차단부(60)를 더 구비한다.
제 3전류 차단부(50)는 인버터 IV4,IV5와 PMOS트랜지스터 P4를 구비한다. 여기서, 인버터 IV4는 딥 파워 다운 제어신호 DPDS를 반전한다. PMOS트랜지스터 P4는 딥 파워 다운 전압 VCCDPD 인가단과 노드 ND5 사이에 연결되어 게이트 단자를 통해 인버터 IV4의 출력이 인가된다. 인버터 IV5는 노드 ND5의 전압 레벨을 반전하여 노드 ND3에 출력한다.
그리고, 제 4전류 차단부(60)는 인버터 IV6,IV7와 PMOS트랜지스터 P5를 구비한다. 여기서, 인버터 IV6는 딥 파워 다운 제어신호 DPDS를 반전한다. PMOS트랜지스터 P5는 딥 파워 다운 전압 VCCDPD 인가단과 노드 ND6 사이에 연결되어 게이트 단자를 통해 인버터 IV6의 출력이 인가된다. 인버터 IV7는 노드 ND6의 전압 레벨을 반전하여 노드 ND4에 출력한다.
이러한 구성을 갖는 본 발명은 딥 파워 다운 모드시 딥 파워 다운 전압 VCCDPD에 의해 동작하는 딥 파워 다운 제어신호 DPDS가 하이가 되면, 제 3전류 차단부(50)의 PMOS트랜지스터 P4와 제 4전류 차단부(60)의 PMOS트랜지스터 P5가 모두 턴온되어 노드 ND3,ND4가 로우 전압 레벨이 된다.
이에 따라, 라이징 데이타 RDATA, 폴링 데이타 FDATA가 어떠한 전압 레벨을 갖는지의 여부와 상관없이 딥 파워 다운 전압 VCCDPD 인가단으로부터 그라운드 전압단으로 형성되는 전류 경로가 차단되어 전류 소모를 줄일 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 딥 파워 다운 모드시 차동증폭기의 플로팅 노드에 발생하는 전류 경로를 차단하여 전류 소모를 줄일 수 있도록 한다. 특히, 이러한 본 발명은 핸디(Handy) 계열의 제품에 적용되어 소모되는 전력을 줄임으로써 베터리의 수명을 연장시켜주는 효과를 제공한다.
Claims (8)
- 플로팅 노드를 통해 인가되는 클럭의 전압 레벨에 따라 그라운드 전압단과의 전류 경로를 선택적으로 제어하는 스위칭 수단을 구비하고, 딥 파워 다운 전압에 의해 동작하는 딥 파워 다운 제어신호의 비활성화시 상기 플로팅 노드에 인가되는 클럭에 동기하여 입력 데이타의 전압 레벨을 증폭하는 차동증폭부;상기 딥 파워 다운 제어신호의 활성화시 턴온되어 상기 스위칭 수단을 턴오프시키기 위한 일정 전압을 상기 플로팅 노드에 공급함으로써 상기 딥 파워 다운 전압의 인가단으로부터 상기 그라운드 전압단으로 형성되는 전류 경로를 차단하는 전류 차단 수단; 및전원전압에 의해 구동되는 상기 클럭의 라이징 엣지로부터 일정 시간 지연된 이후에 발생하는 라이징 클럭과 상기 클럭의 폴링 엣지로부터 일정 시간 지연된 이후에 발생하는 폴링 클럭을 발생하여 상기 스위칭 수단에 출력하는 클럭 발생기를 구비함을 특징으로 하는 차동증폭기.
- 삭제
- 제 1항에 있어서, 상기 차동증폭부는상기 딥 파워 다운 제어신호에 따라 상기 딥 파워 다운 전압을 선택적으로 공급하는 전원 공급수단; 및상기 입력 데이타의 전압 레벨에 따라 상기 스위칭 수단으로부터 인가되는 그라운드 전압을 데이타 출력단에 선택적으로 공급하는 데이타 제어수단을 더 구비함을 특징으로 하는 차동증폭기.
- 제 1항 또는 제 3항에 있어서, 상기 전류 차단 수단은상기 딥 파워 다운 제어신호의 활성화시 턴온되어 일정 전압을 라이징 데이타를 제어하기 위한 제 1플로팅 노드에 공급하여 상기 스위칭 수단을 통해 형성되는 전류 경로를 차단하는 제 1전류 차단 수단; 및상기 딥 파워 다운 제어신호의 활성화시 턴온되어 일정 전압을 폴링 데이타를 제어하기 위한 제 2플로팅 노드에 공급하여 상기 스위칭 수단을 통해 형성되는 전류 경로를 차단하는 제 2전류 차단 수단을 구비함을 특징으로 하는 차동증폭기.
- 제 4항에 있어서, 상기 제 1전류 차단 수단은 상기 제 1플로팅 노드와 상기 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 상기 딥 파워 다운 제어신호가 인가되는 제 1NMOS트랜지스터를 구비함을 특징으로 하는 차동증폭기.
- 제 4항에 있어서, 상기 제 1전류 차단 수단은상기 딥 파워 다운 전압 인가단과 상기 클럭의 인가단 사이에 연결되어 게이트 단자를 통해 반전된 상기 딥 파워 다운 제어신호가 인가되는 제 1PMOS트랜지스터; 및상기 제 1PMOS트랜지스터로부터 공급되는 전압 레벨을 반전하여 상기 제 1플 로팅 노드에 출력하는 제 1인버터를 구비함을 특징으로 하는 차동증폭기.
- 제 4항에 있어서, 상기 제 2전류 차단 수단은 상기 제 2플로팅 노드와 상기 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 상기 딥 파워 다운 제어신호가 인가되는 제 2NMOS트랜지스터를 구비함을 특징으로 하는 차동증폭기.
- 제 4항에 있어서, 상기 제 2전류 차단 수단은상기 딥 파워 다운 전압 인가단과 상기 클럭의 인가단 사이에 연결되어 게이트 단자를 통해 반전된 상기 딥 파워 다운 제어신호가 인가되는 제 2PMOS트랜지스터; 및상기 제 2PMOS트랜지스터로부터 공급되는 전압 레벨을 반전하여 상기 제 2플로팅 노드에 출력하는 제 2인버터를 구비함을 특징으로 하는 차동증폭기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040055592A KR101010141B1 (ko) | 2004-07-16 | 2004-07-16 | 차동증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040055592A KR101010141B1 (ko) | 2004-07-16 | 2004-07-16 | 차동증폭기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060006518A KR20060006518A (ko) | 2006-01-19 |
| KR101010141B1 true KR101010141B1 (ko) | 2011-01-24 |
Family
ID=37118201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040055592A KR101010141B1 (ko) | 2004-07-16 | 2004-07-16 | 차동증폭기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101010141B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0137343B1 (ko) * | 1994-01-13 | 1998-04-29 | 김광호 | 반도체 메모리장치의 내부전원전압 발생회로 및 그 방법 |
| KR980012885A (ko) * | 1996-07-16 | 1998-04-30 | 김광호 | 소비전력을 줄인 차동 증폭형 입력버퍼 |
| KR0145857B1 (ko) * | 1995-08-03 | 1998-12-01 | 김광호 | 연산증폭기에 있어서 전류소모 최적화 회로 |
| KR100267012B1 (ko) * | 1997-12-30 | 2000-10-02 | 윤종용 | 반도체 메모리 장치의 감지 증폭기 |
-
2004
- 2004-07-16 KR KR1020040055592A patent/KR101010141B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0137343B1 (ko) * | 1994-01-13 | 1998-04-29 | 김광호 | 반도체 메모리장치의 내부전원전압 발생회로 및 그 방법 |
| KR0145857B1 (ko) * | 1995-08-03 | 1998-12-01 | 김광호 | 연산증폭기에 있어서 전류소모 최적화 회로 |
| KR980012885A (ko) * | 1996-07-16 | 1998-04-30 | 김광호 | 소비전력을 줄인 차동 증폭형 입력버퍼 |
| KR100267012B1 (ko) * | 1997-12-30 | 2000-10-02 | 윤종용 | 반도체 메모리 장치의 감지 증폭기 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060006518A (ko) | 2006-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101053542B1 (ko) | 데이터 스트로브 신호 출력 드라이버 | |
| US20070097773A1 (en) | Semiconductor memory device and method of adjusting same | |
| JP5008367B2 (ja) | 電圧発生装置 | |
| KR101996003B1 (ko) | 클록 제어 장치 | |
| KR100304195B1 (ko) | 외부클럭신호를가지는동기형반도체메모리장치 | |
| JP2007097138A (ja) | フリップフロップ回路 | |
| KR20050072837A (ko) | 퓨즈 회로 | |
| KR100670682B1 (ko) | 반도체 기억 소자에서의 데이터 출력 회로 및 방법 | |
| KR101010141B1 (ko) | 차동증폭기 | |
| JPH1079194A (ja) | スキューロジック回路装置 | |
| KR20080038954A (ko) | 파워 온 리셋 회로 | |
| KR100656471B1 (ko) | 입력 버퍼 | |
| JP3861031B2 (ja) | 半導体集積回路 | |
| JP2011061289A (ja) | 入力バッファ回路 | |
| KR100762866B1 (ko) | 센스 앰프의 이중 전원공급회로 | |
| KR20040078256A (ko) | 반도체 메모리 장치의 메인 데이타 출력 드라이버 | |
| KR100592777B1 (ko) | 출력 버퍼 회로 | |
| KR100365940B1 (ko) | 반도체소자의클럭버퍼회로 | |
| KR20080108866A (ko) | 반도체 메모리 장치의 데이터 출력 제어회로 | |
| KR101033467B1 (ko) | 반도체 집적 회로의 클럭 리시버 및 그 제어 방법 | |
| KR101004499B1 (ko) | 클럭 펄스 발생 회로 | |
| KR100792356B1 (ko) | 반도체 메모리 소자 및 그의 구동방법 | |
| US20070109022A1 (en) | Differential amplifier circuit | |
| KR20010004550A (ko) | 데이타 출력 버퍼 | |
| KR100979353B1 (ko) | 반도체 메모리 소자의 파워-업 신호 발생 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20040716 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20081230 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20040716 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20100629 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20101208 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20110114 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20110114 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |