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KR0145857B1 - 연산증폭기에 있어서 전류소모 최적화 회로 - Google Patents

연산증폭기에 있어서 전류소모 최적화 회로 Download PDF

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KR0145857B1
KR0145857B1 KR1019950023994A KR19950023994A KR0145857B1 KR 0145857 B1 KR0145857 B1 KR 0145857B1 KR 1019950023994 A KR1019950023994 A KR 1019950023994A KR 19950023994 A KR19950023994 A KR 19950023994A KR 0145857 B1 KR0145857 B1 KR 0145857B1
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pmos transistor
current
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정대석
고영상
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김광호
삼성전자주식회사
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Publication date
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야:
연산증폭기에 관한것으로서, 특히 디지탈 신호체계에서 연산증폭기의 동작을 불필요할때 전력소모를 줄일 수 있는 연산증폭기의 전력소모 최적화 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
디지탈 신호체계에서 연산증폭기의 동작이 요구되지 않을시 전류의 흐름을 차단하여 전류의 소모를 억제시키는 회로를 제공함에 있다.
3. 발명의 해결방법의 요지:
P,N모스트랜지스터(Q1~Q4)로 구성된 차동 입력증폭기(101)와, 레벨 쉬프트 및 차동/싱글 앤디드 이득회로(103)용 N모스트랜지스터(Q5)와, 상기 P,N모스트랜지스터(Q6, Q7)로 구성된 출력버퍼(105)로 구성된 연산증폭기에 있어서, 상기 PMOS트랜지스터(Q6)의 드레인단과 전원단(Vdd)간에 PMOS트랜지스터(Q101)를 연결하고, 상기 PMOS트랜지스터(Q101)의 게이트에 전원다운단(301)를 연결하여 동작이 필요치 않을시 전원다운단(301)과 상기 N모스트랜지스터(Q5, Q7)의 게이트에 인가되는 바이어스단(302)으로 인가되는 제어신호에 의해 전류(l1, l2)의 흐름을 억제하여 전류소모를 줄이도록 구성됨을 특징으로 하는 연산증폭기에 있어서 전류소모 최적화 회로.
4. 발명의 중요한 용도:
연산증폭기 전류소모 최적화 회로.

Description

연산증폭기에 있어서 전류소모 최적화 회로
제1도는 종래의 연산증폭기에 대한 블럭도.
제2도는 제1도의 구체 회로도.
제3도는 본 발명의 실시예에 따른 회로도.
제4도는 제3도의 동작 파형도.
본 발명은 연산증폭기에 관한것으로서, 특히 디지탈 신호체계에서 연산증폭기의 동작이 불필요로할시 전류소모를 줄일 수 있는 연산증폭기의 전류소모 최적화 회로에 관한 것이다.
종래의 연산증폭기는 제1도와 같이 차동입력증폭기(101), 레벨쉬프트 및 차동/싱글 엔디드 이득회로(103), 출력버퍼(105)로 구성되어 있다. 제1도의 연산증폭기는 제2도와 같이 구체적으로 구성되어 있음을 나타낼 수 있다. 제2도에서 N.P모스트랜지스터(Q1, Q2, Q3, Q4)는 차동입력증폭기(101)이고, N모스트랜지스터(Q5)는 레벨쉬프트 및 차동/싱글 앤디드이득회로(103)이다. P모스트랜지스터(Q6, Q9)와 전류-소스 로드형 N형 트랜지스터(Q7)는 출력버퍼이다.
상기 제2도의 연산증폭기 트랜지스터(Q1~Q7)의 동작 특성을 리니어 또는 포화 영역에 존재함으로 연산증폭기의 동작이 필요가 없는 경우에도 제2도에서 전류(l1, l2)가 흐르게 되어 불필요한 전류 소모가 되는 문제점이 있었다.
따라서 본 발명의 목적은 디지탈 신호체계에서 연산증폭기의 동작이 요구되지 않을시 전류의 흐름을 차단하여 전류의 소모를 억제시키는 연산증폭기를 제공함에 있다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 회로도로서, 본 발명은 제2도의 도시와 같이 PMOS트랜지스터(Q6)의 드레인단과 전원단(Vdd)간에 PMOS트랜지스터(Q101)를 연결하고, 상기 PMOS트랜지스터(Q101)의 게이트에 전원다운단(301)이 연결되며, 그외의 구성은 동일하다.
제4도는 본 발명의 실시예에 따른 제3도의 동작파형도로서, (4a)는 제3도의 전원다운단(301)의 입력파형이고, (4b)는 바이스단(302)의 입력파형예이다.
따라서 본 발명의 구체적 일실시예를 제3도~제4도를 참조하여 상세히 설명하면, 종래의 연산증폭기는 제2도와 같이 N.PMOS트랜지스터(Q5, Q6)에서 전류(l1, l2)가 항상 흐르게 되어 있다. 역시 제3도의 도시와 같이 본 발명의 예에서도 이와 같은 동작은 일어 날수 있다. 따라서 본 발명은 PMOS트랜지스터(Q101)를 연결하고 전원다운단(301)과 바이스단(302)으로 제공되는 전류다운과 바이어싱에 의해 전류 소모를 줄이고자 한다. 본 발명의 제3도와 같이 구성되는 연산증폭기에서 제4도 (4a), (4b)와 같은 파형을 제어신호로 받아들이되, (4a)의 T1, T2의 경우 바이어스단(302)의 입력신호가 로우일때는 트랜지스터(Q5, Q7)가 오프되어 연산증폭기는 동작하지 않게 되어 이때 전류(l1, l2)가 흐르지 않는다. 그런데 제4도(4a)의 T3, T5의 경우 바이어스단(302)의 신호와 전력다운단(301)의 신호가 하이일때는 N,PMOS트랜지스터(Q5), (Q7)가 온(ON), 오프(OFF)가 된다. 이때 상기 NMOS트랜지스터(Q5)가 온(ON)이므로 전류(l1)은 흐르지만 PMOS트랜지스터(Q101)가 오프(OFF)이므로 NMOS트랜지스터(Q7)가 온 임에도 불구하고 전류(l2)가 흐르지 않는다. 한편, 상기(4a)의 T4, T6의 경우 바이어스단(302)는 하이이고, 전력다운단(301)이 로우일 때는 NMOS트랜지스터(Q5, Q9), PMOS트랜지스터(Q101)은 모두 온(ON)이 되어 연산증폭기가 정상 동작을 한다. 상기 한 바와 같이 바이어스단(302)이 로우인 경우 연산증폭기를 동작시키지 않고, 하이일때 전력다운단(301)의 신호에 의해 선택적으로 연산증폭기를 동작시킴을 알 수 있다. 상기 바이어스단(302)과 전력 다운단(301)을 통해 동시에 입력하도록 하여 연산증폭기를 구동하는 이유는 다음과 같다. 차동증폭기회로에서 제4도의 (4a), (4b)의 2개의 제어신호즉, 전력다운단(301)과 바이어스단(302)를 동시에 사용하여서 전력소모를 최소화하고자 하는데 있다. 즉, 제4도의 (4a)의 전력다운단(301)의 신호가 엑티브 로우일 때와 (4b)의 바이어스단(302)의 신호가 엑티브 하이일 때만 차동증폭기가 동작을 하고, 그렇지 않을 경우에는 동작이 되지 않도록 한다.
제3도는 1개의 차동증폭기만을 사용하여 구동한 예이지만 하나의 바이어스단(302)에서 발생하는 하나의 바이어스신호로 여러개의 차동증폭기가 실장된 시스템에서 각각의 차동증폭기를 구동하는 경우 각각의 차동증폭기의 전력다운단(301)으로 인가되는 각각의 전력다운신호에 의해 선택적으로 동작토록 구성되어 있다. 따라서 1개의 차동증폭기만을 사용하고자 할 때 상기 바이어스단(302)에 바이어스신호를 제공하여 인에이블(Enable)하면 차동증폭기의 전체가 동시에 인에이블되나 전력다운단으로 인가되는 신호는 여러 차동증폭기의 각각 별도로 인가하여 구동 출력을 발생하도록 구성되어 있다. 그리고 상기 바이어스단(302)의 신호가 없으면 여러 차동증폭기는 전체 동시에 디스에이블 된다. 따라서 여러 차동증폭기가 바이어스단(302)의 바이어스신호에 의해 동시에 인에이블되더라도, 해당 각각 다른 전력다운단(301)의 전력다운신호에 의해 원하는 차동증폭기만 구동되므로 전류소모를 최소화시킬수 있다.
상술한 바와같이 디지탈 회로에 연산증폭기를 동작시킬 필요가 없을 경우 해당 차동증폭기에서는 전류를 흐르지 않도록 하여 전류소모를 최소화시킬 수 있는 이점이 있다.

Claims (1)

  1. P,N모스트랜지스터(Q1~Q4)로 구성된 차동 입력증폭기(101)와, 레벨 쉬프트 및 차동/싱글 앤디드 이득회로(103)용 N모스트랜지스터(Q5)와, 상기 P,N모스트랜지스터(Q6, Q7)로 구성된 출력버퍼(105)로 구성된 연산증폭기에 있어서, 상기 출력버퍼(105)의 PMOS트랜지스터(Q6)의 소오스단에 PMOS트랜지스터(Q101)의 드레인단을 연결하고, 상기 PMOS트랜지스터(Q101)의 소오스단에 전원단(Vdd)을 연결하며, 상기 PMOS트랜지스터(Q101)의 게이트에 전력다운단(301)을 연결하여 동작이 필요치 않을시 전력다운단(301)과 상기 레벨 쉬프트 및 차동/싱글 앤디드 이득회로(103)용 N모스트랜지스터(Q5)와 출력버퍼(105)의 N모스트랜지스터(Q7)의 게이트에 인가되는 바이어스단(302)으로 인가되는 바이어스 제어신호에 의해 전류(l1, l2)의 흐름을 억제하도록 구성됨을 특징으로 하는 연산증폭기에 있어서 전력소모 최적화 회로.
KR1019950023994A 1995-08-03 1995-08-03 연산증폭기에 있어서 전류소모 최적화 회로 KR0145857B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784535B1 (ko) * 2006-02-20 2007-12-11 엘지전자 주식회사 연산 증폭기 및 이를 이용한 액정 표시 장치의 구동 장치및 그 방법
KR101010141B1 (ko) * 2004-07-16 2011-01-24 주식회사 하이닉스반도체 차동증폭기

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