JP3712993B2 - センスアンプ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置において読み出しデータを検出するためのセンスアンプ回路に関するものである。
【０００２】
【従来の技術】
ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ等のメモリ装置において、高速かつ安定に動作するセンスアンプ回路が求められている。特に、システムＬＳＩの高集積化に伴い高密度化が求められるＳＲＡＭでは、メモリセルの小面積化や低電圧化でセル電流が小さくなっても高速かつ安定な読み出し動作が求められる。
【０００３】
特開平１１−２８３３７７号公報には、フルラッチ型センスアンプ回路の一例が示されている。これは、メモリセルの記憶データを表すビット線対の電位変化に応じて出力ノード対の電位差を増幅するためのＣＭＯＳラッチと、出力ノード対からビット線対への電位のフィードバックを遮断するためのビット線切り離し回路とを備えたものである。ビット線切り離し回路は、ビット線対とＣＭＯＳラッチとの間に介在したＰＭＯＳトランジスタ対で構成されている。このＰＭＯＳトランジスタ対は、ＣＭＯＳラッチを活性化する時に当該ＣＭＯＳラッチをビット線対から切り離すことで、当該ＣＭＯＳラッチの負荷を減らす役割をしている。つまり、ビット線対の電位変化に応じた微小な電位差が出力ノード対に生じた時点でＣＭＯＳラッチをビット線対から切り離して活性化することにより、当該ＣＭＯＳラッチの高速増幅動作を可能にしている。
【０００４】
【発明が解決しようとする課題】
上記ビット線切り離し回路を構成するＰＭＯＳトランジスタ対は、ラッチ活性化後の増幅速度を増加させる働きがある一方で、当該ＰＭＯＳトランジスタ自身の抵抗成分のためにデータ転送遅延の原因となる。この抵抗成分を小さくしようとするとトランジスタサイズを大きくしなければならないが、大きくすると切り離しをするときのカップリングノイズが大きくなる等の副作用がある。したがって、従来は一定のデータ転送遅延時間を犠牲にせざるを得なかった。
【０００５】
本発明の目的は、ビット線切り離し回路の従来の効果を維持しながら、センスアンプ回路の高速性及び安定性を向上させることにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明に係るセンスアンプ回路は、ラッチを構成するＭＯＳトランジスタのゲート電極又はソース電極がビット線切り離し回路を介さずに直接ビット線に接続された構成を採用したものである。しかも、ビット線対の電位変化に応じた微小な電位差が出力ノード対に生じた時点で、前記ラッチがビット線切り離し回路によりビット線対から切り離されかつ当該ラッチが活性化されるように構成した。
【０００７】
【発明の実施の形態】
図１は、本発明に係るセンスアンプ回路の第１の構成例を示している。図１において、１０はＶccプリチャージ回路、２０はビット線切り離し回路、３０はＣＭＯＳラッチ、４０はＶccプリチャージ回路、５０は差動増幅器、６０はＶssプリチャージ回路、７０は出力ラッチ、８０は遅延回路、８１はＯＲ回路、８２はインバータ、９０はラッチ制御回路、ＢＬ，/ＢＬはビット線対、ＣＴＲＬは切り離し制御信号、ＣＴＲＬＭは遅延制御信号、Ｖａ，/Ｖａは初段出力ノード対、Ｖｂ，/Ｖｂは第２段出力ノード対、Ｖotはセンス出力である。ビット線対ＢＬ，/ＢＬは電源電圧Ｖccに、初段出力ノード対Ｖａ，/Ｖａも電源電圧Ｖccに、第２段出力ノード対Ｖｂ，/Ｖｂは接地電圧Ｖssにそれぞれプリチャージされるようになっている。
【０００８】
ビット線切り離し回路２０は、初段出力ノード対Ｖａ，/Ｖａからビット線対ＢＬ，/ＢＬへの電位のフィードバックを遮断できるように、ビット線対ＢＬ，/ＢＬとＣＭＯＳラッチ３０との間に介在した２個のＰＭＯＳトランジスタ２１，２２で構成されている。
【０００９】
ＣＭＯＳラッチ３０は、ビット線対ＢＬ，/ＢＬの電位変化に応じて初段出力ノード対Ｖａ，/Ｖａの電位差を増幅するように、ＰＭＯＳラッチを構成する２個のＰＭＯＳトランジスタ３１，３２と、ＮＭＯＳラッチを構成する４個の直列ＮＭＯＳトランジスタ３３，３４，３５，３６とを備えている。ＰＭＯＳトランジスタ３１，３２の各々のゲート電極はビット線切り離し回路２０の後段の初段出力ノード対Ｖａ，/Ｖａにクロスカップルされている。ＮＭＯＳトランジスタ３４，３５の各々のゲート電極はビット線切り離し回路２０を介さずに直接ビット線対ＢＬ，/ＢＬにクロスカップルされ、かつＮＭＯＳトランジスタ３３，３６の各々のゲート電極はビット線切り離し回路２０の後段の初段出力ノード対Ｖａ，/Ｖａにクロスカップルされている。
【００１０】
差動増幅器５０は、初段出力ノード対Ｖａ，/Ｖａの電位変化に応じて第２段出力ノード対Ｖｂ，/Ｖｂの電位差を増幅するように、２個のＰＭＯＳトランジスタ５１，５２と、２個のＮＭＯＳトランジスタ５３，５４とで構成されており、両ＰＭＯＳトランジスタ５１，５２の各々のゲート電極で初段出力ノード対Ｖａ，/Ｖａの電位を受けるようになっている。
【００１１】
出力ラッチ７０は、入出力がクロスカップルされた２個のＮＯＲゲート７１，７２で構成されている。
【００１２】
ラッチ制御回路９０は、１個のＰＭＯＳトランジスタ９１と、３個のＮＭＯＳトランジスタ９２，９４，９５と、遅延回路９３とで構成されている。ＣＭＯＳラッチ３０中の２個の直列ＮＭＯＳトランジスタ３３，３４の中間接続ノードにＮＭＯＳトランジスタ９４が、ＣＭＯＳラッチ３０の中の残り２個の直列ＮＭＯＳトランジスタ３５，３６の中間接続ノードにＮＭＯＳトランジスタ９５がそれぞれ付加接続され、これら付加接続されたＮＭＯＳトランジスタ９４，９５の各々が、４個の直列ＮＭＯＳトランジスタ３３〜３６からなるＮＭＯＳラッチの活性化より遅れて活性化されるように構成されている。
【００１３】
図１の構成によれば、ＮＭＯＳラッチにおいて、直列接続されたＮＭＯＳトランジスタ３４，３５が、ビット線対ＢＬ，/ＢＬの電位変化に高速に追従できる。また、ＮＭＯＳトランジスタ３３，３６のゲート電極も、ビット線切り離し回路２０の遅延時間後、ビット線対ＢＬ，/ＢＬの電位変化に追従し、正帰還をかけながらゲート電位が変化するので、従来よりビット線対ＢＬ，/ＢＬの電位変化に対する高速追従が可能になる。
【００１４】
さて、正帰還のラッチは高速性の点では最も優れた増幅技術であるが、ソース電極の電荷を急速に引き抜くとトランジスタペア間のわずかなアンバランスの影響を非常に大きく引き出してしまう欠点を有している。そのため、従来は、センスアンプ回路の活性化を２段階に分け、始めはソース電位をゆっくりした勾配で変化させ、ある程度初期増幅が完了した時点で前記ソース電極の電荷を急速な勾配で引き抜く制御が行われていた。しかしながら、もちろん、２段階に分ける分、遅延時間も発生する。つまり、センスアンプ回路の誤動作と増幅遅延時間はトレードオフの関係にあった。
【００１５】
そこで、図１によれば、ＮＭＯＳラッチに２個のＮＭＯＳトランジスタ９４，９５が付加されている。これにより、ビット線切り離し回路２０の遅延時間を経なくても、ＮＭＯＳラッチを構成するＮＭＯＳトランジスタ３４，３５のゲート電極にビット線対ＢＬ，/ＢＬの電位変化が直接入力されているので、従来よりも前記遅延時間分は早く活性化できる。この早く活性化できる分を初期増幅に割けば、後段の急峻なソース電位引き込みを行うセンスアンプ動作開始時刻は、従来と比較して早くできる。したがって、高速性と安定性を兼ね備えたセンスアンプ回路を提供することが可能である。
【００１６】
また、図１の構成によれば、出力ラッチ７０の前段に差動増幅器５０を設けたことにより、初段増幅の高速化のためにかなり急峻にソース電位をＶssレベルに引っ張り、結果的に初段出力ノードＶａ，/Ｖａが中間電位を切る低いレベルに引き込まれた場合でも、ＰＭＯＳトランジスタ５１，５２とＮＭＯＳトランジスタ５３，５４とのスタティック動作により少々のノイズはフィルタされる結果、出力ラッチ７０の誤動作を防止できる。
【００１７】
図２は、本発明に係るセンスアンプ回路の第２の構成例を示している。図２中のビット線切り離し回路２０は、初段出力ノード対Ｖａ，/Ｖａからビット線対ＢＬ，/ＢＬへの電位のフィードバックを遮断できるように、２つの直列ＮＭＯＳトランジスタ２３，２４で構成された第１のＭＯＳトランジスタ対と、他の２つの直列ＮＭＯＳトランジスタ２５，２６で構成された第２のＭＯＳトランジスタ対とを備えている。一方の直列ＮＭＯＳトランジスタ２３，２５の各々のゲート電極はビット線対ＢＬ，/ＢＬに接続され、かつ他方の直列トランジスタ２４，２６の各々のゲート電極は遮断タイミングを表す制御信号（ワンショット信号）ＣＴＲＬＤに接続されている。図２中の１００は、ＣＴＲＬからＣＴＲＬＤを生成するためのワンショット回路である。図２中のＣＭＯＳラッチ３０は、ビット線対ＢＬ，/ＢＬの電位変化に応じて初段出力ノード対Ｖａ，/Ｖａの電位差を増幅するように、ＰＭＯＳラッチを構成する２個のＰＭＯＳトランジスタ３１，３２と、ＮＭＯＳラッチを構成する２個のＮＭＯＳトランジスタ３７，３８とを備えている。ＰＭＯＳトランジスタ３１，３２の各々のソース電極はビット線切り離し回路２０を介さずに直接ビット線対ＢＬ，/ＢＬにクロスカップルされ、かつその各々のゲート電極はビット線切り離し回路２０の後段の初段出力ノード対Ｖａ，/Ｖａにクロスカップルされている。
【００１８】
図２中のビット線切り離し回路２０の特徴は、ビット線対ＢＬ，/ＢＬの差動電位をＶccレベルから中間電位にレベルシフトする役割と、電位差自身を初期増幅する役割とを持っている点にある。このビット線切り離し回路２０でレベルシフトされた電位は、より効果的にＣＭＯＳラッチ３０の増幅動作を助けることが可能である。従来は、ＣＭＯＳラッチを活性化させると、まずはビット線対ＢＬ，/ＢＬの電位がＶccレベル付近であるためにＮＭＯＳラッチしか動作しないし、このＮＭＯＳラッチも感度の比較的低いところでしか初期動作できないので、実質は差動電位をレベルシフトしているだけである。それに比較して、図２の構成は、ＣＭＯＳラッチ３０を活性化する前に、従来とは違い、ビット線切り離し回路２０で劣化した差動電位ではなく、ビット線対ＢＬ，/ＢＬ自体の電位を直接レベルシフトできるので、より高速かつ正確にレベルシフトができ、その後にＣＭＯＳラッチ３０を活性化するときには感度が良い中間レベル付近で動作することが可能となる。
【００１９】
図３は、図１又は図２のセンスアンプ回路の第１の部分変形例を示している。この変形例は、前記第２段出力ノードＶｂ，/Ｖｂの次段に、更に第３段出力ノード対Ｖｃ，/Ｖｃを設けたものである。図３において、１１０は差動増幅器、１２０はＶccプリチャージ回路、１３０は出力ラッチである。初段出力ノード対Ｖａ，/Ｖａは電源電圧Ｖccに、第２段出力ノード対Ｖｂ，/Ｖｂは接地電圧Ｖssに、第３段出力ノード対Ｖｃ，/Ｖｃは電源電圧Ｖccにそれぞれプリチャージされるようになっている。差動増幅器１１０は、第２段出力ノード対Ｖｂ，/Ｖｂの電位変化に応じて第３段出力ノード対Ｖｃ，/Ｖｃの電位差を増幅するように、２個のＮＭＯＳトランジスタ１１１，１１２と、２個のＰＭＯＳトランジスタ１１３，１１４とで構成されており、両ＮＭＯＳトランジスタ１１１，１１２の各々のゲート電極で第２段出力ノード対Ｖｂ，/Ｖｂの電位を受けるようになっている。出力ラッチ１３０は、入出力がクロスカップルされた２個のＮＡＮＤゲート１３１，１３２で構成されている。図３の構成によれば、図１又は図２中の出力構成より確実に出力ラッチ１３０の誤動作を防止できる。
【００２０】
図４は、図１又は図２のセンスアンプ回路の第２の部分変形例を示している。この変形例では、差動増幅器１１０中のＮＭＯＳトランジスタ１１１，１１２の各々のゲート電極と、第２段出力ノード対Ｖｂ，/Ｖｂにクロスカップルされたソース電極とで当該第２段出力ノード対Ｖｂ，/Ｖｂの電位を受けるようになっている。図４の構成によれば、ＮＭＯＳトランジスタ１１１，１１２は、ゲート電位とソース電位が共に逆方向に変化するので高速なスイッチングが可能である。この構成であれば、両方のＮＭＯＳトランジスタ１１１，１１２が同時にオンすることは決してなく極めて安定な動作が可能であるため、次段の出力ラッチ１３０を構成するＮＡＮＤゲート１３１，１３２の論理反転の閾値レベルはかなり浅くしても大丈夫である。その分、高速動作を実現できる。
【００２１】
図３又は図４中の初段出力ノード対Ｖａ，/Ｖａが２個のＮＡＮＤゲート１３１，１３２のクロスカップルで構成された出力ラッチ１３０に直接接続された場合を想定すると、出力ラッチ１３０の２入力が瞬間でも同時に“Ｌ”レベルに達すると当該出力ラッチ１３０の誤動作が生じる。電位レベルの関係でＣＭＯＳラッチは実質的にＮＭＯＳラッチのみで増幅することになるため、初段出力ノードＶａ，/Ｖａは略中間電位レベルまで大きく下降することがあり得るのである。この問題を起きにくくするためには、ＮＡＮＤゲート１３１，１３２の論理反転の閾値レベルを深めに設定することなどが通常行われるが、遅延時間の増大に繋がる。上記のとおり図１〜図４中の出力構成は、この課題を解決し得るものである。
【００２２】
なお、図１〜図４ではビット線対ＢＬ，/ＢＬが電源電圧Ｖccにプリチャージされるタイプで説明したが、もちろん、ビット線対ＢＬ，/ＢＬが接地電圧Ｖssにプリチャージされるタイプにも同様な考え方が適用できる。例えば、図１中のＣＭＯＳラッチ３０において、ＰＭＯＳトランジスタ３１，３２をＮＭＯＳトランジスタ構成に、ＮＭＯＳトランジスタ３３〜３６をＰＭＯＳトランジスタ構成にそれぞれ置き換えればよい。
【００２３】
【発明の効果】
以上説明してきたとおり、本発明によれば、ラッチを構成するＭＯＳトランジスタのゲート電極又はソース電極がビット線切り離し回路を介さずに直接ビット線に接続された構成を採用したので、ビット線切り離し回路の従来の効果を維持しながら、センスアンプ回路の高速性及び安定性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係るセンスアンプ回路の構成例を示す回路図である。
【図２】本発明に係るセンスアンプ回路の他の構成例を示す回路図である。
【図３】図１又は図２のセンスアンプ回路の第１の部分変形例を示す回路図である。
【図４】図１又は図２のセンスアンプ回路の第２の部分変形例を示す回路図である。
【符号の説明】
１０ Ｖccプリチャージ回路
２０ ビット線切り離し回路
２１，２２ ＰＭＯＳトランジスタ
２３，２４，２５，２６ ＮＭＯＳトランジスタ
３０ ＣＭＯＳラッチ
３１，３２ ＰＭＯＳトランジスタ
３３，３４，３５，３６ ＮＭＯＳトランジスタ
３７，３８ ＮＭＯＳトランジスタ
４０ Ｖccプリチャージ回路
５０ 差動増幅器
５１，５２ ＰＭＯＳトランジスタ
５３，５４ ＮＭＯＳトランジスタ
６０ Ｖssプリチャージ回路
７０ 出力ラッチ
７１，７２ ＮＯＲゲート
８０ 遅延回路
８１ ＯＲ回路
８２ インバータ
９０ ラッチ制御回路
９１ ＰＭＯＳトランジスタ
９２ ＮＭＯＳトランジスタ
９３ 遅延回路
９４，９５ ＮＭＯＳトランジスタ
１００ ワンショット回路
１１０ 差動増幅器
１１１，１１２ ＮＭＯＳトランジスタ
１１３，１１４ ＰＭＯＳトランジスタ
１２０ Ｖccプリチャージ回路
１３０ 出力ラッチ
１３１，１３２ ＮＡＮＤゲート
ＢＬ，/ＢＬ ビット線対
ＣＴＲＬ 切り離し制御信号
ＣＴＲＬＤ ワンショット信号
ＣＴＲＬＭ 遅延制御信号
Ｖａ，/Ｖａ 初段出力ノード対
Ｖｂ，/Ｖｂ 第２段出力ノード対
Ｖｃ，/Ｖｃ 第３段出力ノード対
Ｖcc 電源電圧
Ｖot センス出力
Ｖss 接地電圧
【発明の属する技術分野】
本発明は、メモリ装置において読み出しデータを検出するためのセンスアンプ回路に関するものである。
【０００２】
【従来の技術】
ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ等のメモリ装置において、高速かつ安定に動作するセンスアンプ回路が求められている。特に、システムＬＳＩの高集積化に伴い高密度化が求められるＳＲＡＭでは、メモリセルの小面積化や低電圧化でセル電流が小さくなっても高速かつ安定な読み出し動作が求められる。
【０００３】
特開平１１−２８３３７７号公報には、フルラッチ型センスアンプ回路の一例が示されている。これは、メモリセルの記憶データを表すビット線対の電位変化に応じて出力ノード対の電位差を増幅するためのＣＭＯＳラッチと、出力ノード対からビット線対への電位のフィードバックを遮断するためのビット線切り離し回路とを備えたものである。ビット線切り離し回路は、ビット線対とＣＭＯＳラッチとの間に介在したＰＭＯＳトランジスタ対で構成されている。このＰＭＯＳトランジスタ対は、ＣＭＯＳラッチを活性化する時に当該ＣＭＯＳラッチをビット線対から切り離すことで、当該ＣＭＯＳラッチの負荷を減らす役割をしている。つまり、ビット線対の電位変化に応じた微小な電位差が出力ノード対に生じた時点でＣＭＯＳラッチをビット線対から切り離して活性化することにより、当該ＣＭＯＳラッチの高速増幅動作を可能にしている。
【０００４】
【発明が解決しようとする課題】
上記ビット線切り離し回路を構成するＰＭＯＳトランジスタ対は、ラッチ活性化後の増幅速度を増加させる働きがある一方で、当該ＰＭＯＳトランジスタ自身の抵抗成分のためにデータ転送遅延の原因となる。この抵抗成分を小さくしようとするとトランジスタサイズを大きくしなければならないが、大きくすると切り離しをするときのカップリングノイズが大きくなる等の副作用がある。したがって、従来は一定のデータ転送遅延時間を犠牲にせざるを得なかった。
【０００５】
本発明の目的は、ビット線切り離し回路の従来の効果を維持しながら、センスアンプ回路の高速性及び安定性を向上させることにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明に係るセンスアンプ回路は、ラッチを構成するＭＯＳトランジスタのゲート電極又はソース電極がビット線切り離し回路を介さずに直接ビット線に接続された構成を採用したものである。しかも、ビット線対の電位変化に応じた微小な電位差が出力ノード対に生じた時点で、前記ラッチがビット線切り離し回路によりビット線対から切り離されかつ当該ラッチが活性化されるように構成した。
【０００７】
【発明の実施の形態】
図１は、本発明に係るセンスアンプ回路の第１の構成例を示している。図１において、１０はＶccプリチャージ回路、２０はビット線切り離し回路、３０はＣＭＯＳラッチ、４０はＶccプリチャージ回路、５０は差動増幅器、６０はＶssプリチャージ回路、７０は出力ラッチ、８０は遅延回路、８１はＯＲ回路、８２はインバータ、９０はラッチ制御回路、ＢＬ，/ＢＬはビット線対、ＣＴＲＬは切り離し制御信号、ＣＴＲＬＭは遅延制御信号、Ｖａ，/Ｖａは初段出力ノード対、Ｖｂ，/Ｖｂは第２段出力ノード対、Ｖotはセンス出力である。ビット線対ＢＬ，/ＢＬは電源電圧Ｖccに、初段出力ノード対Ｖａ，/Ｖａも電源電圧Ｖccに、第２段出力ノード対Ｖｂ，/Ｖｂは接地電圧Ｖssにそれぞれプリチャージされるようになっている。
【０００８】
ビット線切り離し回路２０は、初段出力ノード対Ｖａ，/Ｖａからビット線対ＢＬ，/ＢＬへの電位のフィードバックを遮断できるように、ビット線対ＢＬ，/ＢＬとＣＭＯＳラッチ３０との間に介在した２個のＰＭＯＳトランジスタ２１，２２で構成されている。
【０００９】
ＣＭＯＳラッチ３０は、ビット線対ＢＬ，/ＢＬの電位変化に応じて初段出力ノード対Ｖａ，/Ｖａの電位差を増幅するように、ＰＭＯＳラッチを構成する２個のＰＭＯＳトランジスタ３１，３２と、ＮＭＯＳラッチを構成する４個の直列ＮＭＯＳトランジスタ３３，３４，３５，３６とを備えている。ＰＭＯＳトランジスタ３１，３２の各々のゲート電極はビット線切り離し回路２０の後段の初段出力ノード対Ｖａ，/Ｖａにクロスカップルされている。ＮＭＯＳトランジスタ３４，３５の各々のゲート電極はビット線切り離し回路２０を介さずに直接ビット線対ＢＬ，/ＢＬにクロスカップルされ、かつＮＭＯＳトランジスタ３３，３６の各々のゲート電極はビット線切り離し回路２０の後段の初段出力ノード対Ｖａ，/Ｖａにクロスカップルされている。
【００１０】
差動増幅器５０は、初段出力ノード対Ｖａ，/Ｖａの電位変化に応じて第２段出力ノード対Ｖｂ，/Ｖｂの電位差を増幅するように、２個のＰＭＯＳトランジスタ５１，５２と、２個のＮＭＯＳトランジスタ５３，５４とで構成されており、両ＰＭＯＳトランジスタ５１，５２の各々のゲート電極で初段出力ノード対Ｖａ，/Ｖａの電位を受けるようになっている。
【００１１】
出力ラッチ７０は、入出力がクロスカップルされた２個のＮＯＲゲート７１，７２で構成されている。
【００１２】
ラッチ制御回路９０は、１個のＰＭＯＳトランジスタ９１と、３個のＮＭＯＳトランジスタ９２，９４，９５と、遅延回路９３とで構成されている。ＣＭＯＳラッチ３０中の２個の直列ＮＭＯＳトランジスタ３３，３４の中間接続ノードにＮＭＯＳトランジスタ９４が、ＣＭＯＳラッチ３０の中の残り２個の直列ＮＭＯＳトランジスタ３５，３６の中間接続ノードにＮＭＯＳトランジスタ９５がそれぞれ付加接続され、これら付加接続されたＮＭＯＳトランジスタ９４，９５の各々が、４個の直列ＮＭＯＳトランジスタ３３〜３６からなるＮＭＯＳラッチの活性化より遅れて活性化されるように構成されている。
【００１３】
図１の構成によれば、ＮＭＯＳラッチにおいて、直列接続されたＮＭＯＳトランジスタ３４，３５が、ビット線対ＢＬ，/ＢＬの電位変化に高速に追従できる。また、ＮＭＯＳトランジスタ３３，３６のゲート電極も、ビット線切り離し回路２０の遅延時間後、ビット線対ＢＬ，/ＢＬの電位変化に追従し、正帰還をかけながらゲート電位が変化するので、従来よりビット線対ＢＬ，/ＢＬの電位変化に対する高速追従が可能になる。
【００１４】
さて、正帰還のラッチは高速性の点では最も優れた増幅技術であるが、ソース電極の電荷を急速に引き抜くとトランジスタペア間のわずかなアンバランスの影響を非常に大きく引き出してしまう欠点を有している。そのため、従来は、センスアンプ回路の活性化を２段階に分け、始めはソース電位をゆっくりした勾配で変化させ、ある程度初期増幅が完了した時点で前記ソース電極の電荷を急速な勾配で引き抜く制御が行われていた。しかしながら、もちろん、２段階に分ける分、遅延時間も発生する。つまり、センスアンプ回路の誤動作と増幅遅延時間はトレードオフの関係にあった。
【００１５】
そこで、図１によれば、ＮＭＯＳラッチに２個のＮＭＯＳトランジスタ９４，９５が付加されている。これにより、ビット線切り離し回路２０の遅延時間を経なくても、ＮＭＯＳラッチを構成するＮＭＯＳトランジスタ３４，３５のゲート電極にビット線対ＢＬ，/ＢＬの電位変化が直接入力されているので、従来よりも前記遅延時間分は早く活性化できる。この早く活性化できる分を初期増幅に割けば、後段の急峻なソース電位引き込みを行うセンスアンプ動作開始時刻は、従来と比較して早くできる。したがって、高速性と安定性を兼ね備えたセンスアンプ回路を提供することが可能である。
【００１６】
また、図１の構成によれば、出力ラッチ７０の前段に差動増幅器５０を設けたことにより、初段増幅の高速化のためにかなり急峻にソース電位をＶssレベルに引っ張り、結果的に初段出力ノードＶａ，/Ｖａが中間電位を切る低いレベルに引き込まれた場合でも、ＰＭＯＳトランジスタ５１，５２とＮＭＯＳトランジスタ５３，５４とのスタティック動作により少々のノイズはフィルタされる結果、出力ラッチ７０の誤動作を防止できる。
【００１７】
図２は、本発明に係るセンスアンプ回路の第２の構成例を示している。図２中のビット線切り離し回路２０は、初段出力ノード対Ｖａ，/Ｖａからビット線対ＢＬ，/ＢＬへの電位のフィードバックを遮断できるように、２つの直列ＮＭＯＳトランジスタ２３，２４で構成された第１のＭＯＳトランジスタ対と、他の２つの直列ＮＭＯＳトランジスタ２５，２６で構成された第２のＭＯＳトランジスタ対とを備えている。一方の直列ＮＭＯＳトランジスタ２３，２５の各々のゲート電極はビット線対ＢＬ，/ＢＬに接続され、かつ他方の直列トランジスタ２４，２６の各々のゲート電極は遮断タイミングを表す制御信号（ワンショット信号）ＣＴＲＬＤに接続されている。図２中の１００は、ＣＴＲＬからＣＴＲＬＤを生成するためのワンショット回路である。図２中のＣＭＯＳラッチ３０は、ビット線対ＢＬ，/ＢＬの電位変化に応じて初段出力ノード対Ｖａ，/Ｖａの電位差を増幅するように、ＰＭＯＳラッチを構成する２個のＰＭＯＳトランジスタ３１，３２と、ＮＭＯＳラッチを構成する２個のＮＭＯＳトランジスタ３７，３８とを備えている。ＰＭＯＳトランジスタ３１，３２の各々のソース電極はビット線切り離し回路２０を介さずに直接ビット線対ＢＬ，/ＢＬにクロスカップルされ、かつその各々のゲート電極はビット線切り離し回路２０の後段の初段出力ノード対Ｖａ，/Ｖａにクロスカップルされている。
【００１８】
図２中のビット線切り離し回路２０の特徴は、ビット線対ＢＬ，/ＢＬの差動電位をＶccレベルから中間電位にレベルシフトする役割と、電位差自身を初期増幅する役割とを持っている点にある。このビット線切り離し回路２０でレベルシフトされた電位は、より効果的にＣＭＯＳラッチ３０の増幅動作を助けることが可能である。従来は、ＣＭＯＳラッチを活性化させると、まずはビット線対ＢＬ，/ＢＬの電位がＶccレベル付近であるためにＮＭＯＳラッチしか動作しないし、このＮＭＯＳラッチも感度の比較的低いところでしか初期動作できないので、実質は差動電位をレベルシフトしているだけである。それに比較して、図２の構成は、ＣＭＯＳラッチ３０を活性化する前に、従来とは違い、ビット線切り離し回路２０で劣化した差動電位ではなく、ビット線対ＢＬ，/ＢＬ自体の電位を直接レベルシフトできるので、より高速かつ正確にレベルシフトができ、その後にＣＭＯＳラッチ３０を活性化するときには感度が良い中間レベル付近で動作することが可能となる。
【００１９】
図３は、図１又は図２のセンスアンプ回路の第１の部分変形例を示している。この変形例は、前記第２段出力ノードＶｂ，/Ｖｂの次段に、更に第３段出力ノード対Ｖｃ，/Ｖｃを設けたものである。図３において、１１０は差動増幅器、１２０はＶccプリチャージ回路、１３０は出力ラッチである。初段出力ノード対Ｖａ，/Ｖａは電源電圧Ｖccに、第２段出力ノード対Ｖｂ，/Ｖｂは接地電圧Ｖssに、第３段出力ノード対Ｖｃ，/Ｖｃは電源電圧Ｖccにそれぞれプリチャージされるようになっている。差動増幅器１１０は、第２段出力ノード対Ｖｂ，/Ｖｂの電位変化に応じて第３段出力ノード対Ｖｃ，/Ｖｃの電位差を増幅するように、２個のＮＭＯＳトランジスタ１１１，１１２と、２個のＰＭＯＳトランジスタ１１３，１１４とで構成されており、両ＮＭＯＳトランジスタ１１１，１１２の各々のゲート電極で第２段出力ノード対Ｖｂ，/Ｖｂの電位を受けるようになっている。出力ラッチ１３０は、入出力がクロスカップルされた２個のＮＡＮＤゲート１３１，１３２で構成されている。図３の構成によれば、図１又は図２中の出力構成より確実に出力ラッチ１３０の誤動作を防止できる。
【００２０】
図４は、図１又は図２のセンスアンプ回路の第２の部分変形例を示している。この変形例では、差動増幅器１１０中のＮＭＯＳトランジスタ１１１，１１２の各々のゲート電極と、第２段出力ノード対Ｖｂ，/Ｖｂにクロスカップルされたソース電極とで当該第２段出力ノード対Ｖｂ，/Ｖｂの電位を受けるようになっている。図４の構成によれば、ＮＭＯＳトランジスタ１１１，１１２は、ゲート電位とソース電位が共に逆方向に変化するので高速なスイッチングが可能である。この構成であれば、両方のＮＭＯＳトランジスタ１１１，１１２が同時にオンすることは決してなく極めて安定な動作が可能であるため、次段の出力ラッチ１３０を構成するＮＡＮＤゲート１３１，１３２の論理反転の閾値レベルはかなり浅くしても大丈夫である。その分、高速動作を実現できる。
【００２１】
図３又は図４中の初段出力ノード対Ｖａ，/Ｖａが２個のＮＡＮＤゲート１３１，１３２のクロスカップルで構成された出力ラッチ１３０に直接接続された場合を想定すると、出力ラッチ１３０の２入力が瞬間でも同時に“Ｌ”レベルに達すると当該出力ラッチ１３０の誤動作が生じる。電位レベルの関係でＣＭＯＳラッチは実質的にＮＭＯＳラッチのみで増幅することになるため、初段出力ノードＶａ，/Ｖａは略中間電位レベルまで大きく下降することがあり得るのである。この問題を起きにくくするためには、ＮＡＮＤゲート１３１，１３２の論理反転の閾値レベルを深めに設定することなどが通常行われるが、遅延時間の増大に繋がる。上記のとおり図１〜図４中の出力構成は、この課題を解決し得るものである。
【００２２】
なお、図１〜図４ではビット線対ＢＬ，/ＢＬが電源電圧Ｖccにプリチャージされるタイプで説明したが、もちろん、ビット線対ＢＬ，/ＢＬが接地電圧Ｖssにプリチャージされるタイプにも同様な考え方が適用できる。例えば、図１中のＣＭＯＳラッチ３０において、ＰＭＯＳトランジスタ３１，３２をＮＭＯＳトランジスタ構成に、ＮＭＯＳトランジスタ３３〜３６をＰＭＯＳトランジスタ構成にそれぞれ置き換えればよい。
【００２３】
【発明の効果】
以上説明してきたとおり、本発明によれば、ラッチを構成するＭＯＳトランジスタのゲート電極又はソース電極がビット線切り離し回路を介さずに直接ビット線に接続された構成を採用したので、ビット線切り離し回路の従来の効果を維持しながら、センスアンプ回路の高速性及び安定性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係るセンスアンプ回路の構成例を示す回路図である。
【図２】本発明に係るセンスアンプ回路の他の構成例を示す回路図である。
【図３】図１又は図２のセンスアンプ回路の第１の部分変形例を示す回路図である。
【図４】図１又は図２のセンスアンプ回路の第２の部分変形例を示す回路図である。
【符号の説明】
１０ Ｖccプリチャージ回路
２０ ビット線切り離し回路
２１，２２ ＰＭＯＳトランジスタ
２３，２４，２５，２６ ＮＭＯＳトランジスタ
３０ ＣＭＯＳラッチ
３１，３２ ＰＭＯＳトランジスタ
３３，３４，３５，３６ ＮＭＯＳトランジスタ
３７，３８ ＮＭＯＳトランジスタ
４０ Ｖccプリチャージ回路
５０ 差動増幅器
５１，５２ ＰＭＯＳトランジスタ
５３，５４ ＮＭＯＳトランジスタ
６０ Ｖssプリチャージ回路
７０ 出力ラッチ
７１，７２ ＮＯＲゲート
８０ 遅延回路
８１ ＯＲ回路
８２ インバータ
９０ ラッチ制御回路
９１ ＰＭＯＳトランジスタ
９２ ＮＭＯＳトランジスタ
９３ 遅延回路
９４，９５ ＮＭＯＳトランジスタ
１００ ワンショット回路
１１０ 差動増幅器
１１１，１１２ ＮＭＯＳトランジスタ
１１３，１１４ ＰＭＯＳトランジスタ
１２０ Ｖccプリチャージ回路
１３０ 出力ラッチ
１３１，１３２ ＮＡＮＤゲート
ＢＬ，/ＢＬ ビット線対
ＣＴＲＬ 切り離し制御信号
ＣＴＲＬＤ ワンショット信号
ＣＴＲＬＭ 遅延制御信号
Ｖａ，/Ｖａ 初段出力ノード対
Ｖｂ，/Ｖｂ 第２段出力ノード対
Ｖｃ，/Ｖｃ 第３段出力ノード対
Ｖcc 電源電圧
Ｖot センス出力
Ｖss 接地電圧
Claims (9)
- メモリ装置において読み出しデータを検出するためのセンスアンプ回路であって、
ビット線対の電位変化に応じて出力ノード対の電位差を増幅するためのラッチと、
前記出力ノード対から前記ビット線対への電位のフィードバックを遮断するためのビット線切り離し回路とを備え、
前記ラッチを構成する少なくとも２つのＭＯＳトランジスタの各々のゲート電極が前記ビット線切り離し回路を介さずに直接前記ビット線対に接続され、
前記ビット線対の電位変化に応じた微小な電位差が前記出力ノード対に生じた時点で、前記ラッチが前記ビット線切り離し回路により前記ビット線対から切り離されかつ前記ラッチが活性化されるように構成されたことを特徴とするセンスアンプ回路。 - 請求項１記載のセンスアンプ回路において、
前記ビット線切り離し回路は、前記ビット線対と前記ラッチとの間に介在したＭＯＳトランジスタ対を備え、
前記ラッチは、前記ビット線対が電源電圧にプリチャージされる場合にはＮＭＯＳ導電型を、前記ビット線対が接地電圧にプリチャージされる場合にはＰＭＯＳ導電型をそれぞれ有する第１及び第２のラッチトランジスタ対を備え、
前記第１及び第２のラッチトランジスタ対は互いに直列接続され、前記第１のラッチトランジスタ対は互いに直列接続された第１及び第２のトランジスタを、前記第２のラッチトランジスタ対は互いに直列接続された第３及び第４のトランジスタをそれぞれ有し、前記第２及び第３トランジスタの各々のゲート電極は前記ビット線切り離し回路を介さずに直接前記ビット線対にクロスカップルされ、かつ前記第１及び第４トランジスタの各々のゲート電極は前記出力ノード対にクロスカップルされたことを特徴とするセンスアンプ回路。 - 請求項２記載のセンスアンプ回路において、
前記第１のトランジスタと前記第２のトランジスタとの中間接続ノードと、前記第３のトランジスタと前記第４のトランジスタとの中間接続ノードとにそれぞれ１個の付加トランジスタが接続され、
前記付加トランジスタの各々が前記第１及び第２のラッチトランジスタ対の活性化より遅れて活性化されるように構成されたことを特徴とするセンスアンプ回路。 - メモリ装置において読み出しデータを検出するためのセンスアンプ回路であって、
ビット線対の電位変化に応じて出力ノード対の電位差を増幅するためのラッチと、
前記出力ノード対から前記ビット線対への電位のフィードバックを遮断するためのビット線切り離し回路とを備え、
前記ラッチを構成する少なくとも２つのＭＯＳトランジスタの各々のソース電極が前記ビット線切り離し回路を介さずに直接前記ビット線対に接続され、
前記ビット線対の電位変化に応じた微小な電位差が前記出力ノード対に生じた時点で、前記ラッチが前記ビット線切り離し回路により前記ビット線対から切り離されかつ前記ラッチが活性化されるように構成されたことを特徴とするセンスアンプ回路。 - 請求項４記載のセンスアンプ回路において、
前記ビット線切り離し回路は、互いに直列接続された第１及び第２のＭＯＳトランジスタ対を備え、
前記第１のＭＯＳトランジスタ対は互いに直列接続された第１及び第２のトランジスタを、前記第２のＭＯＳトランジスタ対は互いに直列接続された第３及び第４のトランジスタをそれぞれ有し、前記第１及び第４のトランジスタの各々のゲート電極が前記ビット線対に接続され、かつ前記第２及び第３のトランジスタの各々のゲート電極が遮断タイミングを表す制御信号に接続されたことを特徴とするセンスアンプ回路。 - 請求項５記載のセンスアンプ回路において、
前記ラッチは、前記ビット線対が電源電圧にプリチャージされる場合にはＰＭＯＳ導電型を、前記ビット線対が接地電圧にプリチャージされる場合にはＮＭＯＳ導電型をそれぞれ有するラッチトランジスタ対を備え、
前記ラッチトランジスタ対の各々のソース電極が前記ビット線切り離し回路を介さずに直接前記ビット線対にクロスカップルされ、かつ前記ラッチトランジスタ対の各々のゲート電極が前記出力ノード対にクロスカップルされたことを特徴とするセンスアンプ回路。 - 請求項１又は４に記載のセンスアンプ回路において、
前記出力ノード対の電位変化に応じて第２段出力ノード対の電位差を増幅するための第１の差動増幅器を更に備え、
前記第１の差動増幅器は、前記ビット線対のプリチャージ電位と実質的に同じレベルにプリチャージされた前記出力ノード対の電位を、当該出力ノード対のプリチャージレベルでカットオフする導電型を持つＭＯＳトランジスタ対の各々のゲート電極で受け、かつ当該出力ノード対のプリチャージレベルとは逆の電位にプリチャージされた前記第２段出力ノード対の電位差を増幅するように構成されたことを特徴とするセンスアンプ回路。 - 請求項７記載のセンスアンプ回路において、
前記第２段出力ノード対の電位変化に応じて第３段出力ノード対の電位差を増幅するための第２の差動増幅器を更に備え、
前記第２の差動増幅器は、前記第２段出力ノード対の電位を、当該第２段出力ノード対のプリチャージレベルでカットオフする導電型を持つＭＯＳトランジスタ対の各々のゲート電極で受け、かつ当該第２段出力ノード対のプリチャージレベルとは逆の電位にプリチャージされた前記第３段出力ノード対の電位差を増幅するように構成されたことを特徴とするセンスアンプ回路。 - 請求項７記載のセンスアンプ回路において、
前記第２段出力ノード対の電位変化に応じて第３段出力ノード対の電位差を増幅するための第２の差動増幅器を更に備え、
前記第２の差動増幅器は、前記第２段出力ノード対の電位を、当該第２段出力ノード対のプリチャージレベルでカットオフする導電型を持つＭＯＳトランジスタ対の各々のゲート電極と、当該第２段出力ノード対にクロスカップルされたソース電極とで受け、かつ当該第２段出力ノード対のプリチャージレベルとは逆の電位にプリチャージされた前記第３段出力ノード対の電位差を増幅するように構成されたことを特徴とするセンスアンプ回路。
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