[go: up one dir, main page]

KR101143444B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR101143444B1
KR101143444B1 KR1020100027899A KR20100027899A KR101143444B1 KR 101143444 B1 KR101143444 B1 KR 101143444B1 KR 1020100027899 A KR1020100027899 A KR 1020100027899A KR 20100027899 A KR20100027899 A KR 20100027899A KR 101143444 B1 KR101143444 B1 KR 101143444B1
Authority
KR
South Korea
Prior art keywords
pull
power
driving
driving voltage
driver
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020100027899A
Other languages
English (en)
Other versions
KR20110108614A (ko
Inventor
송호욱
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100027899A priority Critical patent/KR101143444B1/ko
Publication of KR20110108614A publication Critical patent/KR20110108614A/ko
Application granted granted Critical
Publication of KR101143444B1 publication Critical patent/KR101143444B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/462—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

반도체 메모리 장치는 액티브 동작구간 동안 풀업 구동전압을 구동하는 전원 구동부와, 액티브 동작구간 중 초기 일정구간 동안 풀업 구동전압을 구동하는 보조 전원 구동부와, 전원 구동부 및 보조 전원 구동부에서 구동되는 풀업 구동전압을 풀업 전원라인으로 전달하는 풀업전원 전달부와, 풀업 전원라인을 통해서 공급되는 풀업 구동전압을 이용하여 증폭동작을 수행하는 비트라인 감지증폭부를 포함하며, 보조 전원 구동부는 풀업 구동전압의 구동시간을 조절하는 것을 특징으로 한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로서, 비트라인 감지증폭회로의 풀업 구동전압을 구동하는 기술에 관한 것이다.
일반적으로 반도체 장치는 외부 전원을 제공받아 다양한 전압레벨의 내부전압을 생성하고, 이러한 내부전압을 이용하여 내부회로를 동작시키고 있다.
도 1은 종래기술의 반도체 메모리 장치에 대한 구성도이다.
도 1을 참조하면, 반도체 메모리 장치는 전원 구동부(11)와, 보조 전원 구동부(12)와, 제1 풀업전원 전달부(21)와, 제2 풀업전원 전달부(22)와, 풀다운전원 전달부(23)와, 비트라인 감지증폭부(30)로 구성된다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
전원 구동부(11)는 액티브 신호(ACT)의 제어에 따라 출력노드(N0)에 풀업 구동전압(VCORE)을 구동한다. 전원 구동부(11)는 전원전압(VDD)을 다운 컨버팅 하여 풀업 구동전압(VCORE)을 출력한다.
보조 전원 구동부(12)는 딥 파워다운 신호(DPD)가 비활성화 되어 있을 때 풀업 구동전압(VCORE)을 출력노드(N0)에 구동한다. 즉, 보조 전원 구동부(12)는 딥 파워다운 동작구간이 아닌 대기모드(IDLE MODE)에서 출력노드(N0)의 전압레벨이 일정한 레벨 이상 유지하도록 한다. 보조 전원 구동부(12)는 액티브 동작이 시작되었을 때, 출력노드(N0)의 전압레벨이 빠르게 상승할 수 있도록 한다.
제1 풀업전원 전달부(21)는 제1 풀업전원 인에이블 신호(SAP1)의 제어에 따라 전원전압(VDD)을 풀업 전원라인(RTO)으로 구동한다. 또한, 제2 풀업전원 전달부(22)는 제2 풀업전원 인에이블 신호(SAP2)의 제어에 따라 전원전압(VDD) 보다 낮은 전압레벨의 풀업 구동전압(VCORE)을 풀업 전원라인(RTO)으로 구동한다. 여기에서 제1 풀업전원 전달부(21)는 전원전압단(VDD)과 풀업 전원라인(RTO) 사이에 접속되며, 제1 풀업전원 인에이블 신호(SAP1)의 제어를 받는 NMOS 트랜지스터(MN1)로 구성된다. 또한, 제2 풀업전원 전달부(22)는 출력노드(N0)와 풀업 전원라인(RTO) 사이에 접속되며, 제2 풀업전원 인에이블 신호(SAP2)의 제어를 받는 NMOS 트랜지스터(MN2)로 구성된다.
풀다운전원 전달부(23)는 풀다운전원 인에이블 신호(SAN)의 제어에 따라 풀다운 구동전압(VSS)을 풀다운 전원라인(SB)으로 전달한다. 여기에서 풀다운전원 전달부(23)는 접지전압단(VSS)과 풀다운 전원라인(SB) 사이에 접속되며, 풀다운전원 인에이블 신호(SAN)의 제어를 받는 NMOS 트랜지스터(MN3)로 구성된다.
비트라인 감지증폭부(30)는 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해서 공급되는 풀업 구동전압 및 풀다운 구동전압(VSS)을 이용하여 증폭동작을 수행한다.
도 2는 도 1의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 2의 타이밍 다이어그램 및 도 1을 참조하여, 상기와 같이 구성되는 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
우선, 액티브 펄스신호(ACT_PULSE)가 하이레벨로 펄싱하면, 액티브 신호(ACT)가 하이레벨로 활성화 된다.
다음으로, 제1 풀업전원 인에이블 신호(SAP1)가 일정시간 동안 하이레벨로 활성화 된다. 이때, 전원전압(VDD)이 풀업 전원라인(RTO)으로 구동되므로 풀업 전원라인(RTO)의 전압레벨은 빠르게 상승하게 된다. 즉, 전원전압(VDD)을 오버 드라이빙 전압으로 이용하여 풀업 전원라인(RTO)의 전압을 빠르게 상승시킨다.
다음으로, 제2 풀업전원 인에이블 신호(SAP2)는 제1 풀업전원 인에이블 신호(SAP1)가 로우레벨로 비활성화 되는 시점부터 하이레벨로 활성화 된다. 이때, 풀업 구동전압(VCORE)이 풀업 전원라인(RTO)으로 구동되므로, 풀업 전원라인(RTO)은 풀업 구동전압(VCORE)을 유지하게 된다.
즉, 액티브 동작모드의 초기구간 동안 풀업 전원라인(RTO)의 전압레벨을 전원전압(VDD)을 이용하게 빠르게 상승시키고, 초기구간 이후에는 전원전압(VDD) 보다 낮은 풀업 구동전압(VCORE)을 이용하여 풀업 전원라인(RTO)의 전압레벨을 일정한 레벨로 유지하게 된다. 이와 같은 방식은 풀업 전원라인(RTO)의 전압레벨을 빠르게 상승시켜서, 비트라인 감지증폭부(30)의 증폭동작이 빠르게 수행 되도록 한다. 하지만, 전원전압(VDD)과 풀업 구동전압(VCORE) 사이의 전압 차이가 클 경우, 풀업 전원라인(RTO)의 전압레벨이 안정적으로 유지되지 못하고 규정된 범위 이상 상승하게 되는 경우가 발생할 수 있다. 또한, 종래의 방식은 고집적화된 코어 영역에 풀업전원 전달부가 복수개 구비되므로, 레이아웃 측면에서 불리하다.
본 발명은 안정적인 풀업 구동전압을 공급할 수 있는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 안정적인 증폭동작을 수행하는 비트라인 감지증폭부를 포함한 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따르면, 액티브 동작구간 동안 풀업 구동전압을 구동하는 전원 구동부; 상기 액티브 동작구간 중 초기 일정구간 동안 상기 풀업 구동전압을 구동하는 보조 전원 구동부; 상기 전원 구동부 및 상기 보조 전원 구동부에서 구동되는 상기 풀업 구동전압을 풀업 전원라인으로 전달하는 풀업전원 전달부; 및 상기 풀업 전원라인을 통해서 공급되는 상기 풀업 구동전압을 이용하여 증폭동작을 수행하는 비트라인 감지증폭부를 포함하며, 상기 보조 전원 구동부는 상기 풀업 구동전압의 구동시간을 조절하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 액티브 동작구간 동안 풀업 구동전압을 구동하는 전원 구동부; 상기 액티브 동작구간 중 초기 일정구간 동안 상기 풀업 구동전압을 구동하는 제1 보조 전원 구동부; 딥 파워다운 동작구간을 제외한 구간동안 상기 풀업 구동전압을 구동하는 제2 보조 전원 구동부; 상기 전원 구동부 및 상기 제1 및 제2 보조 전원 구동부에서 구동되는 상기 풀업 구동전압을 풀업 전원라인으로 전달하는 풀업전원 전달부; 및 상기 풀업 전원라인을 통해서 공급되는 상기 풀업 구동전압을 이용하여 증폭동작을 수행하는 비트라인 감지증폭부를 포함하며, 상기 제1 보조 전원 구동부는 상기 풀업 구동전압의 구동시간을 조절하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 액티브 펄스신호에 응답하여 활성화 되는 액티브 신호의 제어에 따라 풀업 구동전압을 구동하는 전원 구동부; 상기 액티브 펄스신호에 응답하여 일정시간 동안 활성화 되는 제어펄스신호를 생성하는 제어펄스 생성부; 상기 제어펄스신호에 응답하여 상기 풀업 구동전압을 구동하는 제1 보조 전원 구동부; 딥 파워다운 신호에 응답하여 상기 풀업 구동전압을 구동하는 제2 보조 전원 구동부; 상기 액티브 신호 및 상기 제어펄스신호의 활성화 시점으로부터 일정시간 이후에 활성화 되는 풀업전원 인에이블 신호에 응답하여 상기 전원 구동부 및 상기 제1 및 제2 보조 전원 구동부에서 구동되는 상기 풀업 구동전압을 풀업 전원라인으로 전달하는 풀업전원 전달부; 및 상기 풀업 전원라인을 통해서 공급되는 상기 풀업 구동전압을 이용하여 증폭동작을 수행하는 비트라인 감지증폭부를 포함하는 반도체 메모리 장치가 제공된다.
도 1은 종래기술의 반도체 메모리 장치에 대한 구성도이다.
도 2는 도 1의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 4는 도 3의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 3을 참조하면, 반도체 메모리 장치는 전원 구동부(110)와, 제1 보조 전원 구동부(120)와, 제2 보조 전원 구동부(130)와, 풀업전원 전달부(210)와, 풀다운전원 전달부(220)와, 비트라인 감지증폭부(300)와, 제어펄스 생성부(400)를 포함한다.
참고적으로 제2 보조 전원 구동부(130) 및 제어펄스 생성부(400)는 실시예에 따라 선택적으로 구비되는 요소이다. 한편, 본 실시예에서 풀다운 전원라인(SB)에 풀다운 구동전압, 즉 접지전압(VSS)을 전달하는 풀다운전원 전달부(220)는 풀업 전원라인(RTO)에 풀업 구동전압(VCORE)이 구동될 때, 동시에 풀다운 구동전압(VSS)을 전달한다고 가정하기로 한다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
전원 구동부(110)는 액티브 동작구간 동안 풀업 구동전압(VCORE)을 구동한다. 전원 구동부(110)는 액티브 펄스신호(ACT_PULSE)에 응답하여 활성화 되는 액티브 신호(ACT)의 제어에 따라 출력노드(N0)에 풀업 구동전압(VCORE)을 구동한다. 여기에서 액티브 펄스신호(ACT_PULSE)는 액티브 동작을 지시하는 내부 커맨드 신호이며, 액티브 신호(ACT)는 액티브 펄스신호(ACT_PULSE)가 펄싱하면 액티브 동작구간 동안 하이레벨로 활성화 되는 신호이다. 참고적으로 전원 구동부(110)는 전원전압(VDD)을 다운 컨버팅 하여 풀업 구동전압(VCORE)을 출력한다.
제어펄스 생성부(400)는 액티브 펄스신호(ACT_PULSE)에 응답하여 일정시간 동안 활성화 되는 제어펄스신호(CTRL_PULSE)를 생성한다. 즉, 액티브 펄스신호(ACT_PULSE)는 액티브 동작구간 중 초기 일정구간 동안 하이레벨로 활성화 되는 신호이다. 제어펄스 생성부(400)는 제어펄스신호(CTRL_PULSE)의 활성화 시점 및 활성화 시간을 조절하도록 구성될 수 있다.
제1 보조 전원 구동부(120)는 액티브 동작구간 중 초기 일정구간 동안 풀업 구동전압(VCORE)을 구동한다. 즉, 제1 보조 전원 구동부(120)는 제어펄스신호(CTRL_PULSE)에 응답하여 출력노드(N0)에 풀업 구동전압(VCORE)을 구동한다. 따라서, 제1 보조 전원 구동부(120)는 제어펄스신호(CTRL_PULSE)의 활성화 시점 및 활성화 시간에 따라 풀업 구동전압(VCORE)의 구동시점 및 구동시간을 조절한다.
제2 보조 전원 구동부(130)는 딥 파워다운 동작구간을 제외한 구간동안 풀업 구동전압(VCORE)을 구동한다. 제2 보조 전원 구동부(130)는 딥 파워다운 신호(DPD)가 비활성화 되어 있을 때 풀업 구동전압(VCORE)을 출력노드(N0)에 구동한다. 즉, 제2 보조 전원 구동부(130)는 딥 파워다운 동작구간이 아닌 대기모드(IDLE MODE)에서 출력노드(N0)의 전압레벨이 일정한 레벨 이상 유지하도록 한다. 제2 보조 전원 구동부(130)는 액티브 동작이 시작되었을 때, 출력노드(N0)의 전압레벨이 빠르게 상승할 수 있도록 한다.
한편, 제1 보조 전원 구동부(120)는 전원 구동부(110) 보다 전원 구동력이 강하게 설계되고, 제2 보조 전원 구동부(130)는 전원 구동부(110) 보다 전원 구동력이 약하게 설계되는 것이 바람직하다. 제2 보조 전원 구동부(130)는 대기모드에서 출력노드(N0)의 전압레벨을 일정레벨로 유지하는 일종의 프리차지 역할을 하게 되므로, 전류소모를 고려하여 구동력이 상대적으로 약하게 설계된다. 또한, 제1 보조 전원 구동부(120)는 액티브 동작모드의 초기 일정구간 동안 강한 구동력으로 구동하여 풀업 전원라인(RTO)의 전압레벨을 빠르게 상승시키는 역할을 하므로 전류소모가 많더라도 전원 구동력이 상대적으로 강하게 설계된다.
풀업전원 전달부(210)는 전원 구동부(110) 및 제1 및 제2 보조 전원 구동부(120,130)에서 구동되는 풀업 구동전압(VCORE)을 풀업 전원라인(RTO)으로 전달한다. 이때, 풀업전원 전달부(210)는 전원 구동부(110)와 제1 및 제2 보조 전원 구동부(120,130)에서 풀업 구동전압(VCORE)을 구동한 시점으로부터 일정시간 이후에 풀업 구동전압(VCORE)을 전달하도록 구성된다. 여기에서 풀업전원 전달부(210)는 출력노드(N0)와 풀업 전원라인(RTO) 사이에 접속되며, 풀업전원 인에이블 신호(SAP)의 제어를 받는 NMOS 트랜지스터(MN1)로 구성된다. 풀업전원 전달부(210)는 액티브 신호(ACT) 및 제어펄스신호(CTRL_PULSE)의 활성화 시점으로부터 일정시간 이후에 활성화 되는 풀업전원 인에이블 신호(SAP)에 응답하여 전원 구동부(110) 및 제1 및 제2 보조 전원 구동부(120,130)에서 구동되는 풀업 구동전압(VCORE)을 풀업 전원라인(RTO)으로 전달한다.
풀다운전원 전달부(220)는 풀다운전원 인에이블 신호(SAN)에 응답하여 풀다운 구동전압(VSS)을 풀다운 전원라인(SB)으로 전달한다. 여기에서 풀다운전원 전달부(220)는 접지전압단(VSS)과 풀다운 전원라인(SB) 사이에 접속되며, 풀다운전원 인에이블 신호(SAN)의 제어를 받는 NMOS 트랜지스터(MN2)로 구성된다.
비트라인 감지증폭부(300)는 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해서 공급되는 풀업 구동전압(VCORE) 및 풀다운 구동전압(VSS)을 이용하여 증폭동작을 수행한다. 참고적으로 비트라인 감지증폭부(300)는 하이레벨의 데이터를 풀업 구동전압(VCORE)을 이용하여 증폭하며, 로우레벨의 데이터를 풀다운 구동전압(VSS)을 이용하여 증폭한다. 한편, 비트라인 감지증폭부(300)가 차동증폭회로로 구성된다면, 풀업 및 풀다운 구동전압(VCORE,VSS)을 이용하여 데이터를 차동증폭하게 된다.
도 4는 도 3의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 4의 타이밍 다이어그램 및 도 3을 참조하여, 상기와 같이 구성되는 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
우선, 액티브 펄스신호(ACT_PULSE)가 하이레벨로 펄싱하면, 액티브 신호(ACT)가 하이레벨로 활성화 된다. 이때, 제어펄스신호(CTRL_PULSE)는 액티브 신호(ACT)와는 달리 일정시간 동안에만 하이레벨로 활성화 된다. 액티브 신호(ACT)가 활성화 되었으므로, 전원 구동부(110)는 출력노드(N0)로 풀업 구동전압(VCORE)을 구동한다. 또한, 제어펄스신호(CTRL_PULSE)도 활성화 되었으므로, 제1 보조 전원 구동부(120)는 출력노드(N0)로 풀업 구동전압(VCORE)을 구동한다.
다음으로, 풀업전원 인에이블 신호(SAP)가 하이레벨로 활성화 되면 풀업전원 전달부(210)가 풀업 전원라인(RTO)으로 풀업 구동전압(VCORE)을 전달하기 시작하여 풀업 전원라인(RTO)의 전압레벨이 점진적으로 상승하게 된다.
이때, 액티브 동작모드의 초기구간, 즉, 제어펄스신호(CTRL_PULSE)가 활성화 되는 구간동안 강한 전원 구동력을 갖는 제1 보조 전원 구동부(120)가 전원 구동부(110)와 함께 풀업 구동전압(VCORE)을 구동하므로, 풀업 전원라인(RTO)의 전압레벨이 안정적으로 증가하게 된다. 즉, 풀업 전원라인(RTO)의 전압레벨이 규정된 범위 이하로 하강하거나, 규정된 범위 이상으로 상승하는 문제를 방지할 수 있다.
이와 같이 단일 전압레벨의 풀업 구동전압(VCORE)을 이용하여 데이터를 증폭하는 반도체 메모리 장치는 레이아웃을 단순화 시킬 수 있으므로 공간배치 측면에서 유리하다. 또한, 단일 전원을 구동하므로 전류소모를 감소시킬 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 이러한, 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
210 : 풀업전원 전달부
220 : 풀다운전원 전달부
도면에서 NMOS 트랜지스터는 각각 MNi (i=0,1,2, … ) 으로 표시함.

Claims (13)

  1. 액티브 동작구간 동안 풀업 구동전압을 구동하는 전원 구동부;
    상기 액티브 동작구간 중 초기 일정구간 동안 상기 풀업 구동전압을 구동하는 보조 전원 구동부;
    상기 전원 구동부 및 상기 보조 전원 구동부에서 구동되는 상기 풀업 구동전압을 풀업 전원라인으로 전달하는 풀업전원 전달부; 및
    상기 풀업 전원라인을 통해서 공급되는 상기 풀업 구동전압을 이용하여 증폭동작을 수행하는 비트라인 감지증폭부를 포함하며,
    상기 보조 전원 구동부는 상기 풀업 구동전압의 구동시간을 조절하고,
    상기 풀업전원 전달부는 상기 전원 구동부 및 상기 보조 전원 구동부에서 상기 풀업 구동전압을 구동한 시점으로부터 일정시간 이후에 상기 풀업 구동전압을 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 보조 전원 구동부의 구동시점 및 구동시간을 제어하기 위한 제어펄스신호를 생성하는 제어펄스 생성부를 더 포함하는 반도체 메모리 장치.
  3. 삭제
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 풀업전원 전달부는,
    풀업전원 인에이블 신호의 제어를 받는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 보조 전원 구동부는 상기 전원 구동부 보다 전원 구동력이 강한 것을 특징으로 하는 반도체 메모리 장치.
  6. 액티브 동작구간 동안 풀업 구동전압을 구동하는 전원 구동부;
    상기 액티브 동작구간 중 초기 일정구간 동안 상기 풀업 구동전압을 구동하는 제1 보조 전원 구동부;
    딥 파워다운 동작구간을 제외한 구간동안 상기 풀업 구동전압을 구동하는 제2 보조 전원 구동부;
    상기 전원 구동부 및 상기 제1 및 제2 보조 전원 구동부에서 구동되는 상기 풀업 구동전압을 풀업 전원라인으로 전달하는 풀업전원 전달부; 및
    상기 풀업 전원라인을 통해서 공급되는 상기 풀업 구동전압을 이용하여 증폭동작을 수행하는 비트라인 감지증폭부를 포함하며,
    상기 제1 보조 전원 구동부는 상기 풀업 구동전압의 구동시간을 조절하고,
    상기 풀업전원 전달부는 상기 전원 구동부와 상기 제1 및 제2 보조 전원 구동부에서 상기 풀업 구동전압을 구동한 시점으로부터 일정시간 이후에 상기 풀업 구동전압을 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 제1 보조 전원 구동부의 구동시점 및 구동시간을 제어하기 위한 제어펄스신호를 생성하는 제어펄스 생성부를 더 포함하는 반도체 메모리 장치.
  8. 삭제
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 풀업전원 전달부는,
    풀업전원 인에이블 신호의 제어를 받는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 제1 보조 전원 구동부는 상기 전원 구동부 보다 전원 구동력이 강하며, 상기 제2 보조 전원 구동부는 상기 전원 구동부 보다 전원 구동력이 약한 것을 특징으로 하는 반도체 메모리 장치.
  11. 액티브 펄스신호에 응답하여 활성화 되는 액티브 신호의 제어에 따라 풀업 구동전압을 구동하는 전원 구동부;
    상기 액티브 펄스신호에 응답하여 일정시간 동안 활성화 되는 제어펄스신호를 생성하는 제어펄스 생성부;
    상기 제어펄스신호에 응답하여 상기 풀업 구동전압을 구동하는 제1 보조 전원 구동부;
    딥 파워다운 신호에 응답하여 상기 풀업 구동전압을 구동하는 제2 보조 전원 구동부;
    상기 액티브 신호 및 상기 제어펄스신호의 활성화 시점으로부터 일정시간 이후에 활성화 되는 풀업전원 인에이블 신호에 응답하여 상기 전원 구동부 및 상기 제1 및 제2 보조 전원 구동부에서 구동되는 상기 풀업 구동전압을 풀업 전원라인으로 전달하는 풀업전원 전달부; 및
    상기 풀업 전원라인을 통해서 공급되는 상기 풀업 구동전압을 이용하여 증폭동작을 수행하는 비트라인 감지증폭부
    를 포함하는 반도체 메모리 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 제1 보조 전원 구동부는 상기 전원 구동부 보다 전원 구동력이 강하며, 상기 제2 보조 전원 구동부는 상기 전원 구동부 보다 전원 구동력이 약한 것을 특징으로 하는 반도체 메모리 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 제어펄스 생성부는,
    상기 제어펄스신호의 활성화 시점 및 활성화 시간을 조절하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020100027899A 2010-03-29 2010-03-29 반도체 메모리 장치 Expired - Fee Related KR101143444B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100027899A KR101143444B1 (ko) 2010-03-29 2010-03-29 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100027899A KR101143444B1 (ko) 2010-03-29 2010-03-29 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20110108614A KR20110108614A (ko) 2011-10-06
KR101143444B1 true KR101143444B1 (ko) 2012-05-23

Family

ID=45026133

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100027899A Expired - Fee Related KR101143444B1 (ko) 2010-03-29 2010-03-29 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR101143444B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100886628B1 (ko) 2006-05-10 2009-03-04 주식회사 하이닉스반도체 반도체 장치의 내부전압 생성회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100886628B1 (ko) 2006-05-10 2009-03-04 주식회사 하이닉스반도체 반도체 장치의 내부전압 생성회로

Also Published As

Publication number Publication date
KR20110108614A (ko) 2011-10-06

Similar Documents

Publication Publication Date Title
KR20060040109A (ko) 내부전원 발생장치
KR100604660B1 (ko) 오버드라이버의 구동력을 조절하는 반도체 메모리 소자
KR100567916B1 (ko) 반도체 메모리 소자의 전원 공급 장치 및 방법
KR20150137250A (ko) 반도체 장치 및 이를 포함하는 반도체 시스템
US20120188836A1 (en) Semiconductor memory apparatus
US7567469B2 (en) Over driving pulse generator
KR101153803B1 (ko) 반도체 장치의 퓨즈 회로
KR100954112B1 (ko) 반도체 메모리 소자
KR101068340B1 (ko) 집적 회로 및 반도체 메모리 장치
CN100428362C (zh) 包括有源负载电路的集成电路存储器件及其相关方法
KR101143444B1 (ko) 반도체 메모리 장치
KR102413984B1 (ko) 반도체 메모리 장치
KR100762881B1 (ko) 센스앰프 회로
KR100550632B1 (ko) 외부 전원전압의 변화에 무관하게 균일한 센싱마진시간을갖는비트라인 센싱 방법 및 그를 위한 메모리 장치
KR102034614B1 (ko) 반도체 메모리 장치
KR102043265B1 (ko) 센스앰프 및 이를 포함하는 반도체 장치
US7012840B2 (en) Semiconductor memory device having voltage driving circuit
KR20070097804A (ko) 센스앰프 회로
KR20160115484A (ko) 전원 구동 회로 및 이를 포함하는 반도체 장치
KR20110011832A (ko) 센스앰프 장치 및 그 구동방법
KR20140028556A (ko) 차동 신호 전송 구조를 가진 반도체 집적회로 및 그의 구동방법
KR20030057702A (ko) 센스앰프에 안정적인 전원공급을 위한 반도체 장치
KR101052925B1 (ko) 내부전압감지회로 및 이를 이용한 파워업신호 생성회로
KR20160046135A (ko) 반도체 장치 및 이를 포함하는 반도체 시스템
KR100680949B1 (ko) 메모리 장치용 내부전압 발생장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20100329

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20110530

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20120319

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20120430

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20120502

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20160309