KR20090070493A - 반도체 메모리 장치 - Google Patents
반도체 메모리 장치 Download PDFInfo
- Publication number
- KR20090070493A KR20090070493A KR1020070138519A KR20070138519A KR20090070493A KR 20090070493 A KR20090070493 A KR 20090070493A KR 1020070138519 A KR1020070138519 A KR 1020070138519A KR 20070138519 A KR20070138519 A KR 20070138519A KR 20090070493 A KR20090070493 A KR 20090070493A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- sense amplifier
- strobe signal
- strobe
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2272—Latency related aspects
Landscapes
- Dram (AREA)
Abstract
개시된 본 발명은 반도체 메모리 장치로서, 제 1 스트로브 신호를 입력받아 리피트 신호를 출력하는 리피터, 상기 리피트 신호에 응답하여 제 2 스트로브 신호를 생성하고, 상기 제 2 스트로브 신호를 소정시간 지연 시킨 제 3 스트로브 신호를 생성하는 스트로브 신호 생성부, 및 상기 제 2 스트로브 신호 및 제 3 스트로브 신호를 입력받아 데이터의 증폭 동작을 수행하기 위한 입출력 센스 앰프를 포함한다.
리피터(Repeater), 센스 앰프,
Description
본 발명은 반도체 메모리 장치로서, 보다 구체적으로는 입출력 센스 앰프(IOSA)를 인에이블 시키기 위한 신호 라인을 감소시켜 면적을 줄이기 위한 것이다.
일반적으로 반도체 메모리 장치는 복수의 뱅크를 가지며, 각각의 뱅크는 복수 개의 메모리 셀 블록으로 이루어지고, 메모리 셀 블록은 하나의 트랜지스터와 하나의 캐패시터로 이루어지는 메모리 셀이 복수 개로 이루어지며, 트랜지스터의 게이트 단자에 접속되는 워드 라인에 의해 메모리 셀을 선택하고, 트랜지스터의 드레인 단자에 접속된 캐패시터로부터 트랜지스터의 소오스 단자에 인가되는 전압을 증폭함으로써 센싱 과정이 이루어진다.
반도체 메모리 장치의 셀에 저정된 데이터는 액티브 명령 후 입력된 리드 명령에 의해 읽혀지도록 설계가 된다. 셀에 저장된 데이터는 워드 라인(Word Line 이하, WL)이 인에이블 되면, 비트 라인(Bit Line 이하, BL)에 실리고, 센스 앰프에 의해 증폭된다. 증폭된 데이터는 컬럼 선택 신호(YI)에 의해 비트라인(BL)과 SIO 라인과의 차지 쉐어링(Charge Sharing)에 의해 데이터가 읽혀지고, 이 후, 로컬 입 출력 라인(Lio,Liob)에 의해 입출력 센스 앰프(IOSA)로 입력된다. 상기 입출력 센스 앰프는 적절한 타이밍에 입출력 센스 앰프 인에이블 신호를 입력받아 입력된 데이터를 CMOS 레벨로 증폭하게 된다. 상기와 같은 반도체 메모리 장치는 차동 증폭형 센스 앰프와 크로스 커플형 센스 앰프로 구성된 2 단 센스 앰프를 사용하며, 각각의 센스 앰프는 시간 차를 두고 인에이블 된다.
도 1은 일반적인 뱅크 블록의 배치도를 나타낸 것이다.
여기서, 뱅크는 하나의 뱅크를 4 분할한 뱅크로서, 내부에 8 개의 내부 뱅크(B<0:7>)를 구비한다.
도 1을 참조하면, 상기 뱅크는 내부 뱅크(B<0:7>)의 중앙에 XYCROSS 영역(100), 상기 XYCROSS 영역의 양쪽에 컬럼계 영역의 선텍을 제어하기 위한 YCTRL 영역(200_<1:4>), 및 상기 XYCROSS 영역의 상하에 리던던시 역할을 수행하는 xFuse 영역(300_<1:4>)이 존재한다.
상기 XYCROSS 영역에서는 패리 영역에서 뱅크의 인에이블 여부를 제어하기 위한 스트로브 인에이블 신호를 입력받아 스트로브 신호(strobe1,strobe2)를 생성하는 신호 발생부(100_1)가 존재한다.
도 2는 XYCROSS 영역 내부의 신호 발생부를 나타낸 것이다.
도 2를 참조하면, 신호 발생부(100-1)는 상기 XYCRPSS 영역(100) 내부에 존재하며, 반도체 메모리 장치의 뱅크를 제어하기 위한 스트로브 인에이블 신호(strobe_gen)를 입력받아 인버터 두 단(IV1,IV2)의 지연 시간을 갖는 제 1 스트로브 신호(strobe1), 및 인버터 여섯 단(IV1~IV6)의 지연 시간을 갖는 제 2 스트로 브 신호(strobe2)를 생성한다.
도 3은 도 1에 도시한 YCTRL 영역의 배치도를 나타낸 것이다.
반도체 메모리 장치의 뱅크는 상기 XYCROSS 영역의 양단에 두 개씩 동일한 4 개의 YCTRL 영역(200_<1:4>)이 존재하지만, 예를 들어, 상기 YCTRL 영역(200_1)을 설명하기로 한다. 상기 YCTRL 영역(200_1)는 XYCORS 영역(100)의 내부에서 생성된 스트로브 신호(strobe1,strobe2)를 입력받아 리피트 신호(rep<1:4>)를 생성하는 리피터(210~240), 및 복수의 센스 앰프(IOSA)와 복수의 라이트 드라이버(WDRV)를 구비하고, 상기 리피트 신호(rep<1:4>)를 입력 받아 상기 센스 앰프(IOSA)의 증폭 동작을 수행하는 복수의 서브 블록(251~258)을 포함한다.
상기 리피터(210~240)는 인버터 체인으로 구성되며, 신호 전달 과정에서 신호의 찌그러짐을 방지하기 위하여 사용된다. 상기 리피터(210~240)는 센스 앰프(IOSA)까지 상기 제 1 내지 제 4 리피트 신호(rep<1:4>)를 전달하기 위한 메탈 라인(metal line)을 함께 구동해야 하므로 일반적으로 큰 사이즈 인버터를 사용한다. 상기 제 1 및 제 2 리피터(210,220)와 제 3 및 제 4 리피터(230,240)는 서로 쌍을 이루어 동작한다.
상기 YCTRL 영역(200_1)은 상기 제 1 및 제 2 리피트 신호(rep<1:2>)를 입력받아 상기 제 1 내지 4 서브 블록(251~254) 내부의 센스 앰프(IOSA)를 인에이블 시키고, 상기 제 3 및 제 4 리피트 신호(rep<3:4>)를 입력받아 상기 제 5 내지 제 8 서브 블록(255~258) 내부의 센스 앰프(IOSA)를 인에이블 시킨다.
상기 제 1 리피터(210)는 제 1 리피트 신호(rep1)를 입력받아 서브 블 록(251~254)에 존재하는 센스 앰프(IOSA)의 차동 증폭형 센스 앰프를 인에이블 시키고, 상기 제 2 리피터(220)는 제 2 리피트 신호(rep2)를 입력받아 서브 블록(251~254)에 존재하는 센스 앰프(IOSA)의 크로스 커플형 센스 앰프를 인에이블 시킨다. 상기 제 3 리피터(230)는 상기 제 1 리피트 신호(rep1)를 입력받아 서브 블록(255~258)에 존재하는 센스 앰프(IOSA)의 차동 증폭형 센스 앰프를 인에이블 시키고, 상기 제 4 리피터(240)는 제 2 리피트 신호(rep2)를 입력받아 서브 블록(255~258)에 존재하는 센스 앰프(IOSA)의 크로스 커플형 센스 앰프를 인에이블 시킨다.
종래의 기술에 따른 반도체 메모리 장치는 상기 리피트 신호(rep<1:4>)가 뱅크 끝까지 전달되어야 하는 신호 라인이 길다. 상기 긴 신호 라인에서는 노이즈가 발생할 수 있으며, 상기 두 신호 라인 사이에서도 커플링(coupling)등에 영향을 받을 수 있으므로 상기 센스 앰프(IOSA)의 오동작을 발생 시킬 수 있다.
본 발명에 따른 반도체 메모리 장치는 입출력 센스 앰프를 안정적으로 동작 시키는데 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치는 신호라인을 감소시켜, 칩 면적을 감소시키는데 다른 목적이 있다.
본 발명은 반도체 메모리 장치로서, 제 1 스트로브 신호를 입력받아 리피트 신호를 출력하는 리피터, 상기 리피트 신호에 응답하여 제 2 스트로브 신호를 생성하고, 상기 제 2 스트로브 신호를 소정시간 지연 시킨 제 3 스트로브 신호를 생성하는 스트로브 신호 생성부, 및 상기 제 2 스트로브 신호 및 제 3 스트로브 신호를 입력받아 데이터의 증폭 동작을 수행하기 위한 입출력 센스 앰프를 포함한다.
본 발명에 따른 반도체 메모리 장치는 센스 앰프 내부에서 증폭 동작을 수행하기 위한 신호를 생성하여 보다 신뢰성 있는 회로를 구현 할 수 있다.
본 발명에 따른 반도체 메모리 장치는 센스 앰프 내부에서 증폭 동작을 수행하기 위한 신호를 생성함으로써, 신호 라인이 감소하고 칩의 면적을 감소시키는 효과가 있다.
도 4는 본 발명에 따른 반도체 메모리 장치의 블록도이다.
종래의 반도체 메모리 장치는 XYCROSS 영역에서 생성된 상기 스트로브 신호를 서로 쌍으로 입력받는 각각의 리피터가 리피트 신호를 생성하고, 생성된 상기 리피트 신호를 뱅크 끝부분까지 전달하여 센스 앰프(IOSA)를 동작시킨다. 상기 하나의 리피트 신호는 상기 센스 앰프를 일차 증폭 시키고, 다른 리프트 신호는 상기 센스 앰프를 이차 증폭 시킨다. 그러나, 상기 리피트 신호는 두 개의 신호 라인을 사용하고 상기 두 신호 라인이 길기 때문에 외부의 간섭을 받을 경우 오동작을 발생시킬 수 있다. 본 발명에서는 하나의 신호 라인을 통해 입력된 신호를 센스 앰프 내부에서 증폭 동작을 수행하기 위한 신호로서 생성하여, 외부의 간섭없이 안정적인 증폭 동작을 수행할 수 있는 회로를 구현하였다.
도 4를 참조하면, 반도체 메모리 장치는 스트로브 인에이블 신호(strobe_gen)를 지연 시킨 스트로브 신호(strobe3)를 생성하는 스트로브 신호 생성부(400), 상기 스트로브 신호(strobe3)를 입력받아 제 5 리피트 신호(rep5)를 생성하는 제 5 리피터(500), 상기 스트로브 신호(strobe3)를 입력받아 제 6 리피트 신호(rep6)를 생성하는 제 6 리피터(600), 상기 제 5 및 제 6 리피트 신호(rep5,rep6)에 응답하여 제 4 스트로브 신호(strobe4) 및 제 5 스트로브 신호(strobe5)를 각각 생성하여 증폭 동작을 수행하는 복수의 입출력 센스 앰프(new IOSA)를 구비하는 증폭부(700)를 포함한다.
여기서, 상기 스트로브 신호 생성부(400)는 상기 제 5 및 제 6 리피터(500,600)와 상기 증폭부(700)에서 상기 제 3 스트로브 신호(strobe3)의 지연 값이 조절 가능하므로 생략이 가능하다.
반도체 메모리 장치는 패리 영역에서 뱅크의 인에이블 여부를 제어하기 위한 스트로브 인에이블 신호(strobe_gen)를 지연시킨 제 3 스트로브 신호(strobe3)를 입력받아 제 5 및 제 6 리피트 신호(rep<5:6>)를 생성한다. 상기 제 5 리피트 신호(rep5)는 제 1 내지 제 4 서브 블록(710~740)의 입출력 센스 앰프(new IOSA)를 제어하고, 상기 제 6 리프트 신호(rep6)는 제 5 내지 제 8 서브 블록(750~780)의 입출력 센스 앰프(new IOSA)를 제어한다.
도 5는 본 발명에 따른 입출력 센스 앰프(new IOSA)의 회로도를 나타낸 것이다.
여기서, 상기 제 5 리피트 신호(rep5) 및 제 6 리피트 신호(rep6)는 서브 블록(710~780)의 입출력 센스 앰프(new IOSA)에 각각 동시에 입력되지만, 하나의 입출력 센스 앰프(710-1)에 입력되는 것을 설명하기로 한다.
도 5를 참조하면, 반도체 메모리 장치의 입출력 센스 앰프(710-1)는 제 1 리피트 신호(rep1)를 입력받아 제 4 스트로브 신호(strobe4)를 출력하고, 상기 제 4 스트로브 신호(strobe4)를 소정 시간 지연시킨 제 5 스트로브 신호(strobe5)를 출력하는 스트로브 신호 생성부(710-11), 상기 제 4 스트로브 신호(strobe5)에 의해 활성화되고, 로컬 입출력 라인(Lio,Liob)에 실린 데이터를 증폭시킨 출력 신호(OUT_int<1:2>)를 출력하는 제 1 센스 앰프(710-12), 및 상기 차동 증폭형 센스 앰프(710-12)의 출력 신호(OUT_int<1:2>)를 입력받고, 상기 제 5 스트로브 신호(strobe5)에 응답하여 증폭 동작을 수행하는 제 2 센스 앰프(710-13)를 포함한다.
여기서, 상기 제 1 센스 앰프(710-12)는 데이터를 일차 증폭 동작을 수행하기 위한 센스 앰프이고, 상기 제 2 센스 앰프(710-13)는 일차 증폭된 데이터를 이차 증폭 동작을 수행하기 위한 센스 앰프이며, 상기 제 1 센스 앰프(710-12)를 차동 증폭형 센스 앰프, 상기 제 2 센스 앰프(710-13)를 크로스 커플형 센스 앰프로 설계하는 것이 가장 바람직하다.
상기 증폭 신호 생성부(710-1)는 상기 제 5 리피트 신호(rep5)를 버퍼링하여 상기 제 4 스트로브 신호(strobe4)를 출력하는 버퍼부(710-111), 및 상기 제 4 스트로브 신호(strobe4)를 지연 시켜 상기 제 5 스트로브 신호(strobe5)를 출력하는 지연기(710-112)를 포함한다. 여기서, 상기 제 4 스트로브 신호(strobe4)가 인에이블 되면, 상기 제 1 센스 앰프(710-12)를 인에이블 시키고, 상기 제 5 스트로브 신호(strobe5)가 인에이블 되면, 상기 제 2 센스 앰프(710-13)를 인에이블 시킨다.
상기 제 1 센스 앰프(710-12)는 일반적으로 공지된 차동 증폭형 센스 앰프를 사용하여도 무관하고, 상기 제 2 센스 앰프(710-13)는 일반적으로 공지된 크로스 커플형 센스 앰프를 사용하여도 무관하므로, 설명은 배제하기로 한다.
본 발명에 따른 반도체 메모리 장치는 센스 앰프 내부에서 2 단 센스 앰프 중 하나인 제 1 센스 앰프(710-12)를 제 4 스트로브 신호(strobe4)를 사용하여 동작시키고, 나머지 하나인 제 2 센스 앰프(710-13)를 제 5 스트로브 신호(strobe5)를 사용하여 동작시킨다.
본 발명에 따른 반도체 메모리 장치는 신호 라인을 하나를 사용하고, 상기 신호 라인을 통해 입력되는 신호를 2 단 센스 앰프(new IOSA)가 입력받아 상기 2 단 센스 엠프(new IOSA) 내부에서 제 4 스트로브 신호(strobe4)와 상기 제 4 스트로브 신호(strobe4)를 지연시킨 제 5 스트로브 신호(strobe5)로써 생성하여 증폭 동작을 수행한다. 따라서, 본 발명에 따른 메모리 장치는 두 개의 신호 라인을 사용하던 종래와 달리 하나의 신호 라인을 사용함으로써, 두 신호 라인 사이의 커플링이나 노이즈가 발생하지 않고, 도 3에 도시한 큰 사이즈의 제 1 및 제 2 리피터(210,220) 및 제 1 및 제 2 리피트 신호(rep1,rep2)가 전달하는 메탈 라인(metal)을 제거할 수 있으므로 면적이 현저히 감소한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 뱅크 블록의 배치도,
도 2는 XYCROSS 영역 내부의 신호 발생부의 회로도,
도 3은 도 1에 도시한 YCTRL 영역의 배치도,
도 4는 본 발명에 따른 반도체 메모리 장치의 블록도, 및
도 5는 본 발명에 따른 센스 앰프의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : XYCROSS 영역 200_<1:4> : YCTRL 영역
300_<1:4> : xFuse 영역 400 : 스트로브 신호 생성부
500 : 제 5 리피터 600 : 제 6 리피터
700 : 증폭부
Claims (7)
- 제 1 스트로브 신호를 입력받아 리피트 신호를 출력하는 리피터,상기 리피트 신호에 응답하여 제 2 스트로브 신호를 생성하고, 상기 제 2 스트로브 신호를 소정시간 지연 시킨 제 3 스트로브 신호를 생성하는 스트로브 신호 생성부, 및상기 제 2 스트로브 신호 및 제 3 스트로브 신호를 입력받아 데이터의 증폭 동작을 수행하기 위한 입출력 센스 앰프를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 스트로브 신호는,스트로브 인에이블 신호를 지연 시켜 생성된 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 리피터는,인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 스트로브 신호 생성부는,상기 리피트 신호를 버퍼링하여 상기 제 2 스트로브 신호를 생성하는 버퍼부, 및상기 제 2 스트로브 신호를 소정 시간 지연시켜 상기 제 3 스트로브 신호를 생성하는 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 입출력 센스 앰프는,상기 제 2 스트로브 신호에 응답하여 증폭 동작을 수행하는 제 1 센스 앰프, 및상기 제 3 스트로브 신호에 응답하여 증폭 동작을 수행하는 제 2 센스 앰프를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 제 1 센스 앰프는,차동 증폭형 센스 앰프를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 제 2 센스 앰프는,크로스 커플형 센스 앰프를 포함하는 것을 특징으로 하는 반도체 메모리 장 치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070138519A KR20090070493A (ko) | 2007-12-27 | 2007-12-27 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070138519A KR20090070493A (ko) | 2007-12-27 | 2007-12-27 | 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090070493A true KR20090070493A (ko) | 2009-07-01 |
Family
ID=41322023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070138519A Withdrawn KR20090070493A (ko) | 2007-12-27 | 2007-12-27 | 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090070493A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8213250B2 (en) | 2010-05-28 | 2012-07-03 | Hynix Semiconductor Inc. | Integrated circuit and semiconductor memory device |
-
2007
- 2007-12-27 KR KR1020070138519A patent/KR20090070493A/ko not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8213250B2 (en) | 2010-05-28 | 2012-07-03 | Hynix Semiconductor Inc. | Integrated circuit and semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100543915B1 (ko) | 메모리소자의 데이터 입력장치 | |
| US7796453B2 (en) | Semiconductor device | |
| KR100930384B1 (ko) | 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치 | |
| JP5016784B2 (ja) | データアクセスタイムを測定するためのテストモードを有する半導体メモリ素子 | |
| TWI831298B (zh) | 一種控制放大電路、感測放大器和半導體記憶體 | |
| JP2003151276A (ja) | データラインが安定したプリチャ−ジ電圧を有する半導体メモリ装置 | |
| KR20090015670A (ko) | 반도체 메모리 장치 및 이 장치의 신호 간섭 보상 방법 | |
| KR100935720B1 (ko) | 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치 | |
| US7668036B2 (en) | Apparatus for controlling GIO line and control method thereof | |
| CN1637940B (zh) | 用于高速数据存取的半导体存储装置 | |
| KR101153794B1 (ko) | 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치 | |
| KR100936792B1 (ko) | 반도체 메모리 장치의 라이트 데이터 로딩 제어 회로 및방법 | |
| KR100548560B1 (ko) | 메모리 장치용 비트라인 프리차지 신호 발생기 | |
| US20140016418A1 (en) | Semiconductor memory device | |
| KR20090070493A (ko) | 반도체 메모리 장치 | |
| KR20080058798A (ko) | 커패시터리스 동적 반도체 메모리 장치 및 이 장치의 동작방법 | |
| US9679620B1 (en) | Memory device with sense amplifier groups and pipe latch groups | |
| KR100842743B1 (ko) | 고집적 반도체 장치 | |
| KR100862314B1 (ko) | 반도체 메모리 소자 | |
| KR20160091746A (ko) | 센스앰프 및 이를 포함하는 반도체 장치 | |
| KR100337205B1 (ko) | 데이타 센스앰프 구동장치 | |
| KR20010059962A (ko) | 반도체 메모리 장치 | |
| KR100857430B1 (ko) | 신호 마진을 확보할 수 있는 반도체 메모리 장치의 데이터입출력 회로 | |
| JP4703620B2 (ja) | 半導体記憶装置 | |
| KR100890046B1 (ko) | 입출력라인 선택회로 및 이를 이용한 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20071227 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |