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CN101436426B - 半导体存储装置和控制该半导体存储装置的方法 - Google Patents

半导体存储装置和控制该半导体存储装置的方法 Download PDF

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CN101436426B CN200810178205.3A CN200810178205A CN101436426B CN 101436426 B CN101436426 B CN 101436426B CN 200810178205 A CN200810178205 A CN 200810178205A CN 101436426 B CN101436426 B CN 101436426B
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Abstract

本发明涉及一种半导体存储装置和控制该半导体存储装置的方法。本发明的示例性方面是读出放大器，其具有1.2V或更低的电源电压并且放大位线对之间的电位差；第一晶体管，将电源电压供应到读出放大器；第二晶体管，将低电位侧电压供应到读出放大器；以及控制电路，将第一晶体管控制为在第二晶体管被设置成导通状态之前或在第二晶体管被设置成导通状态的同时处于导通状态。

Description

半导体存储装置和控制该半导体存储装置的方法
技术领域
本发明涉及一种半导体存储装置，并且更具体而言涉及一种半导体存储装置和使得读出放大器能稳定操作的半导体存储装置的控制方法。
背景技术
诸如计算机的电子装置通常包括存储数据的数据存储设备。用作数据存储设备的半导体存储装置中的一种半导体存储装置包括DRAM(动态随机存取存储器)。DRAM具有能够实现高度集成的相对简单的结构。
图10示出作为相关技术的典型DRAM电路的一个示例。如图10所示，DRAM电路1包括存储单元10和连接到由位线DT和DB形成的位线对的读出放大器20。PMOS晶体管25连接在读出放大器20与电源电压端子30之间，并且NMOS晶体管26连接在读出放大器20与接地端子31之间。
PMOS晶体管25的栅极连接到传送控制信号SAP的信号线52。NMOS晶体管26的栅极连接到传送控制信号SAN的信号线53。
存储单元10包括选通晶体管(gate transistor)11和用于存储数据的电容器12。选通晶体管11连接在位线DT与电容器12之间，并且传送字选择信号WL的字线51连接到选通晶体管11的栅极上。
读出放大器20包括PMOS晶体管21与22和NMOS晶体管23与24。PMOS晶体管21与NMOS晶体管23以及PMOS晶体管22与NMOS晶体管24分别串联连接在节点A1与A2之间。此外，PMOS晶体管21的漏极和NMOS晶体管23的漏极连接到位线DT上，且PMOS晶体管22的漏极和NMOS晶体管24的漏极连接到位线DB上。PMOS晶体管21的栅极和NMOS晶体管23的栅极连接到位线DB上，而PMOS晶体管22的栅极和NMOS晶体管24的栅极连接到位线DT上。
当字选择信号WL升高时，选通晶体管11导通。因此，使位线DT和电容器12被电连接并且将电荷供应到位线DT。因此，使得位线DT与DB之间存在小的电位差。激活的读出放大器20将电位差放大到电源电压和接地电压。于是，在电容器12中存储的数据由放大的电位差读出。
当激活读出放大器20时，位线DT和DB中具有较高电位的一个通过PMOS晶体管21和22升高到电源电压VDD，而位线DT和DB中具有较低电位的另一个通过NMOS晶体管23和24降低到接地电压VSS。将位线的电位升高到电源电压VDD的操作通过导通PMOS晶体管25开始，而将位线的电位降低到接地电位VSS的操作通过导通NMOS晶体管26开始。
通常，当在激活读出放大器20的时刻处，NMOS晶体管26早于PMOS晶体管25导通，并且NMOS晶体管23和24早于PMOS晶体管21和22被操作。早于PMOS晶体管对NMOS晶体管执行操作的操作对稳定读出放大器20的操作有效。
这是因为电流驱动能力和形成读出放大器的晶体管的阈值电压的平衡对确定读出放大器的灵敏度的重要因素有影响。例如，关于阈值电压的平衡的影响，如果形成读出放大器20的晶体管21至24的阈值电压差至少为100mV，则读出放大器的灵敏度减少100mV。PMOS晶体管通常具有比NMOS晶体管更低的电流驱动能力、更高的阈值电压Vth以及更大的阈值电压Vth的变化。因此，读出放大器20的稳定操作需要较早地操作NMOS晶体管，该NMOS晶体管的电流驱动能力较高，该NMOS晶体管的阈值电压Vth相对较低，并且该NMOS晶体管的阈值电压Vth的变化较小。
现在，如果电源电压降低到大约3.3V，连接在读出放大器20与电源电压端子30之间的PMOS晶体管25的电流驱动能力降低，并且在位线DT与DB之间的电位差的放大操作中出现延迟。因此，在日本未审查的专利申请公开No.10-269772中公开了大约3.3V的电源电压中通过读出放大器防止位线DT与DB之间的电位差的放大操作延迟的技术。图11示出日本未审查的专利申请公开No.10-269772的电路。图12示出该电路的时序图。在日本未审查的专利申请公开No.10-269772中，读出放大器20由高于电源电压VDD的VPP过度驱动。高电压VPP与读出放大器之间的晶体管25早于接地电压与读出放大器之间的晶体管26导通。因此，即使当电源电压VDD为大约3.3V且PMOS晶体管的电流驱动能力降低时，位线DT与DB之间的电位差的放大操作速度不会由于读出放大器20而降低。尽管在日本未审查的专利申请公开No.10-269772中公开的读出放大器20从时间t2到t3由高电压VPP过度驱动，但NMOS晶体管开始操作的时间t3早于电压升高到电源电压VDD的时间t4。
随着近来制造过程的小型化和高集成度，PMOS晶体管的阈值电压的变化根据制造过程的产生而大致与NMOS晶体管的阈值电压的变化相同或小于NMOS晶体管的阈值电压的变化。
此外，通常为大约3.3V或更低的电源电压已被降低。例如，诸如在DRAM嵌入系统LSI中，电源电压已降低至大约1.2V或更低。尽管电源电压已降低，但是晶体管的阈值电压不会改变得那么多。因此，阈值电压与电源电压的比率比以前降低得多。
为了在低电压的情况下以高速稳定地操作读出放大器，晶体管的阈值电压因素对操作具有比上述晶体管的电流驱动能力因素更大的影响。因此，晶体管由于制造过程而产生的阈值电压变化影响读出放大器的稳定高速操作。
因此，为了保持读出放大器的高速操作和稳定性，需要采用阈值电压具有较小变化的晶体管。因此，与在相关技术一样，在使读出放大器的NMOS晶体管早于PMOS晶体管操作的技术中存在问题。
发明内容
本发明已发现如下问题。在相关技术中，读出放大器的NMOS晶体管早于PMOS晶体管操作。采用降低的诸如1.2V或更低的电源电压，读出放大器的晶体管的阈值电压与电源电压的比率大。相应地，晶体管的阈值电压的变化影响读出放大器操作的稳定性；因此，存在早于NMOS晶体管或在NMOS晶体管被操作的同时读出放大器操作具有减小的阈值电压变化的PMOS晶体管的需求。
本发明的示例性实施例的第一示例性方面是半导体存储装置，其包括读出放大器，具有1.2V或更低的电源电压并且放大位线对之间的电位差；第一晶体管，将电源电压供应到读出放大器；第二晶体管，将低电位侧电压供应到读出放大器；以及控制电路，将第一晶体管控制为在第二晶体管设置成导通状态之前或当第二晶体管被设置成导通状态的同时处于导通状态。
本发明的示例性实施例的第二示例性方面是控制半导体存储装置的方法，该半导体存储装置包括读出放大器，具有1.2V或更低的电源电压并且放大位线对之间的电位差；第一晶体管，将电源电压供应到读出放大器；以及第二晶体管，将低电位侧电压供应到读出放大器；其中第一晶体管在第二晶体管设置成导通状态之前或第二晶体管被设置成导通状态的同时处于导通状态。
根据本发明的半导体存储装置和控制该半导体存储装置的方法，可以稳定地操作读出放大器，因为早于NMOS晶体管或在NMOS晶体管被操作的同时操作形成读出放大器的、将位线之一的电压提高到电源电压、并具有减小的阈值电压变化的PMOS晶体管。
根据本发明的半导体存储装置和控制该半导体存储装置的方法，能够稳定读出放大器的操作。
附图说明
本发明的以上及其他的示例性方面、优点和特征将通过以下结合附图的某些示例性实施例的描述而更加明显，其中：
图1是根据第一示例性实施例的DRAM电路的构造；
图2A是示出根据制造过程的产生的电源电压与阈值电压之间的关系的图表；
图2B是示出根据制造过程的产生的PMOS晶体管和NMOS晶体管的阈值电压的变化关系的图表；
图3是根据第一示例性实施例的DRAM电路中的操作的时序图；
图4是根据第一示例性实施例的DRAM电路中的操作的另一时序图；
图5是根据第二示例性实施例的DRAM电路的构造；
图6是根据第二示例性实施例的DRAM电路中的操作的时序图；
图7是根据第二示例性实施例的DRAM电路中的操作的另一时序图；
图8是根据另一示例性实施例的DRAM电路的构造；
图9是根据另一示例性实施例的DRAM电路中的操作的时序图；
图10是一般的DRAM电路的构造；
图11是根据现有技术的DRAM电路的构造；以及
图12是根据现有技术的DRAM电路中的操作的另一时序图。
具体实施方式
第一示例性实施例
以下将参考附图描述本发明的第一示例性实施例。在第一示例性实施例中，将对作为半导体存储装置的一个例子的DRAM电路做出说明。图1示出DRAM电路1的构造。如图1所示，DRAM电路1包括存储单元10、由位线DT和DB形成的位线对、读出放大器20、PMOS晶体管25(第一晶体管)、NMOS晶体管26(第二晶体管)、电源电压端子30、接地电压端子31、控制电路40以及驱动电路41。存储单元10连接到位线DT，而读出放大器20连接在位线DT与DB之间。PMOS晶体管25连接在读出放大器20与电源电压端子30之间。NMOS晶体管26连接在读出放大器20与接地端子31之间。
存储单元10包括选通晶体管11和用于存储数据的电容器12。选通晶体管11连接在位线DT与电容器12之间，而字线51连接到选通晶体管11的栅极。
驱动电路41驱动字线51并产生控制选通晶体管11的导通状态的字选择信号WL。字线51传送控制选通晶体管11的导通状态的字选择信号WL。因而，当字选择信号WL处于高电平时，选通晶体管11处于导通状态，并且使位线DT和电容器12被电连接。因此，存储在电容器12中的数据传送到位线DT。
尽管为清楚起见，图1仅示出一个存储单元10和一个读出放大器20，但DRAM电路1在字线延伸的方向上可包括多个存储单元。此外，DRAM电路1可包括多对位线DT和DB，所述多对位线DT和DB与连接到所述多对位线DT和DB的多个存储单元和多个读出放大器20对应。
读出放大器20包括PMOS晶体管21和22以及NMOS晶体管23和24。PMOS晶体管21和NMOS晶体管23以及PMOS晶体管22和NMOS晶体管24分别串联连接在节点A1与节点A2之间。PMOS晶体管21的源极连接到节点A1，PMOS晶体管21的漏极连接到位线DT，以及PMOS晶体管21的栅极连接到位线DB。PMOS晶体管22的源极连接到节点A1，PMOS晶体管22的漏极连接到位线DB，以及PMOS晶体管22的栅极连接到位线DT。NMOS晶体管23的源极连接到节点A2，NMOS晶体管23的漏极连接到位线DT，以及NMOS晶体管23的栅极连接到位线DB。NMOS晶体管24的源极连接到节点A2，NMOS晶体管24的漏极连接到位线DB，以及NMOS晶体管24的栅极连接到位线DT。读出放大器20将位线DT和DB的电位差放大到电源电压VDD和接地电压VSS。
PMOS晶体管25的源极连接到电源电压端子30，其漏极连接到节点A1，以及其栅极连接到控制线52。NMOS晶体管26的源极连接到接地端子31，其漏极连接到节点A2，以及其栅极连接到控制线53。
控制电路40通过控制线52传送控制信号SAP，以控制PMOS晶体管25的导通状态。此外，控制电路40通过控制线53传送控制信号SAN，以控制NMOS晶体管26的导通状态。控制电路40在设置NMOS晶体管26之前或当NMOS晶体管26通过由控制线52和53传送的控制信号SAP和SAN被设置成导通状态的同时将PMOS晶体管25设置成导通状态。此外，控制电路40将控制信号Cntl传送到驱动电路41。驱动电路41通过该控制信号Cntl使字选择信号WL为高电平。使字选择信号WL为高电平所处的时刻由控制电路40控制，以便其在通过控制信号SAP和SAN将PMOS晶体管25和NMOS晶体管26的状态改变成导通状态的操作之前。
电源电压端子30供应1.2V或更低的电源电压VDD。电源电压VDD可设置成值比形成读出放大器20的NMOS晶体管23和24与PMOS晶体管21和22的阈值电压的和至多大1.42倍。这意味着NMOS晶体管23和24与PMOS晶体管21和22的阈值电压的和相对于电源电压VDD大致为70％或更高。接地端子31输出地电压VSS。
如图2A所示，以前电源电压大约为5V。近年来，诸如在DRAM嵌入系统LSI中，电源电压已降低至大约1.2V或更低。尽管电源电压已降低，但晶体管的阈值电压Vth从0.5V降低到0.3V，其没有改变太多。因此，阈值电压Vth与电源电压VDD的比率变得比以前大。这意味着晶体管21、22、23和24由于制造过程产生的阈值电压Vth的变化直接影响读出放大器20的灵敏度，其影响读出放大器的高速操作或操作的稳定性。因此，存在采用具有较小阈值电压变化的晶体管以控制操作的开始的需求。
此外，近年来制造过程已被小型化且高度集成。因此，如图2B所示，PMOS晶体管的阈值电压ΔVth的变化随着图2A的电源电压VDD降低而减小。将描述与NMOS晶体管相比较PMOS晶体管的阈值电压为何极大降低的理由的例子。
首先，由于PMOS晶体管具有较小的载流子迁移率，所以使得该晶体管宽度大于NMOS晶体管的宽度。众所周知的是，阈值电压ΔVth的变化与晶体管的宽度和长度成反比。因此，具有较大宽度的PMOS晶体管在减小阈值电压的变化方面比NMOS晶体管具有更多的优点。
此外，PMOS晶体管将砷(As)用于掺杂杂质，以便形成沟道。另一方面，NMOS晶体管将硼(B)用于掺杂杂质。硼与砷相比较具有大的扩散系数，这意味着密度由于诸如热处理的过程而倾向于在沟道中改变(变化出现)。另一方面，当使用砷时，即使使用诸如热处理的过程，密度在沟道中也不会改变太多。因此，可以在PMOS晶体管中稳定地形成沟道，这在减小阈值电压的变化方面具有比NMOS晶体管更大的优点。
现在，与上述沟道区中的掺杂物相对比，硼注入在PMOS晶体管中的扩散区(漏区和源区)。相应地，NMOS晶体管的沟道区中出现的硼密度的改变(变化)出现在PMOS晶体管的扩散区中。PMOS晶体管在扩散区中的杂质密度变化方面与NMOS晶体管相比较具有缺点。但是，读出放大器不是通过最小化的设计标准来设计，而是设计为一些边缘的L形形状，以便使该形状的改变最小化。因此，如上所述，由于扩散区中的密度变化而对栅极长度方向(Lmin)影响不大。由于以上原因，PMOS晶体管的阈值电压的变化与NMOS晶体管的阈值电压的变化相比较可以相同或较小。
因此，第一示例性实施例中采用的读出放大器20的PMOS晶体管21和22的阈值电压的变化被认为至少与形成读出放大器20的NMOS晶体管23和24的阈值电压的变化相同或小于形成读出放大器20的NMOS晶体管23和24的阈值电压的变化。
现在，将对根据第一示例性实施例的DRAM电路1中的操作做出说明。将描述存储单元10存储高电平数据的情形。图3示出描述DRAM电路1的操作的时序图。当不执行对存储单元10的存取时或者当传送到字线51的字选择信号WL处于低电平时，DRAM电路1的位线DT和DB由预充电电路(未示出)和均衡器(未示出)充电至HVDD(VDD/2)。
在时间t1处，传送到字线51的字选择信号WL处于高电平，且选通晶体管11处于导通状态。由存储单元10的电容器12保持的电荷传送到位线DT，且位线DT的电位略微升高。
在时间t2处，从控制电路40传送到控制线52的控制信号SAP降低到低电平。同时，从控制电路40传送到控制线53的控制信号SAN升高到高电平。相应地，PMOS晶体管25和NMOS晶体管26同时处于导通状态，且节点A1和电源电压端子30以及节点A2和接地电压端子31被电连接，以便激活读出放大器20。相应地，略高于位线DB的电位的位线DT的电位通过读出放大器20的PMOS晶体管21和22升高到电源电压VDD。同时，略低于位线DT的电位的位线DB的电位通过读出放大器20的NMOS晶体管23和24降低到接地电压VSS。
因此，存储在存储单元10中的数据由于以上操作而被放大，且位线DT和DB的电位输出到外部输出装置。尽管在附图中未示出，但字选择信号WL然后降低到低电平且读出放大器20停止操作，使得通过预充电电路和均衡器使位线DT和DB的电位再次为HVDD(VDD/2)。
通过以上描述，在根据第一示例性实施例的DRAM电路1中，当在电源电压VDD为1.2V或更低的低电源电压中激活读出放大器20的同时，NMOS晶体管23、24以及PMOS晶体管21、22被操作。该操作通过同时将PMOS晶体管25和NMOS晶体管26设置成导通状态来执行。
在电源电压VDD为1.2V或更低的低电源电压中，电源电压VDD和形成读出放大器20的晶体管的阈值电压彼此接近，并且难以操作晶体管和难以激活读出放大器20。因此，当在读出放大器20中形成的晶体管的阈值电压的变化大时，这对读出放大器20操作的稳定性有不利影响。
但是，如上所述，近年来，随着制造过程高度发展，形成读出放大器20的PMOS晶体管21和22的阈值电压的变化几乎与NMOS晶体管23和24的阈值电压的变化相同。因此，同样在电源电压VDD为1.2V或更低的低电源电压中，PMOS晶体管21和22可以以与NMOS晶体管23和24相同的方式、使用具有较小变化的稳定阈值电压执行导通和非导通的操作。因此，即使当PMOS晶体管25和NMOS晶体管26同时导通且NMOS晶体管23和24在图3中的时间t2处与PMOS晶体管21和22同时被操作，也不会在读出放大器20的操作稳定性中产生问题。因而，同样不会在DRAM电路1的操作稳定性中产生问题。
此外，与现有技术不同，不需要较早地执行形成读出放大器的NMOS晶体管的操作，这使得可以同时操作NMOS晶体管和PMOS晶体管。因此，读出放大器的放大操作速度变得更高。当电源电压VDD等于1.0V或更低时，这样的效果是显著的。
由于NMOS晶体管23和24与PMOS晶体管21和22同时被操作，所以贯通电流在读出放大器20中流动，这可产生诸如功率消耗或噪音的不利影响。但是，在第一示例性实施例中，电源电压VDD与现有技术相比较不会太高并且该电压为1.2V或更低；因此，电源电压VDD和形成读出放大器20的晶体管的阈值电压彼此接近且难以操作读出放大器20。因此，即使当使PMOS晶体管25和NMOS晶体管26同时处于导通状态且读出放大器20被激活时，也与现有技术不同，贯通电流几乎不流动。因而，如图3所示，即使当PMOS晶体管25和NMOS晶体管26同时导通以操作读出放大器20的NMOS晶体管23和24以及PMOS晶体管21和22，也没有问题。
DRAM电路1由于图3的时序图而进行的操作可应用于NMOS晶体管23和24的阈值电压的变化与PMOS晶体管21和22的阈值电压的变异几乎相同的情形。此外，当PMOS晶体管的阈值电压的变化减小至小于NMOS晶体管的阈值电压的变化时，PMOS晶体管在读出放大器20被激活时可早于NMOS晶体管被操作。图4示出该情形下的时序图。
以下，将根据图4所示的时序图描述DRAM电路1的操作。在图4中，存储单元10以与图3相同的方式存储高电平数据。
在时间t1处，传送到字线51的字选择信号WL处于高电平，并且选通晶体管11处于导通状态。因此，在存储单元10的电容器12中保持的电荷传送到位线DT，并且位线DT的电位略微提高。
在时间t2处，从控制电路40传送到控制线52的控制信号SAP降低到低电平。因此，PMOS晶体管25处于导通状态，并且节点A1与电源电压端子30被电连接以激活读出放大器20。因此，略高于位线DB的电位的位线DT的电位通过读出放大器20的PMOS晶体管21和22升高到电源电压VDD。
在时间t3处，从控制电路40传送到控制线53的控制信号SAN升高到高电平。因此，NMOS晶体管26处于导通状态并且节点A2与接地电压端子31被电连接。相应地，略低于位线DT的电位的位线DB的电位通过读出放大器20的NMOS晶体管23和24降低到接地电压VSS。
根据以上操作，存储在存储单元10中的数据被放大，并且位线DT和DB的电位输出到外部输出装置。尽管在附图中未示出，但字选择信号WL然后降低到低电平并且读出放大器20停止操作，使得通过预充电电路和均衡器使位线DT和DB的电位再次设置为HVDD(VDD/2)。
通过以上描述，在图4的时序图中操作的DRAM电路1中，当在电源电压VDD为1.2V或更低的低电源电压中激活读出放大器20时，PMOS晶体管21和22早于NMOS晶体管23和24被操作。这通过使PMOS晶体管25早于NMOS晶体管26处于导通状态而执行。
由于高度集成的制造过程，根据第一示例性实施例形成读出放大器20的PMOS晶体管21和22与NMOS晶体管23和24相比较，具有较小的阈值电压变化。因此，同样在电源电压VDD为1.2V或更低的低电源电压中，PMOS晶体管21和22可以使用具有较小变化的稳定阈值电压执行导通和非导通的操作。因此，根据示例性实施例，PMOS晶体管25早于NMOS晶体管26处于导通状态，以如上所述较早地操作读出放大器20的PMOS晶体管21和22，由此与如现有技术中较早地操作NMOS晶体管23和24的情形相比较可以实现稳定操作。当电源电压VDD为1.0V或更低时，这样的效果更显著。
第二示例性实施例
图5示出根据第二示例性实施例的DRAM电路2的电路图。如图5所示，DRAM电路2还包括读出放大器20与供应VPP的端子32之间的PMOS晶体管27，该供应VPP的端子32的电压高于电源电压VDD(以下称为VPP电压端子)。此外，PMOS晶体管27和控制电路40通过控制线54连接。由于读出放大器20与第一示例性实施例的读出放大器相同，所以将省略其描述。
PMOS晶体管27具有连接到VPP电压端子32的源极、连接到节点A1的漏极以及连接到控制线54的栅极。PMOS晶体管25具有连接到电源电压端子30的源极、连接到节点A1的漏极以及连接到控制线55的栅极。
控制电路40通过控制线54传送控制信号SAP1，以控制PMOS晶体管27的导通状态。控制电路40通过控制线55传送控制信号SAP2，以控制PMOS晶体管25的导通状态。此外，控制电路40通过控制线53传送控制信号SAN，以控制NMOS晶体管26的导通状态。在读出放大器20被激活时，早于设置NMOS晶体管26或者在NMOS晶体管26通过传送到控制线SAP1、SAP2和SAN的控制信号被设置成导通状态的同时，控制电路40将PMOS晶体管25和27设置成导通状态。此外，按照与第一示例性实施例中相同的方式，控制电路40将控制信号Cntl传送到驱动电路41。驱动电路41根据控制信号Cntl使字选择信号WL为高电平。
现在，将对根据示例性实施例的DRAM电路2中的操作做出描述。在本说明书中，将描述存储单元10存储高电平数据的情形。图6示出描述DRAM电路2的操作的时序图。注意，当不执行对存储单元10的存取时或者当传送到字线51的字选择信号WL处于低电平时，DRAM电路2的位线DT和DB由预充电电路(未示出)和均衡器(未示出)预充电至HVDD(VDD/2)。
在时间t1处，传送到字线51的字选择信号WL处于高电平，并且选通晶体管11处于导通状态。因此，在存储单元10的电容器12中保持的电荷传送到位线DT，且位线DT的电位略微提高。
在时间t2处，从控制电路40传送到控制线54和55的控制信号SAP1和SAP2降低到低电平。同时，从控制电路40传送到控制线53的控制信号SAN升高到高电平。因此，PMOS晶体管27、25以及NMOS晶体管26同时处于导通状态，并且节点A1与VPP电压端子32、节点A1与电源电压端子30以及节点A2与接地电压端子31被电连接，以激活读出放大器20。因此，略高于位线DB的电位的位线DT的电位通过读出放大器20的PMOS晶体管21和22升高到电源电压VDD。同时，略低于位线DT的电位的位线DB的电位通过读出放大器20的NMOS晶体管23和24降低到接地电压VSS。
在时间t3处，从控制电路40传送到控制线54的控制信号SAP1升高到高电平。因此，PMOS晶体管27处于非导通状态，并且完成位线DT的电压通过PMOS晶体管21和22升高到高电位VPP侧的操作。但是，由于控制信号SAP2处于低电平，所以读出放大器20继续通过PMOS晶体管21和22将位线DT升高到电源电压VDD。
因此，根据以上操作，存储在存储单元10中的数据被放大，并且位线DT和DB的电位输出到外部输出装置。尽管在附图中未示出，但字选择信号WL然后降低到低电平，并且读出放大器20停止操作。因而，位线DT和DB的电位通过预充电电路和均衡器再次被设置成HVDD(VDD/2)。
在从时间t2到t3的时间段Ta期间，节点A1电连接到供应电压VPP的VPP电压端子32，电压VPP高于电源电压VDD。因此，在Ta时间段期间，位线DT的电位通过供应VDD和VPP的两个电源升高到较高的电位侧。因此，与如第一示例性实施例中的节点A1只连接到电源电压端子30的情形相比较，可以迅速将位线DT的电位升高到高电位侧。但是，当时间段Ta比需要的长时，节点A1的电位升高直到电源电压VDD或更高，并且贯通电流从VPP电压端子32流动到电源电压端子30。因而，控制电路40执行控制，使得在PMOS晶体管27处于导通状态的时间段Ta中，稍早于通过控制信号SAP1将位线DT的电压升高到电源电压VDD的操作而完成该操作。
通过以上描述，在图6的时序图中操作的DRAM电路2中，当在电源电压VDD为1.2V或更低的低电源电压中激活读出放大器20的同时，NMOS晶体管23、24和PMOS晶体管21、22被操作。这通过同时将PMOS晶体管35、27以及NMOS晶体管26设置成导通状态而执行。
现在，由于制造过程已如第一示例性实施例中相同的方式高度发展，所以形成读出放大器20的PMOS晶体管21和22的阈值电压的变化几乎与NMOS晶体管23和24的相同。因此，即使在电源电压VDD为1.2V或更低的低电源电压中，可以以与NMOS晶体管23和24相同的方式、使用PMOS晶体管21和22中具有较小变化的稳定阈值电压执行导通和非导通的操作。因而，即使当PMOS晶体管25和27以及NMOS晶体管26同时导通，并且在图6中的时间t2处NMOS晶体管23和24以及PMOS晶体管21和22同时被操作，也不会在读出放大器20的操作稳定性中产生问题。因而，同样不会在DRAM电路2的操作稳定性中产生问题。
此外，与现有技术不同，不需要较早地执行形成读出放大器的NMOS晶体管的操作；因此可以同时操作PMOS晶体管和NMOS晶体管。因此，读出放大器的放大操作速度变得更高。此外，由于在时间段Ta期间供应电位VDD和VPP的两个电源将位线之一的电位升高到高电位侧，所以可以进一步提高读出放大器20的放大速度。当电源电压VDD等于1.0V或更低时，这样的效果是显著的。
现在，DRAM电路2根据图6的时序图的操作可应用于NMOS晶体管23和24的阈值电压的变化与PMOS晶体管21和22的阈值电压的变化几乎相同的情形。当PMOS晶体管的阈值电压的变化进一步减小至小于NMOS晶体管的阈值电压的变化时，在读出放大器20被激活时PMOS晶体管可早于NMOS晶体管被操作。图7示出该情形下的时序图。
现在将根据图7所示的时序图描述DRAM电路2的操作。在图7中，存储单元10以与图6相同的方式存储高电平数据。
在时间t1处，传送到字线51的字选择信号WL处于高电平，且选通晶体管11处于导通状态。因此，在存储单元10的电容器12中保持的电荷传送到位线DT，且位线DT的电位略微提高。
在时间t2处，从控制电路40传送到控制线54和55的控制信号SAP1和SAP2降低到低电平。因此，PMOS晶体管27和25处于导通状态，且节点A1与电源电压端子30以及节点A1与VPP电压端子32被电连接，以激活读出放大器20。因此，略高于位线DB的电位的位线DT的电位通过读出放大器20的PMOS晶体管21和22升高到高电位VPP侧。
在时间t3处，从控制电路40传送到控制线53的控制信号SAN升高到高电平。因此，NMOS晶体管26处于导通状态，且节点A2与接地电压端子31被电连接。因此，低于位线DT的电位的位线DB的电位通过读出放大器20的NMOS晶体管23和24降低到接地电压VSS。
在时间t4处，从控制电路40传送到控制线54的控制信号SAP1升高到高电平。因此，PMOS晶体管27处于非导通状态，且完成位线DT的电压通过PMOS晶体管21和22升高到高电压VPP侧的操作。但是，由于控制信号SAP2处于高电平，所以读出放大器20继续通过PMOS晶体管21和22将位线DT升高到电源电压VDD。
因此，由于以上操作，存储在存储单元10中的数据被放大，并且位线DT和DB的电位输出到外部输出装置。尽管在附图中未示出，但字选择信号WL然后降低到低电平，且读出放大器20停止操作，以及位线DT和DB的电位由预充电电路和均衡器再次设置成HVDD(VDD/2)。
通过以上描述，在图7的时序图中操作的DRAM电路2中，当在电源电压VDD为1.2V或更低的低电源电压中激活读出放大器20时，PMOS晶体管21和22早于NMOS晶体管23和24被操作。这通过使PMOS晶体管27和25早于NMOS晶体管26处于导通状态而执行。
如以与第一示例性实施例相同的方式，由于高度集成的制造过程，根据第二示例性实施例的形成读出放大器20的PMOS晶体管21和22与NMOS晶体管23和24相比较，具有较小的阈值电压变化。因此，即使在电源电压VDD为1.2V或更低的低电源电压中，PMOS晶体管21和22可以使用具有较小变化的稳定阈值电压执行导通和非导通的操作。因此，如上所述，PMOS晶体管25早于NMOS晶体管26处于导通状态，以如上所述较早地操作读出放大器20的PMOS晶体管21和22。因此，与如现有技术中较早地操作NMOS晶体管23和24的情形相比较，可以实现稳定操作。当电源电压VDD等于1.0V或更低时，这样的效果更加显著。此外，由于在时间段Ta期间供应电位VDD和VPP的两个电源升高位线之一的电位，所以可以提高读出放大器20的操作速度。
注意，本发明不局限于以上示例性实施例，而是在不偏离本发明的精神的情况下适当地改变。例如，如图8的DRAM 3所示，在节点A2与供应低于接地电压VSS的VKK的端子33(以下称为VKK电压端子)之间还可包括NMOS晶体管28。NMOS晶体管28具有连接到控制线57的栅极，并且NMOS晶体管28的导通和非导通由来自控制电路40的控制信号SAN1控制。
图9示出DRAM 3的时序图。注意，存储单元10存储作为例子的高电平数据。如图9所示，在时间t2处，控制信号SAP被降低，而控制信号SAN1和SAN2被升高。因此，在时间段Tb期间，位线DT的电位迅速降低到低电位VPP侧，并且可以提高读出放大器20的操作速度。即使在该情形下，与较早地操作读出放大器20的NMOS晶体管23和24的情形相比较，可以实现读出放大器20的稳定操作。但是，当时间段Tb比需要的长时，贯通电流从接地电压端子31流动到VKK电压端子33。因而，控制电路40执行控制，使得稍早于通过控制信号SAN1将位线DB的电压降低到接地电压VSS的操作来完成该操作。
此外，还可以结合图8的电路构造和图5的电路构造。
第一和第二示例性实施例可以按照由本领域的普通技术人员所期望的那样组合。
尽管根据几个示例性实施例描述了本发明，但本领域的技术人员将认识到的是，在所附权利要求的精神和范围内可以以各种变型实践本发明，并且本发明不局限于上述例子。
此外，权利要求的范围不受上述示例性实施例限制。
此外，注意申请人的意图是即使稍后在审查期间进行修改，也包括所有权利要求元素的等同物。

Claims (9)

1.一种半导体存储装置，包括：
读出放大器，具有1.2V或更低的电源电压并且用于放大位线对之间的电位差；
第一晶体管，将所述电源电压供应到所述读出放大器；
第二晶体管，将低电位侧电压供应到所述读出放大器；以及
控制电路，将所述第一晶体管控制为在所述第二晶体管被设置成导通状态之前或在所述第二晶体管被设置成导通状态的同时处于导通状态。
2.根据权利要求1所述的半导体存储装置，还包括第三晶体管，该第三晶体管并联连接到所述第一晶体管并且供应比所述电源电压高的电压，其中
所述控制电路将所述第三晶体管控制为在所述第一晶体管被设置成导通状态的同时处于导通状态。
3.根据权利要求2所述的半导体存储装置，其中所述控制电路将所述第三晶体管控制为在所述位线对之一的电位达到所述电源电压之前处于非导通状态。
4.根据权利要求1所述的半导体存储装置，还包括第四晶体管，该第四晶体管并联连接到所述第二晶体管并且供应比所述低电位侧电压低的电压，其中
所述控制电路将所述第四晶体管控制为在所述第二晶体管被设置成导通状态的同时处于导通状态。
5.根据权利要求4所述的半导体存储装置，其中所述控制电路将所述第四晶体管控制为在所述位线对之一的电位达到所述低电位侧电源的电压之前处于非导通状态。
6.一种半导体存储装置，包括：
存储单元，连接到互补位线中的每个；
字线，连接到所述存储单元；
读出放大器，连接在所述互补位线之间；
第一开关电路，将1.2V或更低的第一电压选择性地施加或不施加到所述读出放大器；
第二开关电路，将比所述第一电压低的第二电压选择性地施加或不施加到所述读出放大器；以及
控制电路，早于所述第二开关电路或在所述第二开关电路被激活的同时激活所述第一开关电路。
7.根据权利要求6所述的半导体存储装置，还包括驱动所述字线的驱动电路；其中
所述控制电路控制所述驱动电路，使得所述字线被激活的时刻早于所述第一开关电路被激活的时刻。
8.一种控制半导体存储装置的方法，所述半导体存储装置包括：读出放大器，具有1.2V或更低的电源电压并且用于放大位线对之间的电位差；第一晶体管，将所述电源电压供应到所述读出放大器；以及第二晶体管，将低电位侧电压供应到所述读出放大器，其中
在所述第二晶体管被设置成导通状态之前或在所述第二晶体管被设置成导通状态的同时，所述第一晶体管被设置为导通状态。
9.如权利要求8所述的控制半导体存储装置的方法，还包括第三晶体管，该第三晶体管并联连接到所述第一晶体管并且供应高于所述电源电压的电压，其中
在所述第一晶体管被设置成导通状态的同时，所述第三晶体管被设置为导通状态。
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