KR100406539B1

KR100406539B1 - 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한반도체 메모리 장치 및 그 방법

Info

Publication number: KR100406539B1
Application number: KR10-2001-0083954A
Authority: KR
Inventors: 정봉화
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-12-24
Filing date: 2001-12-24
Publication date: 2003-11-20
Anticipated expiration: 2021-12-24
Also published as: JP4632623B2; US20030117863A1; US6717880B2; KR20030053923A; JP2003203484A

Abstract

본원 발명은 방전구간의 일부에서 셀전원전압 방전부의 기준전압과 셀전원전압 발생부의 기준전압을 달리함으로써 방전동작시 불필요하게 소모되는 전류량을 저감할 수 있는 칩의 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치 및 그 방법을 제공함에 목적이 있다.

이를 위하여 본원 발명의 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치는 반도체 메모리 장치의 코어수단; 외부전원전압을 전원으로 사용하고, 상기 코어수단의 전원으로 사용하는 셀전원전압과 제1 기준전압을 입력받아 상기 셀전원전압이 상기 제1 기준전압보다 낮은 경우 상기 셀전원전압을 상승시키기 위한 셀전원전압발생수단; 방전구간의 일부에서 상기 제1 기준전압의 전위와 상이한 제2 기준전압을 기준전압으로 출력하는 셀전원전압방전수단용 기준전압발생수단; 및 상기 셀전원전압방전수단용 기준전압발생수단에서 출력되는 기준전압과 상기 셀전원전압을 입력받아 비교하여 상기 셀전원전압이 더 높으면 상기 셀전원전압을 강하시키기 위한 셀전원전압방전수단을 포함하는 것을 특징으로 한다.

Description

센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치 및 그 방법{Semiconductor Memory Device for reducing Current in Sense Amplifier Over Driver Scheme and its method}

본 발명은 반도체 메모리 장치의 센스 앰프 구동에 관한 것으로서, 구체적으로는 센스 앰프를 오버 드라이빙 한 후 높아진 전원전압을 강하시키고자 할 때 방전구간의 일부에서 방전회로와 전원발생회로 각각의 기준전압을 달리함으로써 두 회로의 동시 구동으로 인한 전류의 소모를 저감시키는 기술에 관한 것이다.

반도체가 고집적화 및 저전력화되면서 낮은 구동전압과 고속화를 모두 보장해야 하는 문제가 발생하게 되었다. 이에 따라 구동전압이 낮아지면서 DRAM에서 센스 앰프의 원할한 동작을 위한 여러가지 기술적 보완들이 시도되어 왔는데 센스 앰프 오버 드라이빙 기법이 그중 하나이다.

비트 라인 센스 앰프(이하, '센스 앰프'라 한다)의 동작에 따라 셀에 저장된 데이터가 선택되면 비트 라인 프리챠지 전압(VBLP:Voltage for Bit Line Precharge)의 전위를 갖고 있던 비트 라인으로 챠지 쉐어링되어 나오고, 이 비트 라인은 풀다운과 풀업 역할을 하는 드라이버용 트랜지스터를 Low(Vss) 및 High(CVDD)로 디벨럽시킨다. 이 때 비트 라인 프리챠지 전압 VBLP에서 셀전원전압 CVDD로 풀업하는 동작에서 셀전원전압 CVDD가 낮아 비트 라인 프리챠지 전압 VBLP와의 차이가 크지 않으므로 원하는 레벨인 셀전원전압 CVDD까지 상승하는데 많은 시간이 소요된다. 이를 극복하기 위하여 풀업용 트랜지스터의 크기를 크게 가져가는 방법이 있으나 이에 따르면 반도체 메모리 칩이 커지고 또한 그 크기에 한계가 있으므로 대안으로 풀업용 트랜지스터의 오버 드라이빙 기법을 사용하게 된다.

도 1 및 도 2를 참조하여 종래기술에 따른 오버 드라이빙 동작을 설명하면 다음과 같다.

워드라인에 의해 선택된 셀의 데이터가 비트라인으로 챠지 쉐어링되어 비트라인을 벌린다. 이 때만큼 벌어지는데 이 폭은 셀의 커패시턴스와 비트라인의 커패시턴스의 비에 의해 결정되고, 수십 내지 백 mV정도이다. 이 벌어진 폭으로 센스앰프를 구동하여 충분히 리드/라이트 할 만큼의 값으로 만든다. 이 센스앰프 동작 동안에 다음의 동작이 발생한다.

우선 센스 앰프 동작의 제1 구간(Over Driving Period)에서 제1 센스 앰프 인에이블 신호 SA_EN_1가 외부전원전압부(110)의 MOS1에 인가(NMOS 트래지스터인 경우 'H'신호, PMOS 트랜지스터인 경우 'L'신호)되어 MOS1이 인에이블된다. 초기에 셀전원전압 CVDD보다 높은 외부전원전압 VEXT가 MOS1과 리스토어 라인(RTO: Restore)을 따라 A 경로를 통하여 비트 라인에 인가되어 리스토어 라인 RTO의 전위가 급격히 올라간다.

리스토어 라인 RTO의 전위가 일정이상 올라가 오버 드라이빙이 끝나면 제2 구간(Driving Period)에서는 제2 센스 앰프 인에이블 신호 SA_EN_2가 셀전원전압부(120)의 MOS 트랜지스터 MOS2에 인가되어 MOS 트랜지스터 MOS2를 인에이블시킨다. 이 때 셀전원전압 CVDD가 MOS 트랜지스터 MOS2와 리스토어 라인 RTO를 통하여 센스 앰프로 유입되어 풀업 및 유지한다.

이 동작중에 상대적으로 높은 전압을 공급하는 외부전원전압부(110)로부터 상대적으로 낮은 전압을 공급하는 셀전원전압부(120)로 전류가 유입되어 셀전원전압 CVDD를 상승시키는 현상이 나타나기 쉬운데 특히 센스 앰프를 연속으로 동작시키는 경우 셀전원전압부(120)로의 유입이 크게 나타난다. 도 2의 A 부분에서 리스토어 라인 RTO가 과도하게 상승하고, 셀전원전압 CVDD 또한 이에 따른 영향으로 상승함을 알 수 있다.

반도체 메모리 칩의 고속화를 위하여 데이터를 리드/라이트하는 센스 앰프의 구동을 2단의 전원으로 동작시키는 오버 드라이브 회로의 사용은 메모리 코어(Core)의 성능을 향상시키는 데 일조하였지만, 2단의 전원간의 전위차로 인하여 전류가 과다하게 소모되는 문제가 있었다.

이와 같은 문제점을 해결하기 위하여 센스 앰프가 동작하여 오버 드라이빙 하는 중에(혹은 후에) 실제 셀전원전압 CVDD와 기준 셀전원전압 VREF를 비교하여 기준 셀전원전압 VREF보다 실제 셀전원전압 CVDD가 높으면 원하는 전압레벨로 낮추는 기술이 사용되고 있다. 그러나, 이 과정에서 상승한 실제 셀전원전압 CVDD를 원하는 레벨로 낮추는 회로(방전회로)와 실제 셀전원전압 CVDD가 기준 셀전원전압 VREF 보다 낮아졌을 때 기준 셀전원전압 VREF까지 상승시켜주는 CVDD 전원발생회로 간의 센싱 지연 시간으로 인하여 실제 셀전원전압의 레벨이 흔들리고, 이 동작중에 불필요하게 많은 전류의 소모를 가져오게 된다. 이를 좀 더 구체적으로 설명하면다음과 같다.

도 3은 종래기술에 따른 오버 드라이빙의 다른 실시예 구성도이다.

도 3에서 보이는 바와 같이 종래기술에 따른 다른 실시예는 외부전원전압 VEXT와 셀전원전압 CVDD를 사용하는 반도체 메모리 칩의 코어부(310), 코어부(310)에서 사용하는 셀전원전압 CVDD를 발생시키는 셀전원전압 발생부(320) 및 코어부(310)의 동작으로 인하여 상승한 셀전원전압 CVDD의 전위를 낮추기 위한 셀전원전압 방전부(330)로 구성되어 있다.

먼저, 오버 드라이빙 구간에서는 외부전원전압 VEXT에 의한 오버 드라이빙에 따라 셀전원전압 CVDD가 상승하고, 제1 방전구간에서는 셀전원전압 방전부(330)가 동작하여 실제 셀전원전압 CVDD와 기준전압 VREF를 비교한다. 실제 셀전원전압 CVDD가 상승되었으므로 셀전원전압 방전부(330)가 동작하여 실제 셀전원전압 CVDD를 기준전압 VREF로 끌어내린다. 이 때 실제 셀전원전압 CVDD와 기준전압 VREF를 비교하는 센서 및 방전부(330)내 트랜지스터가 시간에 대하여 이상적이지 않으므로 실제 셀전원전압 CVDD는 기준전압 VREF 이하까지 언더슈트되어 출렁거리게 된다(도 4 참조). 이 때 셀전원전압 발생부(320)의 동작으로 인하여 실제 셀전원전압 CVDD가 상승하고, 이후에도 셀전원전압 발생부(320)와 셀전원전압 방전부(330)의 반복적인 동작으로 인해 외부전원전압 VEXT에서 셀전원전압 CVDD로, 셀전원전압 CVDD에서 소스전압 VSS로 각각 전류의 흐름이 발생된다. 이러한 전류는 불필요하게 소모되는 전류로서, 반도체 메모리 칩의 동작이 고속화되어갈수록 전류의 소모량을 급격히 늘어갈 수 밖에 없다.

상기와 같은 문제점을 해결하기 위하여 본 발명은 방전구간의 일부에서 셀전원전압 방전부의 기준전압과 셀전원전압 발생부의 기준전압을 달리함으로써 방전동작시 불필요하게 소모되는 전류량을 저감할 수 있는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치를 제공함에 목적이 있다.

본 발명의 다른 목적은 방전구간의 일부에서 셀전원전압 방전부의 기준전압과 셀전원전압 발생부의 기준전압을 달리함으로써 방전동작시 불필요하게 소모되는 전류량을 저감할 수 있는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 방법을 제공함에 있다.

도 1은 종래기술에 따른 오버 드라이빙을 위한 블럭구성도,

도 2는 도 1에서의 오버 드라이빙시의 파형도,

도 3은 종래기술에 따른 오버 드라이빙의 다른 실시예 구성도,

도 4는 도 3에서의 오버 드라이빙시의 파형도,

도 5는 본 발명에 따른 오버 드라이빙의 일 실시예 블럭구성도,

도 6은 도 5에서의 오버 드라이빙시의 파형도,

도 7은 도 3 및 도 5에서 사용되는 셀전원전압발생부의 구체회로도,

도 8은 도 3 및 도 5에서 사용되는 셀전원전압방전부의 구체회로도,

도 9는 본 발명에 따른 오버 드라이빙의 다른 실시예 블럭구성도,

도 10은 도 9에서의 오버 드라이빙시의 파형도,

도 11은 도 9에서 사용되는 셀전원전압방전부의 구체회로도.

<도면의 주요 부분에 대한 부호의 설명>

510: 코어부 520: 셀전원전압발생부

530: 셀전원전압방전부 540: 셀전원전압방전부용 기준전압발생부

본원 발명의 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치는 반도체 메모리 장치의 코어수단; 외부전원전압을 전원으로 사용하고, 상기 코어수단의 전원으로 사용하는 셀전원전압과 제1 기준전압을 입력받아 상기 셀전원전압이 상기 제1 기준전압보다 낮은 경우 상기 셀전원전압을 상승시키기 위한 셀전원전압발생수단; 방전구간의 일부에서 상기 제1 기준전압의 전위와 상이한 제2 기준전압을 기준전압으로 출력하는 셀전원전압방전수단용 기준전압발생수단; 및 상기 셀전원전압방전수단용 기준전압발생수단에서 출력되는 기준전압과 상기 셀전원전압을 입력받아 비교하여 상기 셀전원전압이 더 높으면 상기 셀전원전압을 강하시키기 위한 셀전원전압방전수단을 포함하는 것을 특징으로 한다.

또한, 상기 제2 기준전압은 상기 제1 기준전압보다 5 내지 15퍼센트 더 높은 전위임을 특징으로 한다.

또한, 상기 방전구간은, 상기 셀전원전압방전수단이 동작하는 제1 방전구간; 및 상기 셀전원전압방전수단과 상기 셀전원전압발생수단이 동작하는 제2 방전구간을 포함하는 것을 특징으로 한다.

또한, 상기 제1 방전구간의 종료는 상기 코어수단의 오버드라이빙 동작으로 인하여 상승한 상기 셀전원전압이 상기 셀전원전압방전수단의 동작에 의하여 강하되는 전위와 상기 제2 기준전압의 전위가 동일하게 되는 순간임을 특징으로 한다.

또한, 상기 제2 방전구간동안 상기 셀전원전압방전수단용 기준전압발생수단에서 출력되는 기준전압은 상기 제1 기준전압과 동일한 전위임을 특징으로 한다.

또한, 상기 제1 기준전압은 상기 제2 방전구간후의 셀전원전압과 동일한 전위임을 특징으로 한다.

또한, 상기 셀전원전압방전수단용 기준전압발생수단은, 상기 외부전원전압의 라인과 접속된 제1 저항; 상기 제1 저항과 접속되고, 직렬로 된 제2 및 제3 저항; 상기 제2 저항과 병렬접속된 전계효과트랜지스터; 및 상기 제2 저항과 상기 제3 저항 사이에서 인출된 출력라인을 포함하는 것을 특징으로 한다.

또한, 상기 전계효과트랜지스터는 상기 제1 방전구간에서만 턴온되는 것을 특징으로 한다.

또한, 본원 발명의 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치는 반도체 메모리 장치의 코어수단; 외부전원전압을 전원으로 사용하고, 상기 코어수단의 전원으로 사용하는 셀전원전압과 제1 기준전압을 입력받아 상기 셀전원전압이 상기 제1 기준전압보다 낮은 경우 상기 셀전원전압을 상승시키기 위한 셀전원전압발생수단; 상기 제1 기준전압에 비례하는 제2 기준전압과 상기 셀전원전압을 입력받아, 방전구간의 일부에서 상기 셀전원전압에 비례하는 비례셀전원전압보다 일정전압만큼 낮은 비교셀전원전압을 출력하기 위한 셀전원전압방전수단용 비교셀전원전압발생수단; 및 방전구간에서 상기 비교셀전원전압과 제2 기준전압을 입력받아 비교하여 상기 비교셀전원전압이 더 높으면 상기 셀전원전압을 강하시키기 위한 셀전원전압방전수단을 포함하는 것을 특징으로 한다.

또한, 상기 제1 기준전압 대비 제2 기준전압의 비율은 상기 셀전원전압 대비 상기 비례셀전원전압의 비율과 동일함을 특징으로 한다.

또한, 상기 제1 방전구간의 종료는 상기 비교셀전원전압이 상기 제2 기준전압의 전위와 동일하게 되는 순간임을 특징으로 한다.

또한, 상기 제2 방전구간동안 상기 셀전원전압방전수단용 비교셀전원전압발생수단에서 출력되는 상기 비교셀전원전압은 제2 기준전압과 동일함을 특징으로 한다.

또한, 상기 셀전원전압방전수단용 비교셀전원전압발생수단은, 상기 셀전원전압의 라인과 접속된 저항; 상기 저항과 접속되고, 직렬로 된 제1 및 제2 전계효과트랜지스터; 상기 저항에 병렬접속된 제3 전계효과트랜지스터; 및 상기 제1 전계효과트랜지스터와 상기 제2 전계효과트랜지스터 사이에서 인출된 출력라인을 포함하는 것을 특징으로 한다.

또한, 상기 제3 전계효과트랜지스터는 상기 제1 방전구간에서만 턴오프되는 것을 특징으로 한다.

또한, 본원 발명의 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 방법은 외부전원전압에 의해 오버 드라이빙하는 단계; 방전구간의 일부에서 셀전원전압을 발생시키는 셀전원전압발생수단에 입력되는 제1 기준전압의 전위와는 상이한 제2 기준전압을 발생시키는 단계; 상기 오버 드라이빙에 의해 상승된 상기 셀전원전압을 상기 제2 기준전압과 비교하여 강하시키는 단계; 및 상기 셀전원전압이 상기 제1 기준전압보다 낮은 경우 상기 셀전원전압을 상승시키는 단계를 포함하는 것을 특징으로 한다.

또한, 본원 발명의 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 방법은 외부전원전압에 의해 오버 드라이빙하는 단계; 방전구간의 일부에서 상기 셀전원전압에 비례하는 비례셀전원전압보다 일정전압만큼 낮은 비교셀전원전압을 출력시키는 단계; 상기 비교셀전원전압과 제1 기준전압과 비교하여 상기 오버 드라이빙에 의해 상승된 상기 셀전원전압을 강하시키는 단계; 및 상기 제1 기준전압에 비례하는 제2 기준전압보다 상기 셀전원전압이 낮은 경우 상기 셀전원전압을 상승시키는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

도 5는 본 발명에 따른 오버 드라이빙의 일 실시예 블럭구성도이고, 도 6은 도 5에서의 오버 드라이빙시의 파형도이다.

본 발명의 일실시예에 따른 구성은 외부전원전압 VEXT와 셀전원전압 CVDD를 사용하는 반도체 메모리 칩의 코어부(510), 코어부(510)의 전원으로 사용하는 셀전원전압 CVDD를 발생하는 셀전원전압 발생부(520), 코어부(510)의 동작으로 인하여 상승한 셀전원전압 CVDD의 전위를 낮추기 위한 셀전원전압 방전부(530) 및 셀전원전압 발생부(520)에 기준전압 VREF의 레벨과 상이한 레벨의 기준전압 DVREF를 제공하기 위하여 기준전압 DVREF를 발생시키는 셀전워전압방전부용 기준전압발생부(540)를 포함한다.

본 발명의 일실시예는 셀전원전압방전부용 기준전압발생부(540)가 셀전원전압방전부(530)에 제공하는 기준전압 DVREF를 제1 방전구간에서만 일시적으로 셀전원전압발생부의 기준전압 VREF보다 약간 더 상승시켜 출력함으로써 불필요한 전류의 소모를 최소화시킨다.

코어부(510)의 기본적인 동작 및 오버 드라이빙 스킴은 종래기술과 동일하다. 즉, 워드 라인에 의해 선택된 셀의 데이터가 비트 라인으로 챠지 쉐어링되어 비트 라인을 벌린다. 이 때만큼 벌어지는데 이 폭은 셀의 커패시턴스와 비트라인의 커패시턴스의 비로 결정되고 그 크기는 수십 내지 백 mV 정도이다. 이 벌어진폭으로 센스앰프를 구동하여 충분히 리드/라이트 할 만큼의 값을 만든다. 코어부(510)내 센스 앰프에서는 오버 드라이빙 구간 동안 제1 센스 앰프 인에이블 신호 SA_EN_1 가 MOS 트랜지스터 MOS1의 게이트에 입력되어 MOS 트랜지스터 MOS1 이 인에이블된다. 그러면 셀전원전압 CVDD 보다 높은 외부전원전압 VEXT가 MOS 트랜지스터 MOS1과 리스토어 라인 RTO를 통하여 A 경로를 따라 초기에 급하게 비트 라인에 인가된다.

리스토어 라인 RTO의 전위가 일정 이상으로 상승하면 오버 드라이빙을 끝내게 되는데, 오버 드라이빙을 끝내는 방법으로는 리스토어 라인 RTO의 전위를 검출하는 방법과 리스토어 라인 RTO의 전위를 검출하지 않고 오버 드라이빙 동작을 일정시간동안 수행하도록 하는 방법이 있으며, 공정이 비교적 안정된 경우에는 후자의 방법을 많이 사용한다.

오버 드라이빙 구간이 끝나고, 드라이빙 구간(방전구간) 중 제1 방전구간에서는 셀전원전압발생부(520)로부터 셀전원전압 CVDD가 코어부(510)에 인가되고, 이 동작 중에 방전부용 기준전압발생부(540)에서는 셀전원전압방전부용 기준전압 DVREF를 셀전원전압발생부(520)의 기준전압 VREF 보다 약간 높은 전위를 셀전원전압방전부(530)로 출력시켜 실제 셀전원전압 CVDD와 비교되도록 하고, 일정 시간 경과 후 제2 방전구간에서는 셀전원전압방전부용 기준전압 DVREF를 기준전압 VREF와 동일 레벨의 전위로 출력시켜 비교되도록 한다. 여기서, 셀전원전압방전부용 기준전압발생부(540)의 내부 회로 동작을 설명하면 다음과 같다. 오버드라이빙구간 및 제2 방전구간에서는 MOS 트랜지스터(541)의 게이트에 제어신호 OVD_SW로서 "L"상태를 인가하여 MOS 트랜지스터를 턴오프시켜 셀전원전압방전부용 기준전압발생부(540)의 출력전압 DVREF이 셀전원전압발생부(520)의 기준전압 VREF와 동일한 전위가 되도록 하고, 제1 방전구간에서만 MOS 트랜지스터(541)의 제어신호로서 게이트에 "H"상태를 인가함으로써 MOS 트랜지스터를 턴온시켜 셀전원전압방전부용 기준전압발생부(540)의 출력전압 DVREF이 셀전원전압발생부(520)의 기준전압 VREF보다 높은 전위를 갖도록 한다. 이를 위하여 셀전원전압방전부용 기준전압발생부(540)에 사용되는 저항비를 적당히 조절할 필요가 있으나, 이는 당업자에게 너무도 당연한 사항에 불과하고, 셀전원전압방전부용 기준전압발생부(540)의 내부회로 또한 다양한 설계회로들 중 하나에 불과하다. 한편, 제1 방전구간에서 셀전원전압방전부용 기준전압발생부(540)의 출력전압 DVREF은 셀전원전압발생부(520)의 기준전압 VREF보다 약 5% 내지 15% 정도 높도록 함이 바람직하다.

방전구간의 동작을 이와 같이 수행하면 도 6에서 보이는 바와 같이 실제 셀전원전압 CVDD가 기준전압 VREF 아래로 내려가는 언더슈트 현상이 줄게 되고, 셀전원전압 발생부(520)와 셀전원전압 방전부(530) 사이에 발생하는 반발 작용에 의한 불필요한 전류 소모도 줄어들게 된다. 이는 반도체 메모리 칩의 동작 속도가 고속화될수록 유용한 측면이 된다.

도 7은 도 3 및 도 5에서 사용되는 셀전원전압발생부이고, 도 8은 도 3 및 도5에서 사용되는 셀전원전압방전부로서 VEXT는 외부전원전압이고, VREF 및 DVREF는 각각 셀전원전압발생부 및 셀전원전압방전부의 기준전압이다. 한편, 셀전원전압발생부의 인에이블신호 ENABLE는 센스앰프가 동작하는 동안 항상 입력되는 신호인반면, 셀전원전압방전부의 인에이블신호 ENABLE는 방전구간, 제1 방전구간 및 제2 방전구간 동안 입력되는 신호이다.

도 9는 본 발명에 따른 오버 드라이빙의 다른 실시예 블록구성도이고, 도 10은 도 9에서의 오버 드라이빙시의 파형도이다.

본 발명의 다른 실시예는 셀전원전압방전부를 위하여 별도의 전용 기준전압을 만들지 않고 셀전원전압방전부에 입력되는 셀전원전압 CVDD를 제어하여 불필요한 전류의 소모를 최소화시킨다. 이를 위하여 외부전원전압 VEXT 및 셀전원전압 CVDD를 사용하는 반도체 메모리 칩의 코어부(910), 코어부(910)의 전원으로 사용하는 셀전원전압 CVDD를 발생하는 셀전원전압발생부(920), 코어부(910)의 동작으로 인하여 상승한 셀전원전압 CVDD의 레벨을 낮추기 위한 셀전원전압방전부(930) 및 셀전원전압에 비례한 비례셀전원전압보다 일정전압만큼 낮은 비교셀전원전압을 셀전원전압방전부에 제공하기 위한 셀전원전압방전부용 비교셀전원전압발생부(940)를 포함한다.

도 5에 개시된 본 발명의 일실시예의 경우 셀전원전압발생부(520)의 기준전압 VREF와 오버드라이빙구간 및 제2 방전구간에서의 셀전원전압방전부의 기준전압 DVREF는 기준 셀전원전압 CVDD와 동일한 전위로 제어하나, 여기서는 셀전원전압방전부의 기준전압으로 VREF/2을 사용하여 셀전원전압 CVDD의 절반이 되게 한다.

셀전원전압방전부용 비교셀전원전압발생부(940)는 오버 드라이빙 구간에서 MOS 트랜지스터(941)의 게이트에 제어신호 OVD_SW로서 "H"상태를 인가하여 MOS 트랜지스터(941)를 턴온시키나, 이 때에는 셀전원전압방전부(930)에 인에이블신호ENABLE가 인가되지 않아 방전동작을 수행하지는 않는다. 제1 방전구간에 들어서면, 셀전원전압방전부(930)에 인에이블신호 ENABLE가 인가되는 것과 함께 MOS 트랜지스터(941)의 게이트에 제어신호 OVD_SW로서 "L"상태가 인가되어 MOS 트랜지스터(941)가 턴오프되면서 비교될 비교셀전원전압 CVDD'은 실제 셀전원전압의 절반(CVDD/2)보다 저항에 의한 전압강하분 만큼 낮은 전압이 된다. 따라서, MOS 트랜지스터(941)가 턴온되어 있을 때 셀전원전압 CVDD에서 소스전압 VSS로 흘러드는 전류의 양보다 더 작은 전류의 양이 소모되고, 결국 실제 셀전원전압이 과도하게 낮아져 언더슈트되는 현상을 줄일 수 있다.

도 11은 도 9에서 사용하는 셀전원전압방전부의 구체회로도로서, 동작을 간단히 설명하면 다음과 같다.

셀전원전압방전부용 비교셀전원전압발생부(940)로부터 출력되는 비교셀전원전압 CVDD'과 기준전압 VREF/2의 전위를 비교하여 비교셀전원전압 CVDD'의 전위가 더 높으면 셀전원전압단과 소스전압단 사이의 MOS 트랜지스터를 턴온시켜 코어부의 동작에 의하여 발생한 셀전원전압 CVDD의 전위를 낮춰주고, 반대로 비교셀전원전압 CVDD'의 전위가 더 낮으면 위의 트랜지스터를 턴오프시킨다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.

이와 같은 구성에 따라 불필요한 전류의 소모가 줄게 되고, 셀전원전압의 흔들림현상도 현저히 줄게 되어 셀전원전압이 정상상태로 안정화되는 시간 또한 단축되는 유리한 효과가 있다.

Claims

반도체 메모리 장치의 코어수단;

외부전원전압을 전원으로 사용하고, 상기 코어수단의 전원으로 사용하는 셀전원전압과 제1 기준전압을 입력받아 상기 셀전원전압이 상기 제1 기준전압보다 낮은 경우 상기 셀전원전압을 상승시키기 위한 셀전원전압발생수단;

방전구간의 일부에서 상기 제1 기준전압의 전위와 상이한 제2 기준전압을 기준전압으로 출력하는 셀전원전압방전수단용 기준전압발생수단; 및

상기 셀전원전압방전수단용 기준전압발생수단에서 출력되는 기준전압과 상기 셀전원전압을 입력받아 비교하여 상기 셀전원전압이 더 높으면 상기 셀전원전압을 강하시키기 위한 셀전원전압방전수단;

을 포함하는 것을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
제1항에 있어서,

상기 제2 기준전압은 상기 제1 기준전압보다 5 내지 15퍼센트 더 높은 전위임을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
제1항 또는 제2항에 있어서, 상기 방전구간은,

상기 셀전원전압방전수단이 동작하는 제1 방전구간; 및

상기 셀전원전압방전수단과 상기 셀전원전압발생수단이 동작하는 제2 방전구간

을 포함하는 것을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
제3항에 있어서,

상기 제1 방전구간의 종료는 상기 코어수단의 오버드라이빙 동작으로 인하여 상승한 상기 셀전원전압이 상기 셀전원전압방전수단의 동작에 의하여 강하되는 전위와 상기 제2 기준전압의 전위가 동일하게 되는 순간임을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
제3항에 있어서,

상기 제2 방전구간동안 상기 셀전원전압방전수단용 기준전압발생수단에서 출력되는 기준전압은 상기 제1 기준전압과 동일한 전위임을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
제4항 또는 제5항에 있어서,

상기 제1 기준전압은 상기 제2 방전구간후의 셀전원전압과 동일한 전위임을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
제6항에 있어서, 상기 셀전원전압방전수단용 기준전압발생수단은,

상기 외부전원전압의 라인과 접속된 제1 저항;

상기 제1 저항과 접속되고, 직렬로 된 제2 및 제3 저항;

상기 제2 저항과 병렬접속된 전계효과트랜지스터; 및

상기 제2 저항과 상기 제3 저항 사이에서 인출된 출력라인

을 포함하는 것을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
제7항에 있어서,

상기 전계효과트랜지스터는 상기 제1 방전구간에서만 턴온되는 것을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
반도체 메모리 장치의 코어수단;

외부전원전압을 전원으로 사용하고, 상기 코어수단의 전원으로 사용하는 셀전원전압과 제1 기준전압을 입력받아 상기 셀전원전압이 상기 제1 기준전압보다 낮은 경우 상기 셀전원전압을 상승시키기 위한 셀전원전압발생수단;

상기 제1 기준전압에 비례하는 제2 기준전압과 상기 셀전원전압을 입력받아, 방전구간의 일부에서 상기 셀전원전압에 비례하는 비례셀전원전압보다 일정전압만큼 낮은 비교셀전원전압을 출력하기 위한 셀전원전압방전수단용 비교셀전원전압발생수단; 및

방전구간에서 상기 비교셀전원전압과 제2 기준전압을 입력받아 비교하여 상기 비교셀전원전압이 더 높으면 상기 셀전원전압을 강하시키기 위한 셀전원전압방전수단

을 포함하는 것을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
제9항에 있어서,

상기 제1 기준전압 대비 제2 기준전압의 비율은 상기 셀전원전압 대비 상기 비례셀전원전압의 비율과 동일함을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
제9항 또는 제10항에 있어서, 상기 방전구간은,

상기 셀전원전압방전수단이 동작하는 제1 방전구간; 및

상기 셀전원전압방전수단과 상기 셀전원전압발생수단이 동작하는 제2 방전구간

을 포함하는 것을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
제11항에 있어서,

상기 제1 방전구간의 종료는 상기 비교셀전원전압이 상기 제2 기준전압의 전위와 동일하게 되는 순간임을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
제11항에 있어서,

상기 제2 방전구간동안 상기 셀전원전압방전수단용 비교셀전원전압발생수단에서 출력되는 상기 비교셀전원전압은 제2 기준전압과 동일함을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
제12항 또는 제13항에 있어서, 상기 셀전원전압방전수단용 비교셀전원전압발생수단은,

상기 셀전원전압의 라인과 접속된 저항;

상기 저항과 접속되고, 직렬로 된 제1 및 제2 전계효과트랜지스터;

상기 저항에 병렬접속된 제3 전계효과트랜지스터; 및

상기 제1 전계효과트랜지스터와 상기 제2 전계효과트랜지스터 사이에서 인출된 출력라인

을 포함하는 것을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
제14항에 있어서,

상기 제3 전계효과트랜지스터는 상기 제1 방전구간에서만 턴오프되는 것을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 반도체 메모리 장치.
외부전원전압에 의해 오버 드라이빙하는 단계;

방전구간의 일부에서 셀전원전압을 발생시키는 셀전원전압발생수단에 입력되는 제1 기준전압의 전위와는 상이한 제2 기준전압을 발생시키는 단계;

상기 오버 드라이빙에 의해 상승된 상기 셀전원전압을 상기 제2 기준전압과 비교하여 강하시키는 단계; 및

상기 셀전원전압이 상기 제1 기준전압보다 낮은 경우 상기 셀전원전압을 상승시키는 단계

를 포함하는 것을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 방법.
제16항에 있어서,

상기 제2 기준전압은 상기 제1 기준전압보다 5 내지 15퍼센트 더 높은 전위임을 특징으로 하는 반도체 메모리 칩의 센스앰프 오버 드라이버 스킴에서의 소모전류 감소방법.
제16항 또는 제17항에 있어서, 상기 방전구간은,

상기 셀전원전압을 강하시키는 동작만을 수행하는 제1 방전구간; 및

상기 셀전원전압의 강하와 상승을 교대로 수행하는 제2 방전구간

을 포함하는 것을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 방법.
제18항에 있어서,

상기 제1 방전구간의 종료는 상기 오버 드라이빙에 의하여 상승된 셀전원전압이 강하하여 상기 제2 기준전압의 전위와 동일하게 되는 순간임을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 방법.
제18항에 있어서,

상기 제2 방전구간에서는 상기 셀전원전압이 상기 제1 기준전압과 동일한 전위가 되도록 하는 것을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 방법.
외부전원전압에 의해 오버 드라이빙하는 단계;

방전구간의 일부에서 상기 셀전원전압에 비례하는 비례셀전원전압보다 일정전압만큼 낮은 비교셀전원전압을 출력시키는 단계;

상기 비교셀전원전압과 제1 기준전압과 비교하여 상기 오버 드라이빙에 의해 상승된 상기 셀전원전압을 강하시키는 단계; 및

상기 제1 기준전압에 비례하는 제2 기준전압보다 상기 셀전원전압이 낮은 경우 상기 셀전원전압을 상승시키는 단계

를 포함하는 것을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 방법.
제21항에 있어서,

상기 제1 기준전압 대비 제2 기준전압의 비율은 상기 비례셀전원전압 대비 셀전원전압의 비율과 동일함을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 방법.
제21항 또는 제22항에 있어서, 상기 방전구간은,

상기 셀전원전압을 강하시키는 동작만을 수행하는 제1 방전구간; 및

상기 셀전원전압의 강하와 상승을 교대로 수행하는 제2 방전구간

을 포함하는 것을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 방법.
제23항에 있어서,

상기 제1 방전구간의 종료는 상기 비교셀전원전압이 상기 제1 기준전압의 전위와 동일하게 되는 순간임을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의소모전류 감소를 위한 방법.
제23항에 있어서,

상기 제2 방전구간에서는 상기 비교셀전원전압이 상기 제1 기준전압과 동일한 전위가 되도록 하는 것을 특징으로 하는 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한 방법.