[go: up one dir, main page]

KR101060289B1 - 반도체 기판의 제조 방법 - Google Patents

반도체 기판의 제조 방법 Download PDF

Info

Publication number
KR101060289B1
KR101060289B1 KR1020087006102A KR20087006102A KR101060289B1 KR 101060289 B1 KR101060289 B1 KR 101060289B1 KR 1020087006102 A KR1020087006102 A KR 1020087006102A KR 20087006102 A KR20087006102 A KR 20087006102A KR 101060289 B1 KR101060289 B1 KR 101060289B1
Authority
KR
South Korea
Prior art keywords
layer
gan
semiconductor
manufacturing
base substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020087006102A
Other languages
English (en)
Other versions
KR20080043833A (ko
Inventor
다카후미 야오
명환 조
Original Assignee
가부시키가이샤 토호쿠 테크노 아치
주식회사 에피밸리
후루카와 기카이 긴조쿠 가부시키가이샤
도와 홀딩스 가부시키가이샤
미쓰비시 가가꾸 가부시키가이샤
(주)웨이브스퀘어
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 토호쿠 테크노 아치, 주식회사 에피밸리, 후루카와 기카이 긴조쿠 가부시키가이샤, 도와 홀딩스 가부시키가이샤, 미쓰비시 가가꾸 가부시키가이샤, (주)웨이브스퀘어 filed Critical 가부시키가이샤 토호쿠 테크노 아치
Publication of KR20080043833A publication Critical patent/KR20080043833A/ko
Application granted granted Critical
Publication of KR101060289B1 publication Critical patent/KR101060289B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/323—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/32308—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm
    • H01S5/32341—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm blue laser based on GaN or GaP
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/018—Bonding of wafers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

본 발명의 제1 측면에 관한 반도체 기판의 제조 방법은 하지 기판을 준비하는 준비 공정과, 상기 하지 기판 위에 박리층 및 반도체층을 포함하는 다중층을 적어도 2개 적층 하는 적층 공정과, 상기 반도체층을 분리하는 분리 공정을 포함하는 것을 특징으로 한다.

Description

반도체 기판의 제조 방법 {Process for producing semiconductor substrate}
본 발명은 반도체 기판의 제조 방법에 관한 것이다.
종래부터 사파이어 하지 기판을 이용하여 GaN 기판을 제조하는 방법이 제안되고 있다. 도 1 내지 도 3은 GaN 기판을 제조하는 방법을 나타내는 공정 단면도이다.
도 1에 나타내는 공정에서는, 하지 기판으로서 사파이어 하지 기판(110)을 준비한다.사파이어 하지 기판(110)에 박리층(저온 GaN 버퍼층)(120)을 1000℃보다 낮은 온도에서(저온에서) 성장시킨다. 박리층(120)은, 예를 들어, GaN의 단결정체, 다결정체 또는 아몰퍼스체로 구성될 수 있다. 그리고, 약 1000℃의 온도에서(고온에서) GaN층(130)을 성장시킨다. GaN층(130)은, 예를 들어, GaN의 단결정체로 구성될 수 있다. 이로써, 박리층(120) 및 GaN층(130)을 포함하는 구조체(100)가 사파이어 하지 기판(110) 위에 형성된다. 또한, 박리층(120)은 버퍼(완충)의 기능도 가진다.
도 2에 나타내는 공정에서는, 사파이어 하지 기판(110) 및 구조체(100)(가 들어간 반응실내)를 약 100O℃부터 실온까지 강온하다. 여기서, 사파이어 하지 기판(110)의 열팽창 계수는 GaN층(130)의 열팽창 계수보다도 크다. 이로써, 약 1000 ℃부터 실온까지 강온시켰을 때 사파이어 하지 기판(110) 및 GaN층(130)에 열팽창율의 차이에 기인한 열응력이 작용하여 휨이 발생한다.
도 3에 나타내는 공정에서는, 레이저 리프트 오프법 등에 의해 박리층(120)을 녹인다. 이로써, GaN층(130)이 사파이어 하지 기판(110)으로부터 분리한다. 즉, GaN층(130)을 사파이어 하지 기판(110)으로부터 자립시켜 GaN 기판을 제조한다. 이 때, GaN층(130)에 있어서, 내부 응력이 완화된 부분과 내부 응력이 잔류한 부분이 발생한다. 이로써, GaN층(130)에 크랙이 생길 우려가 있다.
그리고, 분리된 GaN층(130)은 결정 성장 방향을 따라 왜곡의 분포가 변화하고 있기 때문에 휘어짐이 발생한다. 따라서 GaN층을 기계적 연마 공정에 의해 평탄화해도, 도 3에 나타내는 바와 같이 결정 방위가 어긋난 상태로 된다.
이와 같은 휘어짐을 저감하기 위해, 사파이어 하지 기판(110)과 박리층(120) 사이에 틈을 형성하는 방법이 제안되고 있다(예를 들어, 특개 2004-39810호).
특개 2004-39810호에 개시된 기술에서는, 하지 기판으로부터 1장의 반도체 기판만 제조되기 때문에, 반도체 기판을 제조할 때의 스루풋(throughput, 생산성)이 좋지 않다.
본 발명의 목적은 스루풋을 향상할 수 있는 반도체 기판의 제조 방법을 제공하는 것이다.
본 발명의 제1 측면에 관한 반도체 기판의 제조 방법은 하지 기판을 준비하는 준비 공정과, 상기 하지 기판 위에 박리층 및 반도체층을 포함하는 다중층을 적어도 2개 적층 하는 적층 공정과, 상기 반도체층을 분리하는 분리 공정을 포함하는 것을 특징으로 한다.
본 발명의 제2 측면에 관한 반도체 기판의 제조 방법은, 본 발명의 제1 측면에 관한 반도체 기판의 제조 방법의 특징과 함께, 상기 분리 공정에서는 화학 용액을 이용하여 상기 박리층을 선택적으로 식각하고, 적어도 2개의 상기 반도체층을 각각 자립시키는 것을 특징으로 한다.
본 발명의 제3 측면에 관한 반도체 기판의 제조 방법은, 본 발명의 제1 측면 또는 제2측면에 관한 반도체 기판의 제조 방법의 특징과 함께, 상기 적층 공정에서는, 대기개방하지 않고 연속적으로 적층하는 것을 특징으로 한다.
본 발명의 제4 측면에 관한 반도체 기판의 제조 방법은, 본 발명의 제1 측면 또는 제2측면에 관한 반도체 기판의 제조 방법의 특징과 함께, 상기 적층 공정에서는, 동일 장치 내에서 적층하는 것을 특징으로 한다.
본 발명의 제5 측면에 관한 반도체 기판의 제조 방법은, 본 발명의 제1 측면에서 제4측면 중 어느 하나에 관한 반도체 기판의 제조 방법의 특징과 함께, 상기 하지 기판 및 상기 반도체층은 화합물 반도체의 단결정임을 특징으로 한다.
본 발명의 제6 측면에 관한 반도체 기판의 제조 방법은, 본 발명의 제1 측면에서 제5측면 중 어느 하나에 관한 반도체 기판의 제조 방법의 특징과 함께, 상기 하지 기판 및 상기 반도체층은 III족 원소와 질소의 화합물임을 특징으로 한다.
본 발명의 제7 측면에 관한 반도체 기판의 제조 방법은, 본 발명의 제1 측면에서 제6측면 중 어느 하나에 관한 반도체 기판의 제조 방법의 특징과 함께, 상기 하지 기판 및 상기 반도체층은 동일한 재료로 형성되어 있는 것을 특징으로 한다.
본 발명의 제8 측면에 관한 반도체 기판의 제조 방법은, 본 발명의 제1 측면에서 제7측면 중 어느 하나에 관한 반도체 기판의 제조 방법의 특징과 함께, 상기 박리층은 금속층 및 금속 질화물층의 적어도 어느 하나를 갖는 것을 특징으로 한다.
본 발명의 제9 측면에 관한 반도체 기판의 제조 방법은, 본 발명의 제8 측면으로 관한 반도체 기판의 제조 방법의 특징과 함께, 상기 적층 공정에서는 상기 반도체층의 성장 반응로내에서 상기 금속층을 질화함으로써 상기 금속 질화물층을 형성하는 것을 특징으로 한다.
본 발명의 제10 측면에 관한 반도체 기판의 제조 방법은, 본 발명의 제1 측면에서 제9측면 중 어느 하나에 관한 반도체 기판의 제조 방법의 특징과 함께, 상기 다중층은 상기 박리층과 상기 반도체층 사이에 버퍼층을 포함하는 것을 특징으로 한다.
본 발명의 제11 측면에 관한 반도체 기판의 제조 방법은, 본 발명의 제10 측면에 관한 반도체 기판의 제조 방법의 특징과 함께, 상기 버퍼층은 화합물 반도체의 단결정임을 특징으로 한다.
본 발명의 제12 측면에 관한 반도체 기판의 제조 방법은, 본 발명의 제10 측면 또는 제11 측면에 기재된 반도체 기판의 제조 방법의 특징과 함께, 상기 버퍼층은 III족 원소와 질소의 화합물임을 특징으로 한다.
본 발명의 제13 측면에 관한 반도체 기판의 제조 방법은 본 발명의 제10 측면에서 제12 측면 중 어느 하나에 관한 반도체 기판의 제조 방법의 특징과 함께, 상기 버퍼층 및 상기 반도체층은 동일 재료로 형성되어 있는 것을 특징으로 한다.
본 발명에 의하면, 스루풋을 향상할 수 있다.
도 1은 종래의 GaN 기판을 제조하는 방법을 나타내는 공정 단면도이다.
도 2는 종래의 GaN 기판을 제조하는 방법을 나타내는 공정 단면도이다.
도 3은 종래의 GaN 기판을 제조하는 방법을 나타내는 공정 단면도이다.
도 4는 본 발명의 과제를 나타내는 공정 단면도이다.
도 5는 본 발명의 과제를 나타내는 공정 단면도이다.
도 6은 본 발명의 과제를 나타내는 공정 단면도이다.
도 7은 본 발명의 실시형태에 관한 반도체 기판의 제조 방법을 나타내는 공정 단면도이다.
도 8은 본 발명의 실시형태에 관한 반도체 기판의 제조 방법을 나타내는 공정 단면도이다.
도 9는 본 발명의 실시형태에 관한 반도체 기판의 제조 방법을 나타내는 공정 단면도이다.
도 10은 본 발명의 실시형태에 관한 반도체 기판의 제조 방법을 나타내는 공정 단면도이다.
도 11은 본 발명의 실시형태에 관한 반도체 기판의 제조 방법을 나타내는 공정 단면도이다.
도 12는 도 7 내지 도 11에 나타내는 공정에 의해 얻어진 시료의 단면 SEM 사진이다.
도 13은 본 발명의 실시형태에 관한 반도체 기판의 제조 방법을 나타내는 공정 단면도이다.
도 14는 본 발명의 실시형태에 관한 반도체 기판의 제조 방법을 나타내는 공정 단면도이다.
도 15는 본 발명의 실시형태에 관한 반도체 기판의 제조 방법을 나타내는 공정 단면도이다.
본 발명의 과제를 도 4 내지 도 6을 이용하여 상세히 설명한다. 도 4 내지 도 6은 본 발명의 과제를 나타내는 공정 단면도이다. 이하의 설명에서는 GaN 하지 기판(하지 기판)을 이용하여 GaN 기판(반도체 기판)을 제조하는 방법을 예로 설명하는데, 본 발명은 다른 하지 기판을 이용하여 다른 반도체 기판을 제조하는 방법에도 적용할 수 있다. 여기서, 다른 하지 기판은, 예를 들어, InN, AlN, InGaN, AlGaN, InAlN, AlInGaN 등의 질화물, SiC, Si 등의 IV족계 물질, Al2O3, MgAl2O4, LiGa2O4, ZnO 등의 산화물, 또는 Fe, Cr, Mo, Ta, Nb, Ti, Cu 등의 질화가능한 금속으로 구성될 수 있다. 다른 반도체 기판은, 예를 들어, AlN, InN, AlGaInN 등의 질화물 또는, ZnO, ZnMgO, ZnCd0, ZnMgCd0 등의 산화물로 구성될 수 있다.
도 4에 나타내는 공정에서는 하지 기판으로 GaN 하지 기판(210)을 준비한다. GaN 하지 기판(210) 위에 박리층(금속 버퍼층)(220)을 형성한다. 박리층(220)은, 예를 들어, Fe, Cr, Mo, Ta, Nb, Ti, Cu 등의 질화가능한 금속으로 구성될 수 있다.
그리고, 박리층(220) 위에 약 1000℃에서 GaN층(반도체층)(230)을 성장시킨다. GaN층(230)은, 예를 들어, GaN의 단결정체로 구성될 수 있다. 이로써, 박리층(220) 및 GaN층(230)을 포함하는 구조체(200)가 GaN 하지 기판(210) 위에 형성된다. 또한, 박리층(220)은 버퍼(완충)의 기능도 갖는다.
도 5에 나타내는 공정에서는 GaN 하지 기판(210) 및 구조체(200)(가 들어간 반응실내)를 약 1000℃부터 실온까지 강온하다. 여기서, GaN 하지 기판(210)의 열팽창 계수는 GaN층(230)의 열팽창 계수와 거의 같다. 이로써, 약 1000℃부터 실온까지 강온되었을 때 GaN 하지 기판(210) 및 GaN층(230)에 열팽창율의 차이에 기인한 열응력이 거의 작용하지 않아 휘어짐도 거의 발생하지 않는다.
도 6에 나타내는 공정에서는, 화학 용액을 이용하여 박리층(220)을 선택적으로 식각한다. 이로써, GaN층(230)이 GaN 하지 기판(210)으로부터 분리한다. 즉 GaN층(230)을 GaN 하지 기판(210)으로부터 자립시켜 GaN 기판을 제조한다. 이 때, GaN층(130)에 있어서, 내부 응력이 거의 균등한 상태로 되어 있다. 이로써, GaN층(130)에 크랙이 생길 우려가 저감하고 있다.
이상과 같이, 도 4 내지 도 6에 나타내는 GaN 기판을 제조하는 방법에서는, GaN 하지 기판(210)으로부터 1장의 GaN 기판만 제조되는 경향이 있다. 이로써, GaN 기판을 제조할 때의 스루풋이 충분하지 않다.
이어, 본 발명의 실시형태에 관한 반도체 기판의 제조 방법을 도 7 내지 도 15를 이용하여 설명한다. 도 7 내지 도 11 및 도 13 내지 도 15는 본 발명의 실시형태에 관한 반도체 기판의 제조 방법을 나타내는 공정 단면도이다. 도 12는 도 7 내지 도 11에 나타내는 공정에 의해 얻어진 시료의 단면 SEM 사진이다. 이하의 설명에서는, GaN 하지 기판(하지 기판)을 이용하여 GaN 기판(반도체 기판)을 제조하는 방법을 예로서 설명하는데, 다른 하지 기판을 이용하여 다른 반도체 기판을 제조하는 방법에도 적용할 수 있다. 여기서, 다른 하지 기판은, 예를 들어, InN, AlN, InGaN, AlGaN, InAlN, AlInGaN 등의 질화물, SiC, Si 등의 IV족계 물질, Al2O3, MgAl2O4, LiGa2O4, ZnO 등의 산화물, 또는, Fe, Cr, Mo, Ta, Nb, Ti, Cu 등의 질화가능한 금속으로 구성될 수 있다. 다른 반도체 기판은, 예를 들어, AlN, InN, AlGaInN 등의 질화물, 또는, ZnO, ZnMgO, ZnCdO, ZnMgCdO 등의 산화물로 구성될 수 있다.
또한 HVPE(Hydride Vapor Phase Epitaxy) 성장법을 이용한 방법을 예로 들어 설명하는데, MOCVD(Metal-Organic Chemical Vaper Deposition)법, MOVPE(Metal-Organic Vapor Phase Epitaxy)법, MBE(Molecular Beam Epitaxy)법, 용해 성장법 등을 이용한 방법에도 적용할 수 있다.
도 7에 나타내는 공정에서는, 하지 기판으로서 GaN 하지 기판(310)을 준비한다. GaN 하지 기판(310)의 두께는 100μm 내지 500μm인 것이 바람직하다.
또한, 본 명세서에서는 「다중층」이라는 용어는 2층 이상의 층을 포함하는 것을 의미한다.
GaN 하지 기판(310) 위에 박리층(금속 버퍼층)(320a)을 스퍼터(Sputter)법에 의해 증착한다. 박리층(320a)은 질화가능한 금속층이다. 박리층(320a)은, 예를 들어, Fe, Cr, Mo, Ta, Nb, Ti, Cu 등의 질화가능한 금속으로 구성될 수 있다. 박리층(320a)의 두께는 15nm 내지 75nm의 범위인 것이 바람직하다.
또한, 박리층(320a)은 스퍼터법 대신에 전자빔 증착법(E-beam evaporator), 열증착법(Thermal evaporator), 혹은 CVD, MOCVD, MBE 등의 결정 성장법에 의해 형성될 수도 있다.
도 8에 나타내는 공정에서는, 기판 온도 500∼1000℃의 범위에서 암모니아를 포함하는 수소 가스 등의 분위기에서 박리층(320a)의 일부(상층)을 질화한다. 암모니아에 의한 강력한 환원 작용에 의해 박리층(320a)의 표면에 자연 산화막이 있더라도 그 자연산화막은 환원·질화된다. 그리고, 박리층(320a)이 제1 박리층(320)과 제2 박리층(322)이 된다. 제1 박리층(금속 버퍼층)(320)은 박리층(320a) 중 질화되지 않은 층으로, 예를 들어, Fe, Cr, Mo, Ta, Nb, Ti, Cu 등의 질화가능한 금속으로 구성될 수 있다. 제2 박리층(금속 질화물층)(322)은 박리층(320a) 중 질화된 층으로, 예를 들어, Fe2N, CrN, MoN, TaN, NbN, TiN, CuN 등의 금속 질화물로 구성될 수 있다. 여기서, 제1 박리층(320)은 Cr인 것이 바람직하다. 제2 박리층(322)은 CrN인 것이 바람직하다.
또한, 제1 박리층(320)은 버퍼(완충)의 기능도 갖는다. 마찬가지로, 제2 박 리층(322)은 버퍼(완충)의 기능도 갖는다. 또한 도 8에 나타내는 공정에 있어서, 박리층(320a)이 모두 질화되어 제2 박리층(322)이 될 수도 있다. 제2 박리층(322)의 두께는 박리층(320a) 전체가 질화되어 형성되는 경우, 15nm 내지 75nm의 범위인 것이 바람직하다. 그러나, 제2 박리층(322)의 두께는 질소 조건에 의해 박리층(320a)의 두께보다 얇아지는 경우도 있다.
박리층(320a)의 표면상에 균일한 제2 박리층(322)을 형성하기 위한 프로세스의 조건은위한 프로세스의 조건은 암모니아의 유량 1(l/min), 질화 온도 1OOO℃ 이상, 및 질화 시간 5분 이상인 것이 바람직하다.
여기서, 제2 박리층(322)은 후술하는 도 9에 나타내는 공정에서 GaN층(버퍼층(332) 및 GaN층(330))을 형성하기 위한 핵으로 작용한다. 이로써, 도 8에 나타내는 공정과 도 9에 나타내는 공정은, 후술하는 바와 같이 대기 개방하지 않고 연속적으로 수행하는 것이 바람직하다.
도 9에 나타내는 공정에서는, 제2 박리층(322) 위에 약 600∼1000℃의 온도에서(저온에서) 버퍼층(332)을 성장한다. 구체적으로는, 반응관을 통해 반응실의 상류측에 마련된 Ga 금속 원료 박스에 HCl 가스를 공급한다. Ga 금속 원료 박스에서는,HCl 가스와 Ga이 화학반응을 일으켜 GaCl 가스를 제조한다. 그 GaCl 가스를 Ga 금속 원료 박스로부터 반응관을 통해 반응실에 공급한다. 반응실에서는 제2 박리층(322)의 표면 부근에 도 8의 공정에서 사용한 암모니아를 포함하는 수소 가스가 잔류하고 있다. 그리고, 반응실에서는 GaCl 가스와 암모니아 가스가 화학반응을 일으켜 제2 박리층(322) 위에 버퍼층(332)이 형성된다. 버퍼층(GaN 버퍼층)(332) 은, 예를 들어, GaN의 단결정체, 다결정체 또는 아몰퍼스체로 구성될 수 있다. 버퍼층(332)의 두께는 수십 Å∼수십 μm인 것이 바람직하다. 버퍼층(332)을 성장시키는 온도는 800 내지 1100℃인 것이 바람직하고, 특히 900℃ 부근인 것이 바람직하다.
여기서, 버퍼층(332)은 후술하는 GaN층(반도체층)(330)과 동일한 재료(GaN)로 형성된 것으로, GaN층(반도체층)(330)이 성장하기 쉬워졌다.
또한, 버퍼층(332)은 후술하는 GaN층(반도체층)(330)과 다른 재료로 형성되어 있을 수도 있다. 예를 들어, 버퍼층(332)은 AlN, AlxGayN, InxGayN, AlxGayInzN의 질화물(각각, 0<x<1, 0<y<1, 0<z<1), 또는, ZnO 등의 산화물로 형성되어 있을 수도 있다.
도 10에 나타내는 공정에서는, 버퍼층(332) 위에 1000℃ 이상의 온도에서(고온에서) GaN층(반도체층)(330)을 성장한다. GaN층(GaN 후막)(330)은, 예를 들어, GaN의 단결정체로 구성될 수 있다. 구체적인 조건은 기본적으로 도 9에 나타내는 공정과 마찬가지지만, Ga 금속 원료 박스에 HCl 가스를 공급하는 유량이 많은 점과 반응실 내의 온도가 높은 점이 다르다. 이로써, 도 9에 나타내는 공정보다도 고속(예를 들어, 약 100μm/h이상)으로 GaN층(330)이 성장한다. GaN층(330)의 두께는 100μm 내지 500μm인 것이 바람직하다. GaN층(330)을 성장시키는 온도는 1000℃ 이상인 것이 바람직하다. 그 결과, 제1 박리층(320), 제2 박리층(322), 버퍼층(332) 및 GaN층(330)을 포함하는 다중층(ML1)이 GaN 하지 기판(310) 위에 형성된다.
또한, GaN층(330)은 성장할 때 또는 성장 후에, 미량의 Si나 Mg 등의 불순물이 도핑되고, n형 혹은 p형 등의 전도형으로 제어될 수도 있다.
도 11에 나타내는 공정에서는, GaN 하지 기판(310) 및 다중층(ML1)(이 들어간 반응실내)을 약 1000℃부터 실온까지 강온하다. 여기서, GaN 하지 기판(310)의 열팽창 계수는 GaN층(330)의 열팽창 계수와 거의 같다. 이로써, 약 1000℃부터 실온까지 강온시켰을 때 GaN 하지 기판(310) 및 GaN층(330)에 열팽창율의 차이에 기인한 열응력이 거의 작용하지 않아 휘어짐도 거의 발생하지 않는다.
예를 들어, 도 7 내지 도 11에 나타내는 공정과 동일한 공정에 의해, 도 12의 단면 SEM 사진에 나타내는 다중층(ML1)을 얻을 수 있다. 도 12에 나타내는 바와 같이, GaN 하지 기판(310) 및 GaN층(330)은 평탄한 형상을 하고 있다. 이로써, GaN 하지 기판(310) 및 GaN층(330)에 휘어짐이 거의 발생하지 않았다고 추정할 수 있다.
도 7 내지 도 11의 공정을 대기 개방하지 않고 연속적으로 반복하면, 도 13에 나타내는 바와 같이, GaN 하지 기판(310)에 복수의 다중층(ML1∼ML3)이 형성된다. 이로써, 복수의 다중층(ML1∼ML3)을 포함하는 구조체(300)가 GaN 하지 기판(310) 위에 형성된다.
여기서, 도 7 내지 도 11의 공정은 동일 장치 내에서 이루어질 수도 있고, 다른 장치내에서 이루어질 수도 있다. 다른 장치 내에서 이루어지는 경우, 각각의 반응실끼리 대기 개방되지 않고 반송 가능한 기구로 접속되어 있는 것으로 한다.
도 14 및 도 15에 나타내는 공정에서는, 화학 용액을 이용하여 복수의 제1 박리층(320) 및 복수의 제2 박리층(322)을 선택적으로 동시에 식각한다. 즉, 도 13에 나타내는 바와 같이, 복수의 제1 박리층(320) 및 복수의 제2 박리층(322)을 각각 옆쪽에서부터 식각한다.
여기서, 예를 들어, 제1 박리층(320)이 Cr로 형성되어 있는 경우, 식각액(화학 용액)은 과염소산(HClO4)과 제2 질산 세륨 암모늄의 혼합 수용액이 적당하다. 또한, 예를 들어, 제1 박리층(320)이 Cu로 형성되어 있는 경우, 식각액(화학 용액)은 질산(HNO3)수용액이 적당하다. 식각액(화학 용액)에 의한 식각 속도는 온도와 농도에 의해 제어할 수 있다.
복수의 제1 박리층(320) 및 복수의 제2 박리층(322)이 식각되면, 도 15에 나타내는 바와 같이, GaN층(330) 및 버퍼층(332)의 복수 단위를 각각 GaN 하지 기판(310)으로부터 분리한다. 즉, GaN층(330) 및 버퍼층(332)의 복수 단위를 GaN 하지 기판(310)으로부터 각각 자립시켜 복수의 GaN 기판(SB1∼SB3)을 동시에 제조한다. 이 때, 각 GaN층(330)에 있어서, 내부 응력이 거의 균등한 상태로 되어 있다. 이로써, 각 GaN층(330)에 크랙이 생길 우려가 저감하고 있다.
여기서, 버퍼층(332)은 식각액(화학 용액)에 의해 식각되지 않고, GaN 기판(SB1∼SB3)의 일부가 된다.
또한, 도 13에 나타내는 공정에 있어서, 복수의 다중층(ML1∼ML3)과 GaN 하지 기판(310)은 점성이 있는 물질로 유지되고 있을 수도 있다. 그리고, 복수의 제1 박리층(320) 및 복수의 제2 박리층(322)이 식각된 후에, 그 점성이 있는 물질이 용 해됨으로써 복수의 GaN 기판(SB1∼SB3)을 동시에 제조할 수도 있다. 이 경우, 복수의 GaN 기판(SB1∼SB3)을 안정적으로 제조할 수 있다.
이상과 같이, 도 14 및 도 15에 나타내는 공정에 있어서, 복수의 GaN 기판(SB1∼SB3)을 동시에 제조하므로, GaN 기판(SB1∼SB3)을 제조할 때의 스루풋을 향상할 수 있다. 또한 도 7 내지 도 11의 공정을 대기 개방하지 않고 연속적으로 반복하므로, 진공 형성 시간이나 대기 개방(purge) 시간을 절약할 수 있고, GaN 기판을 제조할 때의 스루풋을 더욱 향상할 수 있다. 나아가, 복수의 GaN 기판(SB1∼SB3)을 동시에 제조하므로, GaN 기판(SB1∼SB3)의 제조 조건을 구비할 수 있고, GaN 기판(SB1∼SB3)의 품질의 불균형을 저감할 수 있다.
또한, 도 7 내지 도 11의 공정과 도 14 및 도 15에 나타내는 공정을 대기 개방하지 않고 연속적으로 할 수도 있다. 이 경우, 시료(로트)를 옮겨 바꾸는 시간을 절약할 수 있으며, GaN 기판을 제조할 때의 스루풋을 더욱 향상할 수 있다.
또한 구조체(도 13에 나타내는 구조체(300) 참조)가 포함하는 다중층의 수는 3개에 한정되지 않고, 2개 이상의 3개 이외의 수일 수도 있다. 구조체가 포함하는 다중층의 수가 많으면, GaN 기판을 제조할 때의 스루풋을 더욱 향상할 수 있다.
(실험예)
상술한 도 7 내지 도 15에 나타내는 공정(본 발명의 실시형태에 관한 반도체 기판의 제조 방법)을 수행하여 3장의 GaN 기판(SB1∼SB3)을 동시에 작성했다. 시료를 투입하고 나서 GaN 기판(SB1∼SB3)으로서 반출할 때까지의 시간은 26시간이었다.
한편, 도 7 내지 도 11에 나타내는 공정을 수행한 후, 도 13과 동일한 조건으로 도 11에 나타내는 단일의 제1 박리층(320) 및 단일의 제2 박리층(322)을 식각하고, GaN층(330) 및 버퍼층(332)의 단일 단위를 GaN 하지 기판(310)부터 자립시켜 GaN 기판(SB1∼SB3)을 별도로 제조했다. 시료를 투입하고 나서 GaN 기판(SB1∼SB3)으로서 반출할 때까지의 시간은 52시간이었다.
이와 같이 반도체 기판을 3장 동시에 작성하는 경우에는, 반도체 기판을 3장 별도로 작성하는 경우에 비해 스루풋이 약 2배로 향상한다.

Claims (13)

  1. 삭제
  2. 하지 기판을 준비하는 준비 공정;
    박리층과, 반도체층과, 상기 박리층 및 상기 반도체층의 사이에 배치되고 상기 반도체층과 동일한 재료로 된 버퍼층을 각각 포함하는 복수의 다중층을, 상기 하지 기판의 위에 적층하는 적층 공정; 및
    상기 반도체층을 분리하는 분리 공정;
    을 포함하고,
    상기 박리층은 금속층과 금속 질화물층이 적층된 것이고,
    상기 버퍼층은 화합물 반도체의 단결정이고,
    상기 복수의 다중층은 상기 반도체층의 상면에 상기 금속층이 접하고, 상기 반도체층의 하면에 상기 버퍼층이 접하고, 상기 금속층과 상기 버퍼층 사이에 상기 금속 질화물층이 위치하도록 구성되어 있는 것을 특징으로 하는 반도체 기판의 제조 방법.
  3. 삭제
  4. 제2항에 있어서,
    상기 분리 공정에서는 화학 용액을 이용하여 상기 박리층을 선택적으로 식각하여 2개 이상의 상기 반도체층을 각각 자립시키는 것을 특징으로 하는 반도체 기판의 제조 방법.
  5. 제2항에 있어서,
    상기 적층 공정에서는 대기 개방하지 않고 연속적으로 적층하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  6. 제2항에 있어서,
    상기 적층 공정에서는 동일 장치 내에서 적층하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  7. 제2항에 있어서,
    상기 하지 기판 및 상기 반도체층은 화합물 반도체의 단결정인 것을 특징으로 하는 반도체 기판의 제조 방법.
  8. 제2항에 있어서,
    상기 하지 기판 및 상기 반도체층은 III족 원소와 질소의 화합물인 것을 특징으로 하는 반도체 기판의 제조 방법.
  9. 제2항에 있어서,
    상기 하지 기판 및 상기 반도체층은 동일 재료로 형성되어 있는 것을 특징으로 하는 반도체 기판의 제조 방법.
  10. 제2항에 있어서,
    상기 적층 공정에서는 상기 반도체층의 성장 반응로 내에서 상기 금속층을 질화함으로써 상기 금속 질화물층을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
KR1020087006102A 2005-08-25 2006-08-24 반도체 기판의 제조 방법 Expired - Fee Related KR101060289B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00244021 2005-08-25
JP2005244021 2005-08-25
PCT/JP2006/316635 WO2007023911A1 (ja) 2005-08-25 2006-08-24 半導体基板製造方法

Publications (2)

Publication Number Publication Date
KR20080043833A KR20080043833A (ko) 2008-05-19
KR101060289B1 true KR101060289B1 (ko) 2011-08-29

Family

ID=37771654

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087006102A Expired - Fee Related KR101060289B1 (ko) 2005-08-25 2006-08-24 반도체 기판의 제조 방법

Country Status (6)

Country Link
US (1) US8119499B2 (ko)
EP (1) EP1930486A4 (ko)
JP (1) JPWO2007023911A1 (ko)
KR (1) KR101060289B1 (ko)
CN (1) CN101248221B (ko)
WO (1) WO2007023911A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101505121B1 (ko) 2013-06-21 2015-03-23 비비에스에이 리미티드 3족 질화물 반도체층을 제조하는 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5076094B2 (ja) * 2007-06-12 2012-11-21 株式会社 東北テクノアーチ Ｉｉｉ族窒化物単結晶の製造方法、金属窒化物層を有する下地結晶基板、および多層構造ウエハ
JP5060875B2 (ja) 2007-08-28 2012-10-31 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体とその製造方法
JP4877241B2 (ja) * 2008-02-01 2012-02-15 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体基板の製造方法
KR20110099029A (ko) * 2008-12-08 2011-09-05 알타 디바이씨즈, 인크. 에피택셜 리프트 오프를 위한 다중 스택 증착
CN103748662B (zh) * 2011-06-28 2016-11-09 圣戈班晶体及检测公司 半导体衬底及形成方法
FR2978601B1 (fr) * 2011-07-29 2016-05-13 Nanovation Procede de fabrication d'un substrat de gan ou d'un dispositif a base de gan sur substrat natif de type gan, utilisant une fine couche tampon sacrificielle
US8492187B2 (en) * 2011-09-29 2013-07-23 International Business Machines Corporation High throughput epitaxial liftoff for releasing multiple semiconductor device layers from a single base substrate
CN104134608A (zh) * 2014-08-06 2014-11-05 上海世山科技有限公司 一种利用化学蚀刻的GaN基板的制作方法
CN117476624A (zh) 2014-12-19 2024-01-30 纳诺西斯有限公司 背板上的发光二极管阵列及其制造方法
CN109427538B (zh) * 2017-08-24 2021-04-02 中国科学院上海微系统与信息技术研究所 一种异质结构的制备方法
CN113270358B (zh) 2021-07-15 2021-09-14 苏州浪潮智能科技有限公司 一种制作GaN芯片的方法及GaN芯片

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088217B2 (ja) * 1991-01-31 1996-01-29 日亜化学工業株式会社 窒化ガリウム系化合物半導体の結晶成長方法
US5290393A (en) * 1991-01-31 1994-03-01 Nichia Kagaku Kogyo K.K. Crystal growth method for gallium nitride-based compound semiconductor
DE69431333T2 (de) * 1993-10-08 2003-07-31 Mitsubishi Cable Industries, Ltd. GaN-Einkristall
JP3184717B2 (ja) 1993-10-08 2001-07-09 三菱電線工業株式会社 ＧａＮ単結晶およびその製造方法
US6218207B1 (en) * 1998-05-29 2001-04-17 Mitsushita Electronics Corporation Method for growing nitride semiconductor crystals, nitride semiconductor device, and method for fabricating the same
JP2000049092A (ja) * 1998-05-29 2000-02-18 Matsushita Electron Corp 窒化物半導体の結晶成長方法および窒化物半導体装置並びにその製造方法
TW449937B (en) * 1999-02-26 2001-08-11 Matsushita Electronics Corp Semiconductor device and the manufacturing method thereof
US6852161B2 (en) * 2000-08-18 2005-02-08 Showa Denko K.K. Method of fabricating group-iii nitride semiconductor crystal, method of fabricating gallium nitride-based compound semiconductor, gallium nitride-based compound semiconductor, gallium nitride-based compound semiconductor light-emitting device, and light source using the semiconductor light-emitting device
JP4710139B2 (ja) * 2001-01-15 2011-06-29 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子
JP3631724B2 (ja) * 2001-03-27 2005-03-23 日本電気株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
JP2002316898A (ja) * 2001-04-13 2002-10-31 Hitachi Cable Ltd 窒化物半導体基板の製造方法及び窒化物半導体基板
JP3812368B2 (ja) * 2001-06-06 2006-08-23 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子及びその製造方法
JP4117156B2 (ja) * 2002-07-02 2008-07-16 日本電気株式会社 Ｉｉｉ族窒化物半導体基板の製造方法
US6818061B2 (en) * 2003-04-10 2004-11-16 Honeywell International, Inc. Method for growing single crystal GaN on silicon
JP2005001928A (ja) * 2003-06-11 2005-01-06 Fujikura Ltd 自立基板およびその製造方法
US7033961B1 (en) * 2003-07-15 2006-04-25 Rf Micro Devices, Inc. Epitaxy/substrate release layer
JP4218597B2 (ja) * 2003-08-08 2009-02-04 住友電気工業株式会社 半導体発光素子の製造方法
JP4396816B2 (ja) * 2003-10-17 2010-01-13 日立電線株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
US7482248B2 (en) * 2004-12-03 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101505121B1 (ko) 2013-06-21 2015-03-23 비비에스에이 리미티드 3족 질화물 반도체층을 제조하는 방법

Also Published As

Publication number Publication date
US20080299746A1 (en) 2008-12-04
WO2007023911A1 (ja) 2007-03-01
US8119499B2 (en) 2012-02-21
EP1930486A4 (en) 2014-01-01
KR20080043833A (ko) 2008-05-19
EP1930486A1 (en) 2008-06-11
JPWO2007023911A1 (ja) 2009-03-26
CN101248221B (zh) 2012-06-06
CN101248221A (zh) 2008-08-20

Similar Documents

Publication Publication Date Title
KR101060289B1 (ko) 반도체 기판의 제조 방법
US7674699B2 (en) III group nitride semiconductor substrate, substrate for group III nitride semiconductor device, and fabrication methods thereof
KR100518353B1 (ko) Ｉｉｉ족질화물로 된 반도체기판 및 그 제조방법
JP4809887B2 (ja) 窒化ガリウム基板の製造方法
US7687814B2 (en) Group III-nitride semiconductor thin film, method for fabricating the same, and group III-nitride semiconductor light emitting device
JP4335187B2 (ja) 窒化物系半導体装置の製造方法
JP2006523033A (ja) シリコン上に単結晶ＧａＮを成長させる方法
KR20020076167A (ko) 질화갈륨 결정 기판의 제조 방법 및 질화갈륨 결정 기판
JP5133927B2 (ja) 化合物半導体基板
CN101217110A (zh) Ⅲ族氮化物半导体衬底及其生产工艺
JP2019134101A (ja) 半導体素子の製造方法
JP2004319711A (ja) エピタキシャル成長用多孔質基板およびその製造方法ならびにｉｉｉ族窒化物半導体基板の製造方法
JP2007067077A (ja) 窒化物半導体素子およびその製造方法
US12063023B2 (en) Method of manufacturing a piezoelectric thin film
US20190198313A1 (en) Flexible Single-Crystal Semiconductor Heterostructures and Methods of Making Thereof
KR102556712B1 (ko) 고순도 AlxGa1-xN (0.5≤x≤1) 압전 박막 및 이 박막을 이용하는 소자를 제조하는 방법
KR102480141B1 (ko) 압전 박막을 제조하는 방법 및 이 박막을 이용하는 소자
JP2002299267A (ja) 半導体基板の製造方法
JP2005518092A (ja) 適切な基板上における炭化ケイ素又は第ｉｉｉ族元素窒化物の層の製造方法
CN112635297A (zh) 氮化物半导体层叠结构、氮化物半导体发光元件及氮化物半导体层叠结构的制造方法
JP4507810B2 (ja) 窒化物半導体基板の製造方法及び窒化物半導体基板
JP2008308349A (ja) Ｉｉｉ族窒化物単結晶の製造方法、金属窒化物層を有する下地結晶基板、および多層構造ウエハ
JP4544628B2 (ja) 窒化物半導体の製造方法
WO2010116596A1 (ja) Ｉｉｉ族窒化物半導体自立基板の製造方法及びｉｉｉ族窒化物半導体層成長用基板

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

Patent event date: 20080312

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PG1501 Laying open of application
AMND Amendment
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20091030

Patent event code: PE09021S01D

AMND Amendment
N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20100106

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20100619

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20091030

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20100721

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20100619

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20110602

Appeal identifier: 2010101005567

Request date: 20100721

AMND Amendment
PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20100819

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20100721

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20091230

Patent event code: PB09011R02I

Comment text: Amendment to Specification, etc.

Patent event date: 20080709

Patent event code: PB09011R02I

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20100928

Patent event code: PE09021S01D

B701 Decision to grant
PB0701 Decision of registration after re-examination before a trial

Patent event date: 20110602

Comment text: Decision to Grant Registration

Patent event code: PB07012S01D

Patent event date: 20100830

Comment text: Transfer of Trial File for Re-examination before a Trial

Patent event code: PB07011S01I

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20110823

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20110824

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20140731

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20150824

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20160804

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20160804

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20170718

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20170718

Start annual number: 7

End annual number: 7

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20250603