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KR101002337B1 - 액정표시장치 및 그의 제조방법 - Google Patents

액정표시장치 및 그의 제조방법 Download PDF

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KR101002337B1
KR101002337B1 KR1020030099910A KR20030099910A KR101002337B1 KR 101002337 B1 KR101002337 B1 KR 101002337B1 KR 1020030099910 A KR1020030099910 A KR 1020030099910A KR 20030099910 A KR20030099910 A KR 20030099910A KR 101002337 B1 KR101002337 B1 KR 101002337B1
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이동훈
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엘지디스플레이 주식회사
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Abstract

전체 픽셀이 상하좌우 대칭이 되도록 구성하여 픽셀의 비대칭 설계에 따른 미스얼라인 문제를 감소시키고, 또한 비대칭 전계에 의한 액정의 이상 동작 현상을 제어할 수 있으며, 공정상의 불량으로 인한 휘점 또는 암점의 크기 감소로 인한 불량률을 저하시키고, 이웃한 픽셀영역의 사이즈를 다르게 하여 펜타일등의 설계시 픽셀 설계 자유도를 증가시킬 수 있는 액정표시장치 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 액정표시장치는 기판상에 일방향으로 배열되며 일영역에 제 1, 제 2 게이트전극이 정의된 게이트라인과; 상기 게이트라인과 교차 배열되며, 한 단위 픽셀영역을 4개의 제 1 내지 제 4 서브-픽셀영역으로 나누어 정의하도록 배열된 공통 데이터라인과; 상기 제 1, 제 2 게이트 전극 상부에 서로 격리되어 형성된 제 1, 제 2 액티브층과; 상기 게이트 라인과 상기 공통 데이터 라인의 교차하는 영역에 공통 소오스전극과 제 1, 제 2 드레인전극들을 구비하여 상하좌우 대칭되도록 형성된 복수개의 박막 트랜지스터와; 제 1, 제 2 드레인전극의 상,하부영역에 각각 제 1 내지 제 4 콘택홀들을 갖도록 상기 기판의 전면에 형성된 층간절연막과; 상기 제 1, 제 2 콘택홀을 통해 제 1 드레인전극에 콘택되고, 상기 제 3, 제 4 콘택홀을 통해 제 2 드레인전극에 콘택되도록 상기 제 1 내지 제 4 서브-픽셀영역에 각각 형성된 제 1 내지 제 4 픽셀전극으로 구성됨을 특징으로 한다.
공통 소오스전극, 픽셀

Description

액정표시장치 및 그의 제조방법{Liquid Crystal Display Device and method for fabricating the same}
도 1은 일반적인 TN 액정표시장치의 단위 픽셀을 나타낸 평면도
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치의 평면도
도 3은 도 2의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ' 선상을 자른 구조 단면도
도 4a 내지 도 4c는 본 발명의 제 1 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도
도 5는 도 2의 구성을 갖는 액정표시장치의 서브 픽셀(sub-pixel) 사이즈를 변경한 예시도
도 6은 본 발명의 제 2 실시예에 따른 액정표시장치의 평면도
도 7은 도 6의 Ⅲ-Ⅲ'와 Ⅳ-Ⅳ' 선상을 자른 구조 단면도
도 8a 내지 도 8c는 본 발명의 제 2 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도
도 9는 도 6의 구성을 갖는 액정표시장치의 서브 픽셀(sub-pixel) 사이즈 변경 예시도
도 10은 본 발명의 제 3 실시예에 따른 액정표시장치의 평면도
도 11은 도 10의 Ⅴ-Ⅴ' 선상을 자른 구조 단면도
도 12a 내지 도 12c는 본 발명의 제 3 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도
도 13은 본 발명의 제 4 실시예에 따른 액정표시장치의 평면도
도 14는 도 13의 Ⅵ-Ⅵ'와 Ⅶ-Ⅶ' 선상을 자른 구조 단면도
도 15a 내지 도 15c는 본 발명의 제 4 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
40,80, 100, 130 : 하부기판 41, 81,101, 131 : 게이트라인
41a, 81a, 101a , 1031a : 제 1 게이트전극
41b, 81b, 101b, 131b : 제 2 게이트전극
42, 82, 102, 132 : 게이트절연막 43a, 83a : 제 1 액티브층
43b, 83b : 제 2 액티브층 43c, 133a : 오믹 콘택층
44, 84 : 공통 데이터라인 44a, 134a : 공통 소오스전극
44b, 84c, 104b, 134b : 제 1 드레인전극
44c, 84d, 104c, 134c : 제 2 드레인전극
45, 105 : 층간절연막
46a,46b,46c,46d : 제 1, 2, 3, 4 콘택홀
47a, 85a, 107a, 135a : 제 1 픽셀전극
47b, 85b, 107b, 135b : 제 2 픽셀전극
47c, 85c : 제 3 픽셀전극 47d, 85d : 제 4 픽셀전극
48a, 86a, 108a, 136a : 제 1 스토리지 전극
48b, 86b, 108b, 136b : 제 2 스토리지 전극
48c, 86c : 제 3 스토리지 전극 48d, 86d : 제 4 스토리지 전극
81c, 101c, 131c : 제 1 공통배선 81d, 101d, 131d : 제 2 공통배선
81e, 131e : 공통전극
84a, 84b : 제 1, 제 2 소오스전극 103, 133 : 액티브층
104, 134 : 데이터라인 106a, 106b : 제 1, 제 2 콘택홀
104a, 134a : 소오스전극
본 발명은 액정표시장치에 대한 것으로, 특히 전체 픽셀이 상하,좌우 대칭이 되도록 구성되고, 픽셀 설계 자유도를 증가시킬 수 있는 액정표시장치 및 그의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에 서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.
따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고 품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.
이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.
여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데 이터 라인이 교차되어 정의된 각 픽셀영역에 매트릭스 형태로 형성되는 복수개의 픽셀 전극과 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 픽셀 전극에 전달하는 복수개의 박막 트랜지스터가 형성되어 있다.
그리고 제 2 유리 기판(컬러필터 기판)에는, 상기 픽셀 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 컬러 색상을 표현하기 위한 R,G,B 컬러 필터층과 화상을 구현하기 위한 공통 전극이 형성되어 있다. 물론, 횡전계 방식의 액정표시장치에서는 공통전극이 제 1 유리 기판에 형성되어 있다.
이와 같은 상기 제 1, 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 씨일재에 의해 합착되고 상기 두 기판 사이에 액정이 주입된다.
이때, 액정 주입 방법은 상기 실재에 의해 합착된 두 기판 사이를 진공 상태로 유지하여 액정 용기에 상기 액정 주입구가 잠기도록 하면 삼투압 현상에 의해 액정이 두 기판 사이에 주입된다. 이와 같이 액정이 주입되면 상기 액정 주입구를 밀봉재로 밀봉하게 된다.
한편, 상기와 같이 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다.
상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 편광된 빛이 임의로 변조되어 화상정보를 표 현할 수 있다.
이러한 액정은 전기적인 특정분류에 따라 유전율 이방성이 양(+)인 포지티브 액정과 음(-)인 네거티브 액정으로 구분될 수 있으며, 유전율 이방성이 양인 액정분자는 전기장이 인가되는 방향으로 액정분자의 장축이 평행하게 배열하고, 유전율 이방성이 음인 액정분자는 전기장이 인가되는 방향과 액정분자의 장축이 수직하게 배열한다.
이하, 첨부 도면을 참조하여 종래의 액정표시장치에 대하여 설명하면 다음과 같다.
도 1은 일반적인 TN 액정표시장치의 단위 픽셀을 나타낸 평면도이다.
종래 기술에 따른 액정표시장치는 도 1에 도시한 바와 같이, 하부기판(미도시)에는 픽셀영역(P)을 정의하기 위하여 게이트 라인(11)과 데이터라인(13)이 교차 배열되어 있고, 상기 게이트 라인(11)과 데이터 라인(13)이 교차하는 각 픽셀영역(P)에는 픽셀전극(15)이 형성되어 있고, 상기 각 게이트 라인(11)과 데이터 라인(13)이 교차하는 부분에 박막 트랜지스터가 형성되어 있다.
상기 박막 트랜지스터는 상기 게이트 라인(11)의 일영역에 정의된 게이트 전극(11a)과, 전면에 형성된 게이트 절연막(미도시)과 상기 게이트 전극(11a) 상측의 게이트 절연막위에 형성된 액티브층(12)과, 상기 게이트라인(11)과 교차되는 데이터 라인(13)의 일영역에 정의되어 상기 액티브층(12)의 일측 상부에 오버랩된 소오스 전극(13a)과, 상기 소오스 전극(13a)과 이격되며 액티브층(12)의 타측 상부에 오버랩된 드레인 전극(13b)으로 구성된다.
그리고 상기 박막 트랜지스터 상부의 하부기판의 전면에는 증간절연막(미도시)이 형성되어 있고, 상기 드레인 전극(13b)의 일영역이 드러나도록 콘택홀(14)이 형성되어 있다.
그리고 상기 픽셀전극(15)은 상기 콘택홀(14)을 통해서 상기 드레인 전극(13b)과 콘택되도록 픽셀영역에 형성되어 있다.
이때, 픽셀전극(15)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명 도전성 금속으로 형성되어 있다.
그리고 이전단의 게이트라인(11) 상부에는 픽셀전극(15)에서 연장된 스토리지 전극(15a)이 형성되어 있다.
그리고 도면에는 도시되어 있지 않지만, 상기 하부기판과 대향되는 상부기판에는 상기 픽셀영역(P)을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 컬러 색상을 표현하기 위한 R,G,B 컬러 필터층과, 화상을 구현하기 위한 공통전극이 형성되어 있다.
그러나 이와 같은 종래의 액정표시장치는 1픽셀영역 내부에 1개의 박막 트랜지스터가 좌/우 상/하의 한쪽 코너에 위치하며, 스토리지 전극도 1픽셀영역 내부의 한쪽 끝단에 1개가 구성되는등 비대칭적으로 설계되어 있으므로, 미스얼라인 문제가 발생할 수 있고, 또한 비대칭 전계에 의한 액정의 이상거동 문제가 발생할 수 있다.
또한, 1개의 박막 트랜지스터와 스토리지 전극에 불량이 생길 경우 1픽셀영역의 휘점 또는 암점 불량이 발생하게 될 수 있다. 이에 따라서 수율이 저하될 수 도 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 본 발명의 목적은 전체 픽셀이 상하좌우 대칭이 되도록 구성하여 픽셀의 비대칭 설계에 따른 미스얼라인 문제를 감소시키고, 또한 비대칭 전계에 의한 액정의 이상 동작 현상을 제어할 수 있는 액정표시장치 및 그의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 전체 픽셀이 상하좌우 대칭이 되도록 구성하여 공정상의 불량으로 인한 휘점 또는 암점의 크기 감소로 인한 불량률을 저하시킬 수 있는 액정표시장치 및 그의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 이웃한 픽셀영역의 사이즈를 다르게 하여 펜타일등의 설계시 픽셀 설계 자유도를 증가시킬 수 있는 액정표시장치 및 그의 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 액정표시장치는 기판상에 일방향으로 배열되며 일영역에 제 1, 제 2 게이트전극이 정의된 게이트라인과; 상기 게이트라인과 교차 배열되며, 한 단위 픽셀영역을 4개의 제 1 내지 제 4 서브-픽셀영역으로 나누어 정의하도록 배열된 공통 데이터라인과; 상기 제 1, 제 2 게이트 전극 상부에 서로 격리되어 형성된 제 1, 제 2 액티브층과; 상기 게이트 라인과 상기 공통 데이터 라인의 교차하는 영역에 공통 소오스전극과 제 1, 제 2 드레인전극들을 구비하여 상하좌우 대칭되도록 형성된 복수개의 박막 트랜지스터와; 제 1, 제 2 드레인전극의 상,하부영역에 각각 제 1 내지 제 4 콘택홀들을 갖도록 상기 기판의 전면에 형성된 층간절연막과; 상기 제 1, 제 2 콘택홀을 통해 제 1 드레인전극에 콘택되고, 상기 제 3, 제 4 콘택홀을 통해 제 2 드레인전극에 콘택되도록 상기 제 1 내지 제 4 서브-픽셀영역에 각각 형성된 제 1 내지 제 4 픽셀전극으로 구성됨을 특징으로 한다.
상기 게이트라인의 이전, 이후단 상부에 오버랩되도록 상기 제 1 내지 제 4 서브 픽셀영역에 각각 형성된 제 1 내지 제 4 스토리지 전극을 포함함을 특징으로 한다.
상기 제 1 내지 제 4 스토리지 전극은 상기 제 1 내지 제 4 픽셀전극에서 연장형성된 것임을 특징으로 한다.
상기 공통 소오스전극은 상기 게이트라인과 교차된 상기 공통 데이터라인의 일영역에 정의되며, 상기 제 1, 제 2 액티브층의 일측 상부에 각각 오버랩됨을 특징으로 한다.
상기 제 1, 제 2 드레인 전극은 상기 공통 소오스 전극과 일정 간격 이격되고, 상기 제 1, 제 2 액티브층의 각 타측 상부에 오버랩됨을 특징으로 한다.
상기 제 1, 제 2 드레인전극과 상기 제 1, 제 2 액티브층의 사이에는 오믹 콘택층이 더 형성됨을 특징으로 한다.
상기 제 1, 제 2 드레인전극은 상기 공통 데이터라인 방향으로 형성됨을 특징으로 한다.
상기 제 1 드레인전극은 상기 제 1, 제 2 서브-픽셀영역에서 드레인전극으로 사용되고, 상기 제 2 드레인전극은 상기 제 3, 제 4 서브-픽셀영역에서 드레인전극으로 사용됨을 특징으로 한다.
상기 공통 데이터라인과 상기 공통 소오스전극은 상기 제 1 내지 제 4 서브-픽셀영역에 공통으로 사용됨을 특징으로 한다.
상기 공통 데이터라인에 의해서 상기 제 1 내지 제 4 서브 픽셀영역은 동일 면적을 갖도록 등분됨을 특징으로 한다.
상기 공통 데이터라인에 의해서 상기 제 1 내지 제 4 서브 픽셀영역은 서로 다른 면적을 갖도록 비등분됨을 특징으로 한다.
상기 공통 데이터라인은 좌측 상하부의 상기 제 3, 제 4 서브 픽셀영역의 면적이 우측 상,하부에 위치하는 상기 제 1, 제 2 서브 픽셀영역의 면적보다 좁거나 넓게 비등분되도록 배열되는 것을 포함함을 특징으로 한다.
상기 4개의 제 1 내지 제 4 서브-픽셀영역으로 구성된 한 단위 픽셀영역들은 그 면적이 서로 다른 것을 포함함을 특징으로 한다.
상기 한 단위 픽셀영역들은 각각 1개의 R, G 또는 B 픽셀을 구현함을 특징으로 한다.
본 발명의 다른 실시예에 따른 액정표시장치는 기판상에 일방향으로 배열되며 일영역에 제 1, 제 2 게이트전극이 정의된 게이트라인과; 상기 게이트라인과 수직 교차하며, 한 단위 픽셀영역을 좌우상하에 제 1 내지 제 4 서브 픽셀영역으로 나누어 정의하도록 배열된 공통 데이터라인과; 상기 게이트라인과 이격되어 상, 하부단에 배열된 제 1, 제 2 공통배선과; 상기 게이트라인과 수직한 방향으로 제 1 내지 제 4 서브 픽셀영역에 형성된 복수개의 공통전극들과; 상기 제 1, 제 2 게이트 전극 상부에 서로 격리되어 형성된 제 1, 제 2 액티브층과; 상기 공통 데이터라인의 좌,우측면으로 돌출되어 상기 제 1, 제 2 액티브층의 일측 상부에 오버랩된 제 1, 제 2 소오스 전극과; 상기 제 1, 제 2 소오스 전극과 일정 간격 이격되고 상기 제 1, 제 2 액티브층의 타측 상부에 각각 오버랩된 제 1, 제 2 드레인 전극과; 상기 제 1, 제 2 드레인 전극과 연결되도록 상기 제 1 내지 제 4 서브-픽셀영역의 공통전극들 사이에 형성된 제 1 내지 제 4 픽셀전극으로 구성됨을 특징으로 한다.
상기 액정표시장치는 상기 상,하부단의 상기 제 1 내지 제 2 공통배선 상부에 오버랩되는 제 1 내지 제 4 스토리지 전극을 더 포함함을 특징으로 한다.
상기 제 1 내지 제 4 스토리지 전극은 상기 제 1 내지 제 4 픽셀전극에서 연장되고, 상기 제 1 내지 제 4 픽셀전극은 상기 제 1, 제 2 드레인 전극에서 연장 형성됨을 특징으로 한다.
상기 제 1, 제 2 공통배선과 상기 공통전극은 상기 게이트라인과 동일층상에 형성되고, 상기 복수개의 공통전극들은 상기 제 1, 제 2 공통배선의 일측에서 연장됨을 특징으로 한다.
상기 공통 데이터라인과 상기 제 1 내지 제 4 픽셀전극은 불투명 금속으로 형성할 수도 있고, 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO)과 같은 투명 금속으로 구성될 수 있음을 특징으로 한다.
상기 제 1 게이트전극과 상기 제 1 소오스전극과 상기 제 1 드레인전극이 제 1 박막 트랜지스터를 구성하고, 상기 제 2 게이트전극과 상기 제 2 소오스전극과 상기 제 2 드레인전극이 제 2 박막 트랜지스터를 구성함을 특징으로 한다.
제 1 박막 트랜지스터는 상기 제 1, 제 2 서브-픽셀영역에 공유되어 있고, 상기 제 2 박막 트랜지스터는 제 3, 제 4 서브-픽셀영역에 공유되어 있음을 특징으로 한다.
상기 공통 데이터라인에 의해서 상기 제 1 내지 제 4 서브 픽셀영역은 동일 면적을 갖도록 등분됨을 특징으로 한다.
상기 공통 데이터라인에 의해서 상기 제 1 내지 제 4 서브 픽셀영역은 서로 다른 면적을 갖도록 비등분됨을 특징으로 한다.
상기 제 1 내지 제 4 서브-픽셀영역으로 구성된 한 단위 픽셀영역들은 그 면적이 서로 다른 것을 포함함을 특징으로 한다.
상기 한 단위 픽셀영역들은 각각 1개의 R, G 또는 B 픽셀을 구현함을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 액정표시장치는 기판상에 교차 배열되어 상,하부에 이웃한 제 1, 제 2 픽셀영역들을 정의하는 복수개의 게이트 라인들과 데이터라인들; 상기 게이트라인의 이전, 이후단에 이격되어 배열된 제 1, 제 2 공통배선과; 상기 각 게이트 라인과 상기 데이터 라인이 교차하는 부분에 가로자형으로 형성된 제 1, 제 2 박막 트랜지스터와; 상기 제 1, 제 2 픽셀영역에 형성된 제 1, 제 2 픽셀전극과; 상기 제 1, 제 2 픽셀전극에서 연장되어 상기 제 1, 제 2 공통배 선 상부에 형성된 제 1, 제 2 스토리지 전극을 포함함을 특징으로 한다.
상기 제 1, 제 2 박막 트랜지스터는, 상기 게이트라인의 상,하부로 돌출된 제 1, 제 2 게이트전극과, 상기 제 1, 제 2 게이트 전극을 포함한 상기 기판 전면에 형성된 게이트 절연막과, 상기 제 1, 제 2 게이트 전극 상측의 상기 게이트 절연막위에 형성된 액티브층과, 상기 데이터 라인으로부터 돌출되며 상기 액티브층의 중앙 상부에 오버랩된 공통 소오스 전극과, 상기 공통 소오스 전극과 이격되며 상기 액티브층의 양측 상부에 오버랩된 제 1, 제 2 드레인 전극으로 구성됨을 특징으로 한다.
상기 제 1, 제 2 드레인전극은 게이트라인과 동일방향(가로 방향)으로 형성됨을 특징으로 한다.
상기 제 1, 제 2 박막 트랜지스터를 포함한 상기 기판의 전면에는 상기 제 1, 제 2 드레인 전극의 일영역에 각각 제 1, 제 2 콘택홀이 형성된 증간절연막이 더 형성됨을 특징으로 한다.
상기 제 1, 제 2 픽셀전극은 상기 제 1, 제 2 콘택홀을 통하여 상기 제 1, 제 2 드레인 전극과 콘택됨을 특징으로 한다.
상기 제 1, 제 2 픽셀전극은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO)과 같은 투명 금속으로 구성됨을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 액정표시장치는 기판상에 교차 배열되어 상,하부에 이웃한 제 1, 제 2 픽셀영역들을 정의하는 복수개의 게이트 라인들과 데이터라인들; 상기 게이트라인의 이전, 이후단에 이격되어 배열된 제 1, 제 2 공통배선과; 상기 게이트라인과 수직한 방향으로 제 1, 제 2 픽셀영역에 형성된 복수개의 공통전극과; 상기 각 게이트 라인과 상기 데이터 라인이 교차하는 부분에 가로자형으로 형성된 제 1, 제 2 박막 트랜지스터와; 상기 제 1, 제 2 픽셀영역의 상기 공통전극들 사이에 배열된 제 1, 제 2 픽셀전극과; 상기 제 1 내지 제 2 공통배선 상부에 오버랩된 제 1, 제 2 스토리지 전극을 포함함을 특징으로 한다.
상기 제 1, 제 2 박막 트랜지스터는, 상기 게이트 라인의 상,하부로 돌출된 제 1, 제 2 게이트 전극과, 상기 게이트 라인을 포함한 상기 기판의 전면에 형성된 게이트 절연막과, 상기 제 1, 제 2 게이트 전극 상부의 상기 게이트 절연막상에 아일랜드 형태로 형성된 액티브층과, 상기 데이터라인의 일측에서 돌출되어 상기 액티브층의 중앙 상부에 오버랩된 공통 소오스 전극과, 상기 공통 소오스 전극과 일정 간격 이격되고 상기 액티브층의 상,하부 양측 상부에 각각 오버랩된 제 1, 제 2 드레인 전극으로 구성됨을 특징으로 한다.
상기 제 1, 제 2 드레인전극은 게이트라인과 동일방향(가로 방향)으로 형성됨을 특징으로 한다.
상기 제 1, 제 2 스토리지 전극은 상기 제 1, 제 2 픽셀전극에서 연장 형성되고, 상기 제 1, 제 2 픽셀전극은 상기 제 1, 제 2 드레인 전극에서 연장 형성됨을 특징으로 한다.
상기 제 1, 제 2 공통배선과 상기 공통전극은 상기 게이트라인과 동일층상에 형성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명의 액정표시장치의 제조방법은 기판상에 일방향으로 배열되며 일영역에 제 1, 제 2 게이트전극이 정의된 게이트라인을 형성하는 단계; 상기 제 1, 제 2 게이트 전극 상부에 서로 격리되도록 제 1, 제 2 액티브층을 형성하는 단계; 상기 게이트라인과 교차 배열되며, 한 단위 픽셀영역을 4개의 제 1 내지 제 4 서브-픽셀영역으로 나누어 정의하도록 공통 데이터라인을 형성하는 단계; 상기 게이트 라인과 상기 공통 데이터 라인의 교차하는 제 1 내지 제 4 서브 픽셀영역에 공통 소오스전극과 제 1, 제 2 드레인전극들을 구비한 복수개의 박막 트랜지스터를 형성하는 단계; 상기 제 1, 제 2 드레인전극의 상,하부영역에 각각 제 1 내지 제 4 콘택홀들을 갖도록 상기 기판의 전면에 층간절연막을 형성하는 단계; 상기 제 1, 제 2 콘택홀을 통해 제 1 드레인전극에 콘택되고, 상기 제 3, 제 4 콘택홀을 통해 제 2 드레인전극에 콘택되도록 상기 제 1 내지 제 4 서브-픽셀영역에 각각 제 1 내지 제 4 픽셀전극을 형성하는 단계; 상기 게이트라인의 이전, 이후단 상부에 오버랩되도록 제 1 내지 제 4 스토리지 전극을 형성하는 단계를 포함함을 특징으로 한다.
상기 제 1 내지 제 4 스토리지 전극은 상기 제 1 내지 제 4 픽셀전극과 동시에 형성함을 특징으로 한다.
상기 제 1, 제 2 드레인전극은 상기 제 1 내지 제 4 서브 픽셀영역에 걸치도록 상기 공통 데이터라인과 동일 방향(상하 방향)으로 형성함을 특징으로 한다.
본 발명의 다른 실시예에 따른 액정표시장치의 제조방법은 기판상에 일방향 으로 배열되며 일영역에 제 1, 제 2 게이트전극이 정의된 게이트라인을 형성하는 단계; 상기 게이트라인과 이격되어 평행하게 상, 하부단에 제 1, 제 2 공통배선을 형성하는 단계; 상기 게이트라인과 수직한 방향으로 제 1 내지 제 4 서브 픽셀영역에 복수개의 공통전극들을 형성하는 단계; 상기 제 1, 제 2 게이트 전극 상부에 서로 격리되도록 제 1, 제 2 액티브층을 형성하는 단계; 한 단위 픽셀영역을 좌우상하에 제 1 내지 제 4 서브 픽셀영역으로 나누어 정의하도록 상기 게이트라인과 수직 교차된 공통 데이터라인을 형성하는 단계; 상기 공통 데이터라인의 좌,우측면으로 돌출되어, 상기 제 1, 제 2 액티브층의 일측 상부에 오버랩되도록 제 1, 제 2 소오스 전극을 형성하는 단계; 상기 제 1, 제 2 소오스 전극과 일정 간격 이격되고 상기 제 1, 제 2 액티브층의 타측 상부에 각각 오버랩되도록 제 1, 제 2 드레인 전극을 형성하는 단계; 상기 공통전극들 사이에 배치되도록 제 1 내지 제 4 서브 픽셀영역에 제 1 내지 제 4 픽셀전극으로 형성하는 단계; 상기 게이트라인 상,하부단의 상기 제 1 내지 제 2 공통배선 상부에 오버랩되도록 제 1 내지 제 4 스토리지 전극을 형성함을 특징으로 한다.
상기 게이트라인과 상기 제 1, 제 2 공통배선과 상기 공통전극들은 동일층상에 형성함을 특징으로 한다.
상기 제 1, 제 2 드레인전극과 상기 제 1 내지 제 4 픽셀전극과 상기 제 1 내지 제 4 스토리지 전극은 동일층상에 형성함을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 액정표시장치의 제조방법은 기판상에 상,하부로 돌출된 제 1, 제 2 게이트전극이 정의된 복수개의 게이트라인들을 형성하는 단계; 상기 게이트라인의 이전, 이후단에 이격 배열되도록 제 1, 제 2 공통배선을 형성하는 단계; 상기 제 1, 제 2 게이트 전극을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 단계; 상기 제 1, 제 2 게이트 전극 상측의 상기 게이트 절연막위에 액티브층을 형성하는 단계; 상기 게이트라인과 교차 배열되어 상,하부에 이웃한 제 1, 제 2 픽셀영역들을 정의하도록 복수개의 데이터라인들을 형성하는 단계; 상기 데이터 라인으로부터 돌출되며, 상기 액티브층의 중앙 상부에 오버랩 되도록 공통 소오스 전극을 형성하는 단계; 상기 공통 소오스 전극과 이격되며 상기 액티브층의 양측 상부에 가로 방향으로 배열되도록 제 1, 제 2 드레인 전극을 형성하는 단계; 상기 제 1, 제 2 드레인 전극에 각각 연결되도록 상기 제 1, 제 2 픽셀영역에 제 1, 제 2 픽셀전극을 형성하는 단계; 상기 제 1, 제 2 픽셀전극에서 연장되어 상기 제 1, 제 2 공통배선 상부에 오버랩되도록 제 1, 제 2 스토리지 전극을 형성함을 특징으로 한다.
상기 게이트라인과 상기 제 1, 제 2 공통배선은 동일층에 형성함을 특징으로 한다.
상기 제 1, 제 2 픽셀전극과 상기 제 1, 제 2 스토리지 전극은 동일층에 형성함을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 액정표시장치의 제조방법은 기판상에 상,하부로 돌출된 제 1, 제 2 게이트전극이 정의된 복수개의 게이트라인들을 형성하는 단계; 상기 게이트라인의 이전, 이후단에 이격 배열되도록 제 1, 제 2 공통배선을 형성하는 단계; 상기 게이트라인과 수직한 방향으로 제 1, 제 2 픽셀영역에 복수개 의 공통전극들을 형성하는 단계; 상기 게이트 라인을 포함한 상기 기판의 전면에 게이트 절연막을 형성하는 단계; 상기 제 1, 제 2 게이트 전극 상부의 상기 게이트 절연막상에 액티브층을 형성하는 단계; 상기 데이터라인의 일측에서 돌출되어 상기 액티브층의 중앙 상부에 오버랩되도록 공통 소오스 전극을 형성하는 단계; 상기 공통 소오스 전극과 일정 간격 이격되고 상기 액티브층의 상,하부 양측 상부에 가로 방향으로 제 1, 제 2 드레인 전극을 형성하는 단계; 상기 제 1, 제 2 픽셀영역에 상기 공통전극들 사이에 배열되도록 제 1, 제 2 픽셀전극을 형성하는 단계; 상기 제 1, 제 2 공통배선 상부에 오버랩되도록 제 1, 제 2 스토리지 전극을 형성함을 특징으로 한다.
상기 게이트라인과 상기 제 1, 제 2 공통배선과 상기 공통전극들은 동일층에 형성함을 특징으로 한다.
상기 제 1, 제 2 드레인전극과 상기 제 1, 제 2 픽셀전극과 상기 제 1, 제 2 스토리지 전극은 동일층에 형성함을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 액정표시장치를 실시예별로 나누어 설명하면 다음과 같다.
제 1 실시예
먼저, 본 발명의 제 1 실시예에 따른 액정표시장치의 구성에 대하여 설명하기로 한다.
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치의 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ' 선상을 자른 구조 단면도이다.
그리고 도 5는 도 2의 구성을 갖는 액정표시장치의 서브 픽셀(sub-pixel) 사이즈를 변경한 예시도이다.
본 발명의 제 1 실시예에 따른 액정표시장치는 도 2와 도 3에 도시한 바와 같이, 투명한 하부기판(40)상에 일방향으로 배열된 게이트라인(41)과, 상기 게이트 라인(41)의 일영역에 정의된 제 1, 제 2 게이트 전극(41a, 41b)과, 상기 게이트 라인(41)을 포함한 하부기판(40)의 전면에 SiNx 또는 SiOx와 같은 물질로 형성된 게이트절연막(42)과, 상기 제 1, 제 2 게이트 전극(41a, 41b) 상부의 상기 게이트 절연막(42)상에 아일랜드 형태로 형성된 제 1, 제 2 액티브층(43a,43b)과, 1 픽셀영역으로 정의된 중앙부분에 상기 게이트라인(41)과 교차 배열된 공통 데이터라인(44)과, 상기 게이트라인(41)과 교차된 상기 데이터라인(44)의 일영역에 정의되며, 상기 제 1, 제 2 액티브층(43a,43b)의 일측에 오버랩된 공통 소오스 전극(44a)과, 상기 공통 소오스 전극(44a)과 일정 간격 이격되고 제 1, 제 2 액티브층(43a, 43b)의 각 타측에 오버랩된 제 1, 제 2 드레인 전극(44b, 44c)과, 상기 제 1 드레인전극(44b)의 상,하부영역에 제 1, 제 2 콘택홀(46a, 46b)과, 상기 제 2 드레인전극(44c)의 상,하부영역에 제 3, 제 4 콘택홀(46c, 46d)을 갖도록 상기 공통 데이터라인(44)을 포함한 하부기판(40)의 전면에 형성된 층간절연막(45)과, 상기 제 1, 제 2 콘택홀(46a, 46b)을 통해 제 1 드레인전극(44b)에 콘택되고, 상기 제 3, 제 4 콘택홀(46c, 46d)을 통해 제 2 드레인전극(44c)에 콘택되도록 각 서브-픽셀영역에 형성된 제 1 내지 제 4 픽셀전극(47a,47b,47c,47d)으로 구성된다.
상기 제 1, 제 2 드레인전극(44b,44c)과 제 1, 제 2 액티브층(43a,43b)의 사 이에는 오믹 콘택층(43c)이 더 형성되어 있다.
그리고 상기 제 1, 제 2 드레인전극(44b,44c)은 상기 제 1 내지 제 4 서브 픽셀영역에 양단이 걸치도록 형성된다.
또한, 도면에는 도시되지 않았지만, 상기 하부기판(40)의 전면에 폴리이미드(polyimide)로 이루어진 배향막(도시되지 않음)이 형성되어 있다.
상기에서 1개의 단위 픽셀영역은 게이트라인(41)과 공통 데이터라인(44)에 의해 등분되어 4개의 서브-픽셀영역(제 1 내지 제 4 서브-픽셀영역)으로 나뉘어진다.
상기에 설명한 바와 같이, 공통 데이터라인(44)과 공통 소오스전극(44a)은 4개의 서브-픽셀영역에 공통으로 사용되고, 제 1 드레인전극(44b)은 상기 공통 데이터라인(44) 방향으로 형성되어 제 1, 제 2 서브-픽셀영역에서 각각 드레인전극으로 사용되고, 제 2 드레인전극(44c)은 상기 공통 데이터라인(44) 방향으로 형성되어 제 3, 제 4 서브-픽셀영역에서 각각 드레인전극으로 사용된다.
그리고, 상기에서 제 1 내지 제 4 픽셀전극(47a,47b,47c,47d)이 이전, 이후의 게이트라인상부까지 연장되어 각 서브 픽셀영역의 끝단에는 상하좌우 대칭되도록 분할 되어 제 1 내지 제 4 스토리지 전극(48a,48b,48c,48d)이 형성된다.
상술한 바와 같이, 제 1, 제 2 드레인전극(44b,44c)은 공통 데이터라인(44) 좌측에 상하방향, 공통 데이터라인(44) 우측에 상하방향으로 돌출되어 있고, 제 1 내지 제 4 스토리지 전극(48a,48b,48c,48d)은 1픽셀영역의 각 끝단에 상하좌우로 대칭되도록 분할 형성되어 있으므로, 전체 1픽셀은 상하좌우 대칭이 되도록 설계된 다.
또한, 상기에 설명한 바와 같이 본 발명의 제 1 실시예는 TN 액정표시장치에 대한 것으로, 1개의 단위 픽셀영역이 1개의 박막 트랜지스터(TFT)와 1개의 스토리지 전극과 1개의 픽셀전극으로 구성되어 작동하는 것이 아니라, 실질적으로 4개의 TFT와 4개의 스토리지 전극과 4개의 픽셀전극으로 구성되어 작동한다. 따라서 불량 발생시 화소 전체가 작동 불능이 되지 않는다. 따라서 포인트 디팩트가 발생하더라도 인식될 가능성이 낮으므로 수율 저하를 방지할 수 있다. 상기에서 4개의 TFT는 상하좌우 대칭되도록 설계되어 있다.
또한, 상기 구성을 갖는 본 발명의 액정표시장치는 도 5에 도시한 바와 같이, 픽셀피치의 변경 없이 서브 픽셀영역의 크기를 변경하여 구성할 수도 있다.
즉, 공통 데이터라인(44)에 의해서 제 1 내지 제 4 서브 픽셀영역이 등분되는 것이 아니라, 좌측 상하부의 제 1, 제 2 서브 픽셀영역보다 우측 상,하부의 제 3, 제 4 서브 픽셀영역이 더 넓거나 좁은 면적을 갖도록 비등분하여 형성될 수도 있다.
예를 들어 블루 픽셀을 레드 픽셀보다 대략 50% 넓게 설계하고자 할 경우, 도 5에 도시한 바와 같이, 레드 픽셀이 형성되는 1픽셀영역의 우측 상하부에 위치한 제 3, 제 4 서브 픽셀영역을 좌측 상하부에 위치한 제 1, 제 2 서브 픽셀영역보다 2배의 넓이를 갖도록 설계하고, 블루 픽셀이 형성되는 1픽셀영역의 제 1 내지 제 4 서브 픽셀영역은 레드 픽셀영역의 제 1, 제 2 서브 픽셀영역과 동일 면적을 갖도록 설계하면 되는 것이다.
상기 제 1 내지 제 4 서브 픽셀영역으로 구성된 한 단위 픽셀영역들은 각각 1개의 R, G 또는 B 픽셀을 구현한다.
이와 같이 구성된 액정표시장치는 RGB 픽셀 사이즈가 각각 다른 펜타일(Pentile)과 같은 기술에 구현하기에 용이하다.
다음에, 상기 구성을 갖는 본 발명의 제 1 실시예에 따른 액정표시장치의 제조방법에 대하여 설명하기로 한다.
도 4a 내지 도 4c는 본 발명의 제 1 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도이다.
본 발명의 제 1 실시예에 따른 액정표시장치의 제조방법은, 도 4a에 도시한 바와 같이, 투명한 하부 기판(40)상에 도전성 금속을 증착하고, 포토 및 식각 공정을 이용하여 도전성 금속을 패터닝하여, 일방향으로 배열된 게이트라인(41)을 형성한다. 이때, 상기 게이트 라인(41)의 일영역에는 제 1, 제 2 게이트 전극(41a, 41b)이 정의된다.
이후에 상기 게이트라인(41)이 형성된 하부기판(40)의 전면에 게이트 절연막(42)을 형성한다.
여기서 상기 게이트 절연막(42)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)을 사용할 수 있다.
이후에 상기 게이트 절연막(42)상에 반도체층(아몰퍼스실리콘 + 불순물 아몰퍼스실리콘)을 형성한다.
이어, 상기 반도체층을 포토 및 식각 공정으로 패터닝하여, 상기 제 1, 제 2 게이트 전극(41a, 41b) 상부에 아일랜드(island) 형태를 갖는 제 1, 제 2 액티브층(43a,43b)을 형성한다.
이후에 도 4b에 도시한 바와 같이, 상기 제 1, 제 2 액티브층(43a,43b)이 형성된 하부기판(40)의 전면에 도전성 금속을 증착하고 포토 및 식각 공정을 통해 패터닝하여, 상기 게이트 라인(41)과 교차 배열되도록 공통 데이터 라인(44)을 형성하고, 상기 공통 데이터라인(44)과 일정간격 격리되도록 좌,우에 제 1, 제 2 드레인전극(44b,44c)을 형성한다.
이때, 상기 게이트라인(41)과 교차되는 상기 데이터 라인(44) 부분에는 공통 소오스전극(44a)이 형성된다. 그리고 상기 제 1, 제 2 드레인전극(44b,44c)은 상기 제 1 내지 제 4 서브 픽셀영역에 양단이 걸치도록 공통 데이터라인(44)과 동일 방향(상하 방향)으로 형성한다.
상기에서 공통 데이터라인(44)은 제 1, 제 2 액티브층(43a, 43b)의 각 일측에 오버랩되도록 형성하고, 제 1, 제 2 드레인전극(44b,44c)은 제 1, 제 2 액티브층(43a, 43b)의 타측에 각각 오버랩되도록 형성한다. 그리고 상기 공통 데이터라인(44)과 제 1, 제 2 드레인전극(44b,44c)을 식각하여 형성할 때, 불순물 아몰퍼스 실리콘층을 과도식각해서 공통 데이터라인(44)과 제 1, 제 2 드레인전극(44b,44c) 및 제 1, 제 2 액티브층(43a, 43b)의 사이에 오믹 콘택층(43c)을 각각 형성한다.
상기 공정에서와 같이 게이트라인(41)과 공통 데이터라인(44)을 교차 형성하 여 1픽셀영역을 4개의 제 1 내지 제 4 서브-픽셀영역으로 나누고, 교차된 부분의 상하좌우에 4개의 박막 트랜지스터를 형성한다.
이후에 공통 데이터라인(44)이 형성된 하부기판(40)의 전면에 층간절연막(45)을 증착한다. 이때 층간절연막(45)은 산화막, 질화막, 포토 아크릴, 폴리 이미드, BCB(Benzo Cyclo Butene)중에서 적어도 하나를 사용하여 형성할 수 있다.
이어, 층간절연막(45)을 식각하여 제 1 내지 제 4 서브-픽셀영역에 위치한 상기 제 1, 제 2 드레인전극(44b,44c)의 상, 하부영역이 드러나도록 제 1 내지 제 4 콘택홀(46a,46b,46c,46d)을 형성한다.
이어서 도 4c에 도시한 바와 같이, 상기 층간절연막(45) 상부에 투명 도전막을 증착한 후에 포토 및 식각 공정을 통해 상기 투명 도전막을 선택적으로 제거하여, 제 1 내지 제 4 콘택홀(46a,46b,46c,46d)을 통해 제 1, 제 2 드레인전극(44b,44c)과 콘택되도록 제 1 내지 제 4 서브-픽셀영역에 제 1 내지 제 4 픽셀전극(47a,47b,47c,47d)을 형성한다.
또한, 상기 투명 도전막은 이전, 이후단의 게이트라인 상부에 오버랩되도록 형성하여 제 1 내지 제 4 스토리지 전극(48a,48b,48c,48d)을 형성한다.
상기 방법에 의해 형성한 본 발명의 스토리지 커패시터는 스토리지 온 게이트(Storage On Gate) 구조이다.
상기에서 투명 도전막은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연 산화물(Indium Tin Zinc Oxide:ITZO)을 사용하여 형성할 수 있다.
이후에 도면에는 도시되지 않았지만, 제 1 내지 제 4 픽셀전극(47a,47b,47c,47d)을 포함한 하부기판(40)의 전면에 폴리이미드(polyimide)나 광배향성 물질로 이루어진 배향막을 형성한다.
여기서 폴리이미드로 이루어진 배향막은 기계적인 러빙에 의해 배향방향이 결정되며, PVCN계 물질(polyvinylcinnamate based material)이나 폴리실록산계 물질(polysiloxane based material)로 이루어진 광반응성 물질은 자외선과 같은 광의 조사에 의해 배향방향이 결정된다.
이때, 배향방향은 광의 조사방향이나 조사되는 광의 성질, 즉 편광방향 등에 의해 결정된다.
제 2 실시예
먼저, 본 발명의 제 2 실시예에 따른 액정표시장치의 구성에 대하여 설명하기로 한다.
도 6은 본 발명의 제 2 실시예에 따른 액정표시장치의 평면도이고, 도 7은 도 6의 Ⅲ-Ⅲ'와 Ⅳ-Ⅳ' 선상을 자른 구조 단면도이다.
그리고 도 9는 도 6의 구성을 갖는 액정표시장치의 서브 픽셀(sub-pixel) 사이즈 변경 예시도이다.
본 발명의 제 2 실시예에 따른 액정표시장치는, 도 6과 도 7에 도시한 바와 같이, 투명한 하부기판(80)상에 일방향으로 배열된 게이트라인(81)과, 상기 게이트라인(81)과 수직 교차하여 좌우상하에 제 1 내지 제 4 서브 픽셀영역을 정의하는 공통 데이터라인(84)과, 상기 게이트 라인(81)의 일영역에 정의된 제 1, 제 2 게이트 전극(81a, 81b)과, 상기 게이트라인(81)과 동일층상에 그 상, 하부에 평행하게 배열된 제 1, 제 2 공통배선(81c, 81d)과, 상기 제 1, 제 2 공통배선(81c, 81d)의 일측에서 연장되어 상기 게이트라인(81)과 수직한 방향으로 제 1 내지 제 4 서브 픽셀영역에 형성된 복수개의 공통전극(81e)들과, 상기 게이트 라인(81)을 포함한 하부기판(80)의 전면에 SiNx 또는 SiOx와 같은 물질로 형성된 게이트 절연막(82)과, 상기 제 1, 제 2 게이트 전극(81a, 81b) 상부의 상기 게이트 절연막(82)상에 아일랜드 형태로 형성된 제 1, 제 2 액티브층(83a, 83b)과, 상기 공통 데이터라인(84)의 좌,우측면에서 돌출되어 상기 제 1, 제 2 액티브층(83a, 83b)의 일측 상부에 오버랩된 제 1, 제 2 소오스 전극(84a, 84b)과, 상기 제 1, 제 2 소오스 전극(84a, 84b)과 일정 간격 이격되고 제 1, 제 2 액티브층(83a, 83b)의 타측 상부에 각각 오버랩된 제 1, 제 2 드레인 전극(84c,84d)과, 상기 제 1, 제 2 드레인 전극(84c, 84d)에서 연장되어 상기 제 1 내지 제 4 서브-픽셀영역의 공통전극(81e)들 사이에 형성된 제 1 내지 제 4 픽셀전극(85a,85b,85c,85d)과, 상기 제 1 내지 제 4 픽셀전극(85a,85b,85c,85d)에서 연장되어 상,하부단의 상기 제 1 내지 제 2 공통배선(81c,81d) 상부에 오버랩된 제 1 내지 제 4 스토리지 전극(86a,86b,86c,86d)을 포함하여 구성된다.
또한, 도면에는 도시되지 않았지만, 상기 하부기판(80)의 전면에 폴리이미드(polyimide)로 이루어진 배향막(도시되지 않음)이 형성되어 있다.
상기 제 1, 제 2 공통배선(81c, 81d) 상부의 게이트절연막(82)상에 제 1 내 지 제 4 픽셀전극(85a,85b,85c,85d)에서 연장된 제 1 내지 제 4 스토리지 전극(86a,86b,86c,86d)이 형성되어 있으므로, 본 발명의 스토리지 커패시터는 스토리지 온 콤온(Storage On Common) 구조를 이룬다.
상기에서 제 1, 제 2 공통배선(81c,81d)과 공통전극(81e)은 상기 게이트라인(81)과 동일층상에 형성된다.
상기에서 공통 데이터라인(84)과 제 1 내지 제 4 픽셀전극(85a,85b,85c,85d)은 불투명 금속으로 형성할 수도 있고, 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO)과 같은 투명 금속으로 구성될 수도 있다.
그리고 상기 공통전극(81e)중 공통 데이터라인(84)에 인접한 공통전극(81e)은 공통 데이터라인(84)과 근소한 간격을 갖도록 형성되어 있다. 이와 같이 형성하면, 공통 데이터라인(84)과 공통전극(81e) 사이에서의 액정 정렬 상태의 왜곡에 의한 빛샘 현상을 감소시킬 수 있다.
상기에서 제 1 게이트전극(81a)과 제 1 소오스전극(84a)과 제 1 드레인전극(84c)이 제 1 박막 트랜지스터를 구성하고, 제 2 게이트전극(81b)과 제 2 소오스전극(84b)과 제 2 드레인전극(84d)이 제 2 박막 트랜지스터를 구성한다.
또한 제 1 박막 트랜지스터는 제 1, 제 2 서브-픽셀영역을 구동하는 스위칭 트랜지스터로써 작동하고, 제 2 박막 트랜지스터는 제 3, 제 4 서브-픽셀영역을 구동하는 스위칭 트랜지스터로써 작동한다. 즉, 제 1 박막 트랜지스터는 제 1, 제 2 서브-픽셀영역에 공유되어 있고, 제 2 박막 트랜지스터는 제 3, 제 4 서브-픽셀영역에 공유되어 있다. 상기 제 1, 제 2 박막 트랜지스터는 좌우에 대칭되도록 구성되어 있다.
상술한 바와 같이, 제 1 박막 트랜지스터가 각각 제 1, 제 2 서브 픽셀영역에 공유되고, 제 2 박막 트랜지스터가 각각 제 3, 제 4 서브 픽셀영역에 공유되며, 제 1 내지 제 4 스토리지 전극(86a,86b,86c,86d)은 1픽셀영역 끝단에 상하좌우 대칭되도록 분할 형성되어 있으므로, 전체 1픽셀은 상하좌우 대칭이 되도록 설계된다.
또한, 본 발명의 제 2 실시예는 횡전계 방식의 액정표시장치이고, 1개의 픽셀영역이 1개의 박막 트랜지스터(TFT)와 1개의 스토리지 전극과 1개의 픽셀전극 및 공통전극으로 구성되어 작동하는 것이 아니라, 실질적으로 1개의 픽셀영역이 4개의 서브-픽셀영역으로 나뉘어지고, 2개의 TFT와 4개의 스토리지 전극과 4개의 픽셀전극으로 구성되어 작동한다. 따라서 불량 발생시 화소 전체가 작동 불능이 되지 않는다. 따라서 포인트 디팩트가 발생하더라도 인식될 가능성이 낮으므로 수율 저하를 방지할 수 있다.
다음에, 상기와 같이 구성된 본 발명의 액정표시장치는 도 9에 도시한 바와 같이, 픽셀피치의 변경없이 서브 픽셀영역의 크기를 변경하여 구성할 수도 있다.
즉, 공통 데이터라인(84)과 게이트라인(81)에 의해서 서브 픽셀영역이 동일 면적을 갖도록 등분되는 것이 아니라, 좌측 상하부의 서브 픽셀영역보다 우측 상,하부의 서브 픽셀영역이 더 넓은 면적을 갖도록 비등분하여 형성될 수도 있다.
예를 들어 블루 픽셀을 레드 픽셀보다 대략 50% 넓게 설계하고자 할 경우, 도 9에 도시한 바와 같이, 레드 픽셀이 형성되는 1픽셀영역의 우측 상하부에 위치한 제 3, 제 4 서브 픽셀영역을 좌측 상하부에 위치한 제 1, 제 2 서브 픽셀영역보다 2배의 넓이를 갖도록 설계하고, 블루 픽셀이 형성되는 1픽셀영역의 제 1 내지 제 4 서브 픽셀영역은 레드 픽셀영역의 제 1, 제 2 서브 픽셀영역과 동일 면적을 갖도록 설계하면 되는 것이다.
상기와 같이 할 경우, 블루 픽셀의 공통전극(81e)이 레드 픽셀에 비해서 1 라인 더 증가하고, 공통전극(81e) 사이에 배치되도록 제 3, 제 4 화소전극(85c,85d)이 1 라인 더 형성되며, 블루 픽셀 부분의 제 1, 제 2 공통배선(81c,81d)상에 제 3, 제 4 스토리지 전극(86c,86d)이 더 형성된다.
이와 같은 구성은 RGB 픽셀 사이즈가 각각 다른 펜타일(Pentile)과 같은 기술에 구현하기에 용이하다.
다음에, 상기 구성을 갖는 본 발명의 제 2 실시예에 따른 액정표시장치의 제조방법에 대하여 설명하기로 한다.
도 8a 내지 도 8c는 본 발명의 제 2 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도이다.
본 발명의 제 2 실시예에 따른 액정표시장치의 제조방법은 도 8a에 도시한 바와 같이, 투명한 하부 기판(80)상에 도전성 금속을 증착하고, 포토 및 식각 공정을 이용하여 도전성 금속을 패터닝하여, 일방향으로 배열된 게이트라인(81)을 형성한다. 이때, 상기 게이트 라인(81)의 일영역에 제 1, 제 2 게이트 전극(81a, 81b) 을 정의한다.
또한 상기 게이트라인(81)과 동일층에 동일 물질로 게이트라인(81)과 평행한 방향으로 배열되도록 상, 하부에 제 1, 제 2 공통배선(81c, 81d)을 형성한다.
동시에, 상기 제 1, 제 2 공통배선(81c, 81d)의 일측에서 연장되어 상기 게이트라인(81)과 수직한 방향을 갖도록 후술될, 제 1 내지 제 4 서브 픽셀영역에 복수개의 공통전극(81e)들을 형성한다.
이후에 도 8b에 도시한 바와 같이, 상기 게이트라인(81) 및 제 1, 제 2 공통배선(81c, 81d)이 형성된 하부기판(80)의 전면에 게이트 절연막(82)을 형성한다.
여기서 상기 게이트 절연막(82)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)을 사용할 수 있다.
이후에 상기 게이트 절연막(82)상에 반도체층(아몰퍼스실리콘 + 불순물 아몰퍼스실리콘)을 형성한다.
이어, 상기 반도체층을 포토 및 식각 공정으로 패터닝하여, 상기 제 1, 제 2 게이트 전극(81a, 81b) 상부에 아일랜드(island) 형태를 갖는 제 1, 제 2 액티브층(83a, 83b)을 형성한다.
이후에 도 8c에 도시한 바와 같이, 상기 제 1, 제 2 액티브층(83a, 83b)이 형성된 하부기판(80)의 전면에 도전성 금속을 증착하고 포토 및 식각 공정을 통해 패터닝하여, 상기 게이트 라인(81)과 교차 배열되어 제 1 내지 제 4 서브 픽셀영역이 정의되도록 공통 데이터 라인(84)을 형성한다.
그리고, 공통 데이터 라인(84)을 형성함과 동시에, 상기 공통 데이터 라인(84)의 좌우측면에서 일방향으로 돌출 연장된 제 1, 제 2 소오스전극(84a, 84b)과, 제 1, 제 2 소오스전극(84a, 84b)과 일정간격 격리된 제 1, 제 2 드레인전극(84c, 84d)을 형성한다.
그리고 상기 제 1, 제 2 드레인전극(84c, 84d)을 형성함과 동시에, 도전성 금속을 식각하여 상기 제 1, 제 2 드레인전극(84c, 84d)에서 연장되도록 제 1 내지 제 4 서브-픽셀영역에 공통전극(81e) 사이에 배치되도록 각각 제 1 내지 제 4 픽셀전극(85a,85b,85c,85d)을 형성한다. 이때, 제 1, 제 2 서브-픽셀영역의 제 1, 제 2 픽셀전극(85a,85b)이 일체로 연결되어 있고, 제 3, 제 4 서브-픽셀영역의 제 3, 제 4 픽셀전극(85c,85d)이 일체로 연결되어 있다.
또한, 제 1 내지 제 4 픽셀전극(85a,85b,85c,85d)을 형성함과 동시에, 상기 제 1 내지 제 4 픽셀전극(85a,85b,85c,85d)에서 연장되어 제 1, 제 2 공통배선(81c,81d)의 상부에 오버랩되도록 각각 제 1 내지 제 4 스토리지 전극(86a,86b,86c,86d)을 형성한다.
이와 같은 스토리지 커패시터는 스토리지 온 콤온(Storage On Common) 구조를 이룬다.
이후에 도면에는 도시되지 않았지만, 제 1 내지 제 4 픽셀전극(85a,85b,85c,85d)을 포함한 하부기판(80)의 전면에 폴리이미드(polyimide)나 광배향성 물질로 이루어진 배향막을 형성한다.
여기서 폴리이미드로 이루어진 배향막은 기계적인 러빙에 의해 배향방향이 결정되며, PVCN계 물질(polyvinylcinnamate based material)이나 폴리실록산계 물질(polysiloxane based material)로 이루어진 광반응성 물질은 자외선과 같은 광의 조사에 의해 배향방향이 결정된다.
이때, 배향방향은 광의 조사방향이나 조사되는 광의 성질, 즉 편광방향 등에 의해 결정된다.
제 3 실시예
먼저, 본 발명의 제 3 실시예에 따른 액정표시장치의 구성에 대하여 설명하기로 한다.
도 10은 본 발명의 제 3 실시예에 따른 액정표시장치의 평면도이고, 도 11은 도 10의 Ⅴ-Ⅴ' 선상을 자른 구조 단면도이다.
본 발명의 제 3 실시예에 따른 액정표시장치에서, 상,하부의 이웃한 제 1, 제 2 픽셀영역을 함께 설명하면, 도 10과 도 11에 도시한 바와 같이, 하부기판(100)에는 제 1, 제 2 픽셀영역(P)을 정의하기 위하여 게이트 라인(101)과 데이터라인(104)이 교차 배열되어 있고, 상기 게이트라인(101)과 이격되어 이전, 이후단에 동일한 방향으로 제 1, 제 2 공통배선(101c,101d)이 형성되어 있고, 상기 게이트 라인(101)과 데이터 라인(104)이 교차하여 정의된 상,하부의 이웃한 제 1, 제 2 픽셀영역(P)에는 제 1, 제 2 픽셀전극(107a, 107b)이 형성되어 있고, 상기 각 게이트 라인(101)과 데이터 라인(104)이 교차하는 부분에 제 1, 제 2 박막 트랜지스터가 형성되어 있다.
상기 제 1, 제 2 박막 트랜지스터는 상기 게이트 라인(101)의 상, 하측으로 돌출된 제 1, 제 2 게이트 전극(101a,101b)과, 제 1, 제 2 게이트 전극(101a,101b)을 포함한 하부기판(100) 전면에 형성된 게이트 절연막(102)과 상기 제 1, 제 2 게이트 전극(101a,101b) 상측의 게이트 절연막(102)위에 형성된 액티브층(103)과, 상기 데이터 라인(103)으로부터 돌출되며 상기 액티브층(103)의 중앙 상부에 오버랩된 공통 소오스 전극(104a)과, 상기 공통 소오스 전극(104a)과 이격되며 액티브층(103)의 양측 상부에 오버랩된 제 1, 제 2 드레인 전극(104b, 104c)으로 구성된다.
상기 제 1, 제 2 드레인전극(104b,104c)은 게이트라인(101)과 평행한 가로 방향으로 형성되어 있다.
그리고 상기 제 1, 제 2 박막 트랜지스터를 포함한 하부기판(100)의 전면에는 증간절연막(105)이 형성되어 있고, 상기 제 1, 제 2 드레인 전극(104b, 104c)의 일영역에는 각각 제 1, 제 2 콘택홀(106a, 106b)이 형성되어 있다.
그리고 상,하부의 이웃하는 제 1, 제 2 픽셀영역에 형성된 상기 제 1, 제 2 픽셀전극(107a, 107b)은 상기 제 1, 제 2 콘택홀(106a, 106b)을 통하여 상기 제 1, 제 2 드레인 전극(104b, 104c)과 콘택되어 있다.
그리고 상기 제 1, 제 2 픽셀전극(107a, 107b)에서 연장되어 제 1, 제 2 공통배선(101c, 101d) 상부에 오버랩되도록 제 1, 제 2 스토리지 전극(108a, 108c)이 형성되어 있다.
이때, 제 1, 제 2 픽셀전극(107a, 107b)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO)과 같은 투명 금속으로 구성되어 있다.
그리고 도면에는 도시되어 있지 않지만, 상기 하부기판과 대향되는 상부기판에는 상기 제 1, 제 2 픽셀영역(P)을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 컬러 색상을 표현하기 위한 R,G,B 컬러 필터층과, 화상을 구현하기 위한 공통전극이 형성되어 있다.
다음에, 상기 구성을 갖는 본 발명의 제 3 실시예에 따른 액정표시장치의 제조방법에 대하여 설명하기로 한다.
도 12a 내지 도 12c는 본 발명의 제 3 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도이다.
본 발명의 제 3 실시예에 따른 액정표시장치의 제조방법은, 도 12a에 도시한 바와 같이, 투명한 하부 기판(100)상에 도전성 금속을 증착하고, 포토 및 식각 공정을 이용하여 도전성 금속을 패터닝하여, 일방향으로 배열된 게이트라인(101)과, 상기 게이트 라인(101)의 상,하부 방향으로 돌출되도록 제 1, 제 2 게이트 전극(101a,101b)을 형성한다.
그리고 상기 게이트라인(101)을 형성함과 동시에, 상기 게이트라인(101)과 이격되도록 이전, 이후단에 동일한 방향으로 제 1, 제 2 공통배선(101c,101d)을 형성한다.
이후에 상기 게이트라인(101)이 형성된 하부기판(100)의 전면에 게이트 절연막(102)을 형성한다.
여기서 상기 게이트 절연막(102)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)을 사용할 수 있다.
이후에 상기 게이트 절연막(102)상에 반도체층(아몰퍼스실리콘 + 불순물 아몰퍼스실리콘)을 형성한다.
이어, 상기 반도체층을 포토 및 식각 공정으로 패터닝하여, 상기 제 1. 제 2 게이트 전극(101a,101b) 상부에 아일랜드(island) 형태를 갖는 액티브층(103)을 형성한다.
이후에 도 12b에 도시한 바와 같이, 상기 액티브층(103)이 형성된 하부기판(100)의 전면에 도전성 금속을 증착하고 포토 및 식각 공정을 통해 패터닝하여, 상기 게이트 라인(101)과 교차 배열되도록 데이터 라인(104)을 형성하고, 상기 데이터 라인(104)의 일측에서 돌출되어 상기 액티브층(103)의 중앙에 오버랩되도록 공통 소오스전극(104a)을 형성하고, 상기 공통 소오스전극(104a)과 일정간격 격리되고 액티브층(103)의 양측 상부에 각각 오버랩 되도록 제 1, 제 2 드레인전극(104b,104c)를 각각 형성한다.
상기 제 1, 제 2 드레인전극(104b,104c)은 게이트라인(101)과 평행한 가로 방향으로 형성한다.
그리고 상기 데이터라인(104)과 공통 소오스전극(104a)과 제 1, 제 2 드레인전극(104b,104c)을 형성할 때, 불순물 아몰퍼스 실리콘층을 과도 식각해서 제 1, 제 2 드레인전극(104b,104c)과 액티브층(103)의 사이 및 공통 소오스전극(104a)과 액티브층(103)의 사이에 오믹 콘택층(103a)을 형성한다.
상기 공정에 의해서, 상,하부의 이웃한 제 1, 제 2 픽셀영역의 데이터라인(104)과 게이트라인(101)이 교차되는 영역에는 소오스전극을 공통으로 사용하는 제 1, 제 2 박막 트랜지스터가 형성된다.
그리고 제 1, 제 2 박막 트랜지스터의 제 1, 제 2 드레인전극(104b,104c)이 게이트라인(101)과 동일한 가로 방향으로 형성되어 있으므로, 공통 소오스전극(104a), 제 1, 제 2 드레인전극 및 제 1, 제 2 게이트전극(101a,101b)간의 좌우상하 미스얼라인이 발생하더라도 상,하부에 이웃하는 제 1, 제 2 픽셀영역간에서는 Cgs에 차이가 발생하지 않는다.
이후에 데이터라인(104)이 형성된 하부기판(100)의 전면에 층간절연막(105)을 증착한다. 이때 층간절연막(105)은 산화막, 질화막, 포토 아크릴, 폴리 이미드, BCB(Benzo Cyclo Butene)중에서 적어도 하나를 사용하여 형성할 수 있다.
이어, 층간절연막(105)을 식각하여 상,하부 제 1, 제 2 픽셀영역에 위치한 상기 제 1, 제 2 드레인전극(104b,104c)의 일영역이 드러나도록 제 1, 제 2 콘택홀(106a,106b)을 형성한다.
이어서 도 12c에 도시한 바와 같이, 상기 층간절연막(105) 상부에 투명 도전막을 증착한 후에 포토 및 식각 공정을 통해 상기 투명 도전막을 선택적으로 제거하여, 제 1, 제 2 콘택홀(106a,106b)을 통해 제 1, 제 2 드레인전극(104b,104c)과 콘택되도록 제 1, 제 2 픽셀영역에 제 1, 제 2 픽셀전극(107a,107b)을 형성한다.
또한, 이전, 이후단의 제 1, 제 2 공통배선(101b, 101c) 상부에 각각 오버랩 되도록, 상기 투명 도전막을 식각하여 제 1, 제 2 스토리지 전극(108a,108b)을 형성한다. 이때 상기 제 1, 제 2 스토리지 전극(108a,108b)은 제 1, 제 2 픽셀전극(107a,107b)에서 연장 형성되어 있다.
상기 방법에 의해 형성한 본 발명의 스토리지 커패시터는 스토리지 온 콤온(Storage On Common) 구조이다.
상기에서 투명 도전막은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO)을 사용하여 형성할 수 있다.
이후에 도면에는 도시되지 않았지만, 제 1, 제 2 픽셀전극(107a,107b)을 포함한 하부기판(100)의 전면에 폴리이미드(polyimide)나 광배향성 물질로 이루어진 배향막을 형성한다.
여기서 폴리이미드로 이루어진 배향막은 기계적인 러빙에 의해 배향방향이 결정되며, PVCN계 물질(polyvinylcinnamate based material)이나 폴리실록산계 물질(polysiloxane based material)로 이루어진 광반응성 물질은 자외선과 같은 광의 조사에 의해 배향방향이 결정된다.
이때, 배향방향은 광의 조사방향이나 조사되는 광의 성질, 즉 편광방향 등에 의해 결정된다.
제 4 실시예
먼저, 본 발명의 제 4 실시예에 따른 액정표시장치의 구성에 대하여 설명하기로 한다.
도 13은 본 발명의 제 4 실시예에 따른 액정표시장치의 평면도이고, 도 14는 도 13의 Ⅵ-Ⅵ'와 Ⅶ-Ⅶ' 선상을 자른 구조 단면도이다.
본 발명의 제 4 실시예에 따른 액정표시장치는, 도 13과 도 14에 도시한 바와 같이, 투명한 하부기판(130)상에 일방향으로 배열된 게이트라인(131)과, 상기 게이트라인(131)과 교차 배열되어 상,하부에 이웃하는 제 1, 제 2 픽셀영역을 정의하는 데이터라인(134)과, 상기 게이트 라인(131)의 상,하부로 돌출된 제 1, 제 2 게이트 전극(131a, 131b)과, 상기 게이트라인(131)의 이전, 이후단에 평행하게 배열된 제 1, 제 2 공통배선(131c, 131d)과, 상기 제 1, 제 2 공통배선(131c, 131d)의 일측에서 연장되어 상기 게이트라인(131)과 수직한 방향으로 제 1, 제 2 픽셀영역에 형성된 복수개의 공통전극(131e)들과, 상기 게이트 라인(131)을 포함한 하부기판(130)의 전면에 SiNx 또는 SiOx와 같은 물질로 형성된 게이트 절연막(132)과, 상기 제 1, 제 2 게이트 전극(131a, 131b) 상부의 상기 게이트 절연막(132)상에 아일랜드 형태로 형성된 액티브층(133)과, 상기 데이터라인(134)의 일측에서 돌출되어 상기 액티브층(133)의 중앙 상부에 오버랩된 공통 소오스 전극(134a)과, 상기 공통 소오스 전극(134a)과 일정 간격 이격되고 액티브층(133)의 상,하부 양측 상부에 각각 오버랩된 제 1, 제 2 드레인 전극(134b,134c)과, 상기 제 1, 제 2 드레인 전극(134b, 134c)에서 연장되어 상,하부의 제 1, 제 2 픽셀영역의 상기 공통전극(131e)들 사이에 형성된 제 1, 제 2 픽셀전극(135a,135b)과, 상기 제 1, 제 2 픽셀전극(135a,135b)에서 연장되어 상,하부의 상기 제 1 내지 제 2 공통배선(131c,131d) 상부에 오버랩된 제 1, 제 2 스토리지 전극(136a,136b)을 포 함하여 구성된다.
또한, 도면에는 도시되지 않았지만, 상기 하부기판(130)의 전면에 폴리이미드(polyimide)로 이루어진 배향막(도시되지 않음)이 형성되어 있다.
상기 제 1, 제 2 공통배선(131c, 131d) 상부의 게이트절연막(132)상에 제 1, 제 2 스토리지 전극(136a,136b)이 형성되어 있으므로, 본 발명의 스토리지 커패시터는 스토리지 온 콤온(Storage On Common) 구조를 이룬다.
상기에서 제 1, 제 2 공통배선(131c,131d)과 공통전극(131e)은 상기 게이트라인(131)과 동일층상에 형성된다.
상기에서 데이터라인(134)과 제 1, 제 2 픽셀전극(135a,135b)은 불투명 금속으로 형성할 수도 있고, 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO)과 같은 투명 금속으로 구성될 수도 있다.
그리고 상기 공통전극(131e)중, 데이터라인(134)에 인접한 공통전극(131e)은 데이터라인(134)과 근소한 간격을 갖도록 형성되어 있다. 이와 같이 형성되어 있으면, 데이터라인(134)과 공통전극(131e) 사이에서의 액정 정렬 상태의 왜곡에 의한 빛샘 현상을 어느 정도 감소시킬 수 있다.
다음에, 상기 구성을 갖는 본 발명의 제 4 실시예에 따른 액정표시장치의 제조방법에 대하여 설명하기로 한다.
도 15a 내지 도 15c는 본 발명의 제 4 실시예에 따른 액정표시장치의 제조방 법을 나타낸 공정 단면도이다.
본 발명의 제 4 실시예에 따른 액정표시장치의 제조방법은, 도 15a에 도시한 바와 같이, 투명한 하부 기판(130)상에 도전성 금속을 증착하고, 포토 및 식각 공정을 이용하여 도전성 금속을 패터닝하여, 일방향으로 배열된 게이트라인(131)을 형성한다. 이때, 상기 게이트 라인(131)의 상,하부측으로 돌출되도록 제 1, 제 2 게이트 전극(131a, 131b)을 정의한다.
또한 상기 게이트라인(131)과 동일층에 동일 물질로 게이트라인(131)과 평행한 방향으로 배열되도록 이전, 이후단에 제 1, 제 2 공통배선(131c, 131d)을 형성한다.
동시에, 상기 제 1, 제 2 공통배선(131c, 131d)의 일측에서 연장되어 상기 게이트라인(131)과 수직한 방향을 갖도록 상,하부의 이웃하는 제 1, 제 2 픽셀영역에 복수개의 공통전극(131e)들을 형성한다.
이후에 도 15b에 도시한 바와 같이, 상기 게이트라인(131) 및 제 1, 제 2 공통배선(131c, 131d)이 형성된 하부기판(130)의 전면에 게이트 절연막(132)을 형성한다.
여기서 상기 게이트 절연막(132)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)을 사용할 수 있다.
이후에 상기 게이트 절연막(132)상에 반도체층(아몰퍼스실리콘 + 불순물 아몰퍼스실리콘)을 형성한다.
이어, 상기 반도체층을 포토 및 식각 공정으로 패터닝하여, 상기 제 1, 제 2 게이트 전극(131a, 131b) 상부에 아일랜드(island) 형태를 갖는 액티브층(133)을 형성한다.
이후에 도 15c에 도시한 바와 같이, 상기 액티브층(133)이 형성된 하부기판(130)의 전면에 도전성 금속을 증착하고 포토 및 식각 공정을 통해 패터닝하여, 상기 게이트 라인(131)과 교차 배열되어 상,하부에 이웃하는 제 1, 제 2 픽셀영역이 정의되도록 데이터 라인(134)을 형성한다.
그리고, 데이터 라인(134)을 형성함과 동시에, 상기 데이터 라인(134)의 일측방향으로 돌출 되도록 공통 소오스전극(134a)과, 공통 소오스전극(134a)과 일정간격 격리된 제 1, 제 2 드레인전극(134b, 134c)을 형성한다.
이때 공통 소오스전극(134a)은 액티브층(133)의 중앙 상부에 오버랩되도록 형성하고, 제 1, 제 2 드레인전극(134b, 134c)은 액티브층(133) 양측 상부에 각각 오버랩되도록 형성한다.
상기 제 1, 제 2 드레인전극(134b,134c)은 게이트라인(131)과 평행한 가로 방향으로 형성한다.
그리고 상기 데이터라인(134)과 공통 소오스전극(134a)과 제 1, 제 2 드레인전극(134b,134c)을 형성할 때, 불순물 아몰퍼스 실리콘층을 과도 식각해서 제 1, 제 2 드레인전극(134b,134c)과 액티브층(133)의 사이 및 공통 소오스전극(134a)과 액티브층(133)의 사이에 오믹 콘택층(133a)을 형성한다.
상기 공정에 의해서, 데이터라인(134)과 게이트라인(131)이 교차되는 영역에 는 소오스전극을 공통으로 사용하는 제 1, 제 2 박막 트랜지스터가 형성된다.
그리고 제 1, 제 2 박막 트랜지스터의 제 1, 제 2 드레인전극(134b,134c)이 게이트라인(131)과 동일한 가로 방향으로 형성되어 있으므로, 공통 소오스전극(134a), 제 1, 제 2 드레인전극(134b, 134c) 및 제 1, 제 2 게이트전극(131a)간의 좌우상하 미스얼라인(misalign)이 발생하더라도 상,하부에 이웃하는 제 1, 제 2 픽셀영역간에서는 Cgs에 차이가 발생하지 않는다.
이후에, 상기 제 1, 제 2 드레인전극(134b, 134c)을 형성함과 동시에, 도전성 금속을 식각하여 상기 제 1, 제 2 드레인전극(134b, 134c)에서 연장되도록 제 1, 제 2 픽셀영역의 공통전극(131e)들 사이에 각각 제 1, 제 2 픽셀전극(135a,135b)을 형성한다.
또한, 제 1, 제 2 픽셀전극(135a,135b)을 형성함과 동시에, 상기 제 1, 제 2 픽셀전극(135a,135b)에서 연장되어 제 1, 제 2 공통배선(131c,131d)의 상부에 오버랩되도록 각각 제 1, 제 2 스토리지 전극(136a,136b)을 형성한다.
이와 같은 스토리지 커패시터는 스토리지 온 콤온(Storage On Common) 구조를 이룬다.
이후에 도면에는 도시되지 않았지만, 제 1, 제 2 픽셀전극(135a,135b)을 포함한 하부기판(130)의 전면에 폴리이미드(polyimide)나 광배향성 물질로 이루어진 배향막을 형성한다.
여기서 폴리이미드로 이루어진 배향막은 기계적인 러빙에 의해 배향방향이 결정되며, PVCN계 물질(polyvinylcinnamate based material)이나 폴리실록산계 물 질(polysiloxane based material)로 이루어진 광반응성 물질은 자외선과 같은 광의 조사에 의해 배향방향이 결정된다.
이때, 배향방향은 광의 조사방향이나 조사되는 광의 성질, 즉 편광방향 등에 의해 결정된다.
상술한 본 발명의 구성 및 방법은 TN, IPS 뿐만아니라 수직전계(VA) 액정표시장치에도 적용할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명의 액정표시장치 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 전체 픽셀을 상하좌우 대칭이 되도록 설계하여, 픽셀의 비대칭 설계에 따른 미스얼라인(misalign) 문제를 감소시킬 수 있다. 또한 비대칭 전계에 의한 액정의 이상 동작 현상을 제어할 수 있다.
둘째, 공통 소오스전극과 제 1, 제 2 드레인전극이 가로 방향으로 배열되어 있으므로 소오스/드레인전극 및 게이트전극이 좌우상하(X,Y) 방향으로 미스얼라인이 발생하더라도 Cgs가 변하지 않는다.
셋째, 하나의 단위 픽셀영역이 2개 또는 4개의 박막 트랜지스터에 의해 동작 하도록 구성되어 있으므로, 불량 발생시 화소 전체가 작동되지 않는 문제를 방지할 수 있다. 따라서, 포인트 디펙트(point defect)가 발생하더라도 인식될 수 있는 가능성이 낮으므로 수율이 저하되는 것을 감소시킬 수 있다.
넷째, 이웃한 픽셀영역의 사이즈를 다르게 형성할 수 있으므로 펜타일(Pentile)등의 설계시 픽셀 설계 자유도를 증가시킬 수 있다.

Claims (48)

  1. 기판상에 일방향으로 배열되며 일영역에 제 1, 제 2 게이트전극이 정의된 게이트라인과;
    상기 게이트라인과 교차 배열되며, 한 단위 픽셀영역을 4개의 제 1 내지 제 4 서브-픽셀영역으로 나누어 정의하도록 배열된 공통 데이터라인과;
    상기 제 1, 제 2 게이트 전극 상부에 서로 격리되어 형성된 제 1, 제 2 액티브층과;
    상기 게이트 라인과 상기 공통 데이터 라인의 교차하는 영역에 공통 소오스전극과 제 1, 제 2 드레인전극들을 구비하여 상하좌우 대칭되도록 형성된 복수개의 박막 트랜지스터와;
    제 1, 제 2 드레인전극의 상,하부영역에 각각 제 1 내지 제 4 콘택홀들을 갖도록 상기 기판의 전면에 형성된 층간절연막과;
    상기 제 1, 제 2 콘택홀을 통해 제 1 드레인전극에 콘택되고, 상기 제 3, 제 4 콘택홀을 통해 제 2 드레인전극에 콘택되도록 상기 제 1 내지 제 4 서브-픽셀영역에 각각 형성된 제 1 내지 제 4 픽셀전극으로 구성됨을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 게이트라인의 이전, 이후단 상부에 오버랩되도록 상기 제 1 내지 제 4 서브 픽셀영역의 각 끝단에 분할 구성된 제 1 내지 제 4 스토리지 전극을 포함함을 특징으로 하는 액정표시장치.
  3. 제 2 항에 있어서,
    상기 제 1 내지 제 4 스토리지 전극은 상기 제 1 내지 제 4 픽셀전극에서 연장형성된 것임을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 공통 소오스전극은 상기 게이트라인과 교차된 상기 공통 데이터라인의 일영역에 정의되며, 상기 제 1, 제 2 액티브층의 일측 상부에 각각 오버랩됨을 특징으로 하는 액정표시장치.
  5. 제 4 항에 있어서,
    상기 제 1, 제 2 드레인 전극은 상기 공통 소오스 전극과 일정 간격 이격되고, 상기 제 1, 제 2 액티브층의 각 타측 상부에 오버랩됨을 특징으로 하는 액정표시장치.
  6. 제 1 항에 있어서,
    상기 제 1, 제 2 드레인전극과 상기 제 1, 제 2 액티브층의 사이에는 오믹 콘택층이 더 형성됨을 특징으로 하는 액정표시장치.
  7. 제 1 항에 있어서,
    상기 제 1, 제 2 드레인전극은 상기 공통 데이터라인 방향으로 형성됨을 특징으로 하는 액정표시장치.
  8. 제 1 항에 있어서,
    상기 제 1 드레인전극은 상기 제 1, 제 2 서브-픽셀영역에서 드레인전극으로 사용되고, 상기 제 2 드레인전극은 상기 제 3, 제 4 서브-픽셀영역에서 드레인전극으로 사용됨을 특징으로 하는 액정표시장치.
  9. 제 1 항에 있어서,
    상기 공통 데이터라인과 상기 공통 소오스전극은 상기 제 1 내지 제 4 서브-픽셀영역에 공통으로 사용됨을 특징으로 하는 액정표시장치.
  10. 제 1 항에 있어서,
    상기 공통 데이터라인에 의해서 상기 제 1 내지 제 4 서브 픽셀영역은 동일 면적을 갖도록 등분됨을 특징으로 하는 액정표시장치.
  11. 제 1 항에 있어서,
    상기 공통 데이터라인에 의해서 상기 제 1 내지 제 4 서브 픽셀영역은 서로 다른 면적을 갖도록 비등분됨을 특징으로 하는 액정표시장치.
  12. 제 11 항에 있어서,
    상기 공통 데이터라인은 좌측 상하부의 상기 제 3, 제 4 서브 픽셀영역의 면적이 우측 상,하부에 위치하는 상기 제 1, 제 2 서브 픽셀영역의 면적보다 좁거나 넓게 비등분되도록 배열되는 것을 포함함을 특징으로 하는 액정표시장치.
  13. 제 1 항에 있어서,
    상기 4개의 제 1 내지 제 4 서브-픽셀영역으로 구성된 한 단위 픽셀영역들은 그 면적이 서로 다른 것을 포함함을 특징으로 하는 액정표시장치.
  14. 제 13 항에 있어서,
    상기 한 단위 픽셀영역들은 각각 1개의 R, G 또는 B 픽셀을 구현함을 특징으로 하는 액정표시장치.
  15. 기판상에 일방향으로 배열되며 일영역에 제 1, 제 2 게이트전극이 정의된 게이트라인과;
    상기 게이트라인과 수직 교차하며, 한 단위 픽셀영역을 좌우상하에 제 1 내지 제 4 서브 픽셀영역으로 나누어 정의하도록 배열된 공통 데이터라인과;
    상기 게이트라인과 이격되어 상, 하부단에 배열된 제 1, 제 2 공통배선과;
    상기 게이트라인과 수직한 방향으로 제 1 내지 제 4 서브 픽셀영역에 형성된 복수개의 공통전극들과;
    상기 제 1, 제 2 게이트 전극 상부에 서로 격리되어 형성된 제 1, 제 2 액티브층과;
    상기 공통 데이터라인의 좌,우측면으로 돌출되어 상기 제 1, 제 2 액티브층의 일측 상부에 오버랩된 제 1, 제 2 소오스 전극과;
    상기 제 1, 제 2 소오스 전극과 일정 간격 이격되고 상기 제 1, 제 2 액티브층의 타측 상부에 각각 오버랩된 제 1, 제 2 드레인 전극과;
    상기 제 1, 제 2 드레인 전극과 연결되도록 상기 제 1 내지 제 4 서브-픽셀영역의 공통전극들 사이에 형성된 제 1 내지 제 4 픽셀전극으로 구성됨을 특징으로 하는 액정표시장치.
  16. 제 15 항에 있어서,
    상기 액정표시장치는 상기 상,하부단의 상기 제 1 내지 제 2 공통배선 상부에 오버랩되어 상하좌우 대칭되도록 분할 형성된 제 1 내지 제 4 스토리지 전극을 더 포함함을 특징으로 하는 액정표시장치.
  17. 제 16 항에 있어서,
    상기 제 1 내지 제 4 스토리지 전극은 상기 제 1 내지 제 4 픽셀전극에서 연장되고, 상기 제 1 내지 제 4 픽셀전극은 상기 제 1, 제 2 드레인 전극에서 연장 형성됨을 특징으로 하는 액정표시장치.
  18. 제 15 항에 있어서,
    상기 제 1, 제 2 공통배선과 상기 공통전극은 상기 게이트라인과 동일층상에 형성되고, 상기 복수개의 공통전극들은 상기 제 1, 제 2 공통배선의 일측에서 연장됨을 특징으로 하는 액정표시장치.
  19. 제 15 항에 있어서,
    상기 공통 데이터라인과 상기 제 1 내지 제 4 픽셀전극은 불투명 금속으로 형성할 수도 있고, 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO)과 같은 투명 금속으로 구성될 수 있음을 특징으로 하는 액정표시장치.
  20. 제 15 항에 있어서,
    상기 제 1 게이트전극과 상기 제 1 소오스전극과 상기 제 1 드레인전극이 제 1 박막 트랜지스터를 구성하고, 상기 제 2 게이트전극과 상기 제 2 소오스전극과 상기 제 2 드레인전극이 제 2 박막 트랜지스터를 구성함을 특징으로 하는 액정표시장치.
  21. 제 20 항에 있어서,
    제 1 박막 트랜지스터는 상기 제 1, 제 2 서브-픽셀영역에 공유되어 있고, 상기 제 2 박막 트랜지스터는 제 3, 제 4 서브-픽셀영역에 공유되어 있음을 특징으로 하는 액정표시장치.
  22. 제 15 항에 있어서,
    상기 공통 데이터라인에 의해서 상기 제 1 내지 제 4 서브 픽셀영역은 동일 면적을 갖도록 등분됨을 특징으로 하는 액정표시장치.
  23. 제 15 항에 있어서,
    상기 공통 데이터라인에 의해서 상기 제 1 내지 제 4 서브 픽셀영역은 서로 다른 면적을 갖도록 비등분됨을 특징으로 하는 액정표시장치.
  24. 제 15 항에 있어서,
    상기 제 1 내지 제 4 서브-픽셀영역으로 구성된 한 단위 픽셀영역들은 그 면적이 서로 다른 것을 포함함을 특징으로 하는 액정표시장치.
  25. 제 24 항에 있어서,
    상기 한 단위 픽셀영역들은 각각 1개의 R, G 또는 B 픽셀을 구현함을 특징으로 하는 액정표시장치.
  26. 기판상에 교차 배열되어 상,하부에 이웃한 제 1, 제 2 픽셀영역들을 정의하는 복수개의 게이트 라인들과 데이터라인들;
    상기 게이트라인의 이전, 이후단에 이격되어 배열된 제 1, 제 2 공통배선과;
    상기 각 게이트 라인과 상기 데이터 라인이 교차하는 부분에 가로자형으로 형성된 제 1, 제 2 박막 트랜지스터와;
    상기 제 1, 제 2 픽셀영역에 형성된 제 1, 제 2 픽셀전극과;
    상기 제 1, 제 2 픽셀전극에서 연장되어 상기 제 1, 제 2 공통배선 상부에 형성된 제 1, 제 2 스토리지 전극을 포함함을 특징으로 하는 액정표시장치.
  27. 제 26 항에 있어서,
    상기 제 1, 제 2 박막 트랜지스터는,
    상기 게이트라인의 상,하부로 돌출된 제 1, 제 2 게이트전극과,
    상기 제 1, 제 2 게이트 전극을 포함한 상기 기판 전면에 형성된 게이트 절연막과,
    상기 제 1, 제 2 게이트 전극 상측의 상기 게이트 절연막위에 형성된 액티브층과,
    상기 데이터 라인으로부터 돌출되며 상기 액티브층의 중앙 상부에 오버랩된 공통 소오스 전극과,
    상기 공통 소오스 전극과 이격되며 상기 액티브층의 양측 상부에 오버랩된 제 1, 제 2 드레인 전극으로 구성됨을 특징으로 하는 액정표시장치.
  28. 제 27 항에 있어서,
    상기 제 1, 제 2 드레인전극은 게이트라인과 동일방향(가로 방향)으로 형성됨을 특징으로 하는 액정표시장치.
  29. 제 27 항에 있어서,
    상기 제 1, 제 2 박막 트랜지스터를 포함한 상기 기판의 전면에는 상기 제 1, 제 2 드레인 전극의 일영역에 각각 제 1, 제 2 콘택홀이 형성된 층간절연막이 더 형성됨을 특징으로 하는 액정표시장치.
  30. 제 29 항에 있어서,
    상기 제 1, 제 2 픽셀전극은 상기 제 1, 제 2 콘택홀을 통하여 상기 제 1, 제 2 드레인 전극과 콘택됨을 특징으로 하는 액정표시장치.
  31. 제 26 항에 있어서,
    상기 제 1, 제 2 픽셀전극은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO)과 같은 투명 금속으로 구성됨을 특징으로 하는 액정표시장치.
  32. 기판상에 교차 배열되어 상,하부에 이웃한 제 1, 제 2 픽셀영역들을 정의하는 복수개의 게이트 라인들과 데이터라인들;
    상기 게이트라인의 이전, 이후단에 이격되어 배열된 제 1, 제 2 공통배선과;
    상기 게이트라인과 수직한 방향으로 제 1, 제 2 픽셀영역에 형성된 복수개의 공통전극과;
    상기 각 게이트 라인과 상기 데이터 라인이 교차하는 부분에 가로자형으로 형성된 제 1, 제 2 박막 트랜지스터와;
    상기 제 1, 제 2 픽셀영역의 상기 공통전극들 사이에 배열된 제 1, 제 2 픽셀전극과;
    상기 제 1 내지 제 2 공통배선 상부에 오버랩된 제 1, 제 2 스토리지 전극을 포함함을 포함함을 특징으로 하는 액정표시장치.
  33. 제 32 항에 있어서,
    상기 제 1, 제 2 박막 트랜지스터는,
    상기 게이트 라인의 상,하부로 돌출된 제 1, 제 2 게이트 전극과,
    상기 게이트 라인을 포함한 상기 기판의 전면에 형성된 게이트 절연막과,
    상기 제 1, 제 2 게이트 전극 상부의 상기 게이트 절연막상에 아일랜드 형태로 형성된 액티브층과,
    상기 데이터라인의 일측에서 돌출되어 상기 액티브층의 중앙 상부에 오버랩 된 공통 소오스 전극과,
    상기 공통 소오스 전극과 일정 간격 이격되고 상기 액티브층의 상,하부 양측 상부에 각각 오버랩된 제 1, 제 2 드레인 전극으로 구성됨을 특징으로 하는 액정표시장치.
  34. 제 33 항에 있어서,
    상기 제 1, 제 2 드레인전극은 게이트라인과 동일방향(가로 방향)으로 형성됨을 특징으로 하는 액정표시장치.
  35. 제 33 항에 있어서,
    상기 제 1, 제 2 스토리지 전극은 상기 제 1, 제 2 픽셀전극에서 연장 형성되고, 상기 제 1, 제 2 픽셀전극은 상기 제 1, 제 2 드레인 전극에서 연장 형성됨을 특징으로 하는 액정표시장치.
  36. 제 32 항에 있어서,
    상기 제 1, 제 2 공통배선과 상기 공통전극은 상기 게이트라인과 동일층상에 형성됨을 특징으로 하는 액정표시장치.
  37. 기판상에 일방향으로 배열되며 일영역에 제 1, 제 2 게이트전극이 정의된 게이트라인을 형성하는 단계;
    상기 제 1, 제 2 게이트 전극 상부에 서로 격리되도록 제 1, 제 2 액티브층을 형성하는 단계;
    상기 게이트라인과 교차 배열되며, 한 단위 픽셀영역을 4개의 제 1 내지 제 4 서브-픽셀영역으로 나누어 정의하도록 공통 데이터라인을 형성하는 단계;
    상기 게이트 라인과 상기 공통 데이터 라인의 교차하는 제 1 내지 제 4 서브 픽셀영역에 공통 소오스전극과 제 1, 제 2 드레인전극들을 구비한 복수개의 박막 트랜지스터를 형성하는 단계;
    상기 제 1, 제 2 드레인전극의 상,하부영역에 각각 제 1 내지 제 4 콘택홀들을 갖도록 상기 기판의 전면에 층간절연막을 형성하는 단계;
    상기 제 1, 제 2 콘택홀을 통해 제 1 드레인전극에 콘택되고, 상기 제 3, 제 4 콘택홀을 통해 제 2 드레인전극에 콘택되도록 상기 제 1 내지 제 4 서브-픽셀영역에 각각 제 1 내지 제 4 픽셀전극을 형성하는 단계;
    상기 게이트라인의 이전, 이후단 상부에 오버랩되도록 제 1 내지 제 4 스토리지 전극을 형성하는 단계를 포함함을 특징으로 하는 액정표시장치의 제조방법.
  38. 제 37 항에 있어서,
    상기 제 1 내지 제 4 스토리지 전극은 상기 제 1 내지 제 4 픽셀전극과 동시에 형성함을 특징으로 하는 액정표시장치의 제조방법.
  39. 제 37 항에 있어서,
    상기 제 1, 제 2 드레인전극은 상기 제 1 내지 제 4 서브 픽셀영역에 걸치도록 상기 공통 데이터라인과 동일 방향(상하 방향)으로 형성함을 특징으로 하는 액정표시장치의 제조방법.
  40. 기판상에 일방향으로 배열되며 일영역에 제 1, 제 2 게이트전극이 정의된 게이트라인을 형성하는 단계;
    상기 게이트라인과 이격되어 평행하게 상, 하부단에 제 1, 제 2 공통배선을 형성하는 단계;
    상기 게이트라인과 수직한 방향으로 제 1 내지 제 4 서브 픽셀영역에 복수개의 공통전극들을 형성하는 단계;
    상기 제 1, 제 2 게이트 전극 상부에 서로 격리되도록 제 1, 제 2 액티브층을 형성하는 단계;
    한 단위 픽셀영역을 좌우상하에 제 1 내지 제 4 서브 픽셀영역으로 나누어 정의하도록 상기 게이트라인과 수직 교차된 공통 데이터라인을 형성하는 단계;
    상기 공통 데이터라인의 좌,우측면으로 돌출되어, 상기 제 1, 제 2 액티브층의 일측 상부에 오버랩되도록 제 1, 제 2 소오스 전극을 형성하는 단계;
    상기 제 1, 제 2 소오스 전극과 일정 간격 이격되고 상기 제 1, 제 2 액티브층의 타측 상부에 각각 오버랩되도록 제 1, 제 2 드레인 전극을 형성하는 단계;
    상기 공통전극들 사이에 배치되도록 제 1 내지 제 4 서브 픽셀영역에 제 1 내지 제 4 픽셀전극으로 형성하는 단계;
    상기 게이트라인 상,하부단의 상기 제 1 내지 제 2 공통배선 상부에 오버랩되도록 제 1 내지 제 4 스토리지 전극을 형성함을 특징으로 하는 액정표시장치의 제조방법.
  41. 제 40 항에 있어서,
    상기 게이트라인과 상기 제 1, 제 2 공통배선과 상기 공통전극들은 동일층상에 형성함을 특징으로 하는 액정표시장치의 제조방법.
  42. 제 40 항에 있어서,
    상기 제 1, 제 2 드레인전극과 상기 제 1 내지 제 4 픽셀전극과 상기 제 1 내지 제 4 스토리지 전극은 동일층상에 형성함을 특징으로 하는 액정표시장치의 제조방법.
  43. 기판상에 상,하부로 돌출된 제 1, 제 2 게이트전극이 정의된 복수개의 게이트라인들을 형성하는 단계;
    상기 게이트라인의 이전, 이후단에 이격 배열되도록 제 1, 제 2 공통배선을 형성하는 단계;
    상기 제 1, 제 2 게이트 전극을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 제 1, 제 2 게이트 전극 상측의 상기 게이트 절연막위에 액티브층을 형 성하는 단계;
    상기 게이트라인과 교차 배열되어 상,하부에 이웃한 제 1, 제 2 픽셀영역들을 정의하도록 복수개의 데이터라인들을 형성하는 단계;
    상기 데이터 라인으로부터 돌출되며, 상기 액티브층의 중앙 상부에 오버랩 되도록 공통 소오스 전극을 형성하는 단계;
    상기 공통 소오스 전극과 이격되며 상기 액티브층의 양측 상부에 가로 방향으로 배열되도록 제 1, 제 2 드레인 전극을 형성하는 단계;
    상기 제 1, 제 2 드레인 전극에 각각 연결되도록 상기 제 1, 제 2 픽셀영역에 제 1, 제 2 픽셀전극을 형성하는 단계;
    상기 제 1, 제 2 픽셀전극에서 연장되어 상기 제 1, 제 2 공통배선 상부에 오버랩되도록 제 1, 제 2 스토리지 전극을 형성함을 특징으로 하는 액정표시장치의 제조방법.
  44. 제 43 항에 있어서,
    상기 게이트라인과 상기 제 1, 제 2 공통배선은 동일층에 형성함을 특징으로 하는 액정표시장치의 제조방법.
  45. 제 43 항에 있어서,
    상기 제 1, 제 2 픽셀전극과 상기 제 1, 제 2 스토리지 전극은 동일층에 형성함을 특징으로 하는 액정표시장치의 제조방법.
  46. 기판상에 상,하부로 돌출된 제 1, 제 2 게이트전극이 정의된 복수개의 게이트라인들을 형성하는 단계;
    상기 게이트라인의 이전, 이후단에 이격 배열되도록 제 1, 제 2 공통배선을 형성하는 단계;
    상기 게이트라인과 수직한 방향으로 제 1, 제 2 픽셀영역에 복수개의 공통전극들을 형성하는 단계;
    상기 게이트 라인을 포함한 상기 기판의 전면에 게이트 절연막을 형성하는 단계;
    상기 제 1, 제 2 게이트 전극 상부의 상기 게이트 절연막상에 액티브층을 형성하는 단계;
    상기 게이트라인과 교차 배열되어 상,하부에 이웃한 상기 제 1, 제 2 픽셀영역들을 정의하도록 복수개의 데이터라인들을 형성하는 단계;
    상기 데이터라인의 일측에서 돌출되어 상기 액티브층의 중앙 상부에 오버랩되도록 공통 소오스 전극을 형성하는 단계;
    상기 공통 소오스 전극과 일정 간격 이격되고 상기 액티브층의 상,하부 양측 상부에 가로 방향으로 제 1, 제 2 드레인 전극을 형성하는 단계;
    상기 제 1, 제 2 픽셀영역에 상기 공통전극들 사이에 배열되도록 제 1, 제 2 픽셀전극을 형성하는 단계;
    상기 제 1, 제 2 공통배선 상부에 오버랩되도록 제 1, 제 2 스토리지 전극을 형성함을 특징으로 하는 액정표시장치의 제조방법.
  47. 제 46 항에 있어서,
    상기 게이트라인과 상기 제 1, 제 2 공통배선과 상기 공통전극들은 동일층에 형성함을 특징으로 하는 액정표시장치의 제조방법.
  48. 제 46 항에 있어서,
    상기 제 1, 제 2 드레인전극과 상기 제 1, 제 2 픽셀전극과 상기 제 1, 제 2 스토리지 전극은 동일층에 형성함을 특징으로 하는 액정표시장치의 제조방법.
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