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KR100698049B1 - 액정표시장치 및 그의 제조방법 - Google Patents

액정표시장치 및 그의 제조방법 Download PDF

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KR100698049B1
KR100698049B1 KR1020030042032A KR20030042032A KR100698049B1 KR 100698049 B1 KR100698049 B1 KR 100698049B1 KR 1020030042032 A KR1020030042032 A KR 1020030042032A KR 20030042032 A KR20030042032 A KR 20030042032A KR 100698049 B1 KR100698049 B1 KR 100698049B1
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엘지.필립스 엘시디 주식회사
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Abstract

본 발명은 'Y'축, 'X'축 방향으로 게이트라인과 데이터라인이 미스얼라인되더라도 이웃하는 화소영역에서 Cgd 편차가 발생하는 것을 방지하고, 또한 스티칭(Stitching)에 의한 경계부 불량 문제도 방지할 수 있는 액정표시장치 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 액정표시장치는 기판상에 일방향으로 배열된 복수개의 게이트라인들과; 상기 게이트라인과 교차 배치되어 화소영역을 정의하는 복수개의 데이터 라인들과; 상기 게이트라인과 상기 데이터라인이 교차하는 부분에, 상기 게이트라인 일측의 2부분에서 일정간격으로 돌출된 제 1, 제 2 게이트전극과, 상기 제 1, 제 2 게이트전극의 각 일측 상부에 오버랩되도록 상기 데이터라인의 일측에서 돌출되어 연장 형성된 소오스전극과, 상기 소오스전극과 이격되며 양단이 상기 제 1, 제 2 게이트전극에 각각 오버랩되어 있는 드레인전극으로 구성된 한쌍의 박막 트랜지스터와; 상기 드레인전극과 연결되어 상기 화소영역에 형성된 화소전극을 포함하여 구성됨을 특징으로 한다.
지그재그, TFT, 게이트전극

Description

액정표시장치 및 그의 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 일반적인 지그재그 구조의 TFT 에레이를 나타낸 회로도
도 2는 종래 기술에 따른 액정표시장치의 레이아웃도
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치의 레이아웃도
도 4는 본 발명의 제 2 실시예에 따른 액정표시장치의 레이아웃도
도 5a 내지 도 5c는 도 3과 도 4의 Ⅰ-Ⅰ' 선상을 자른 단위 화소영역의 박막 트랜지스터의 제조방법을 나타낸 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
30 : 하부기판 31 : 게이트라인
31a : 제 1 게이트전극 31b : 제 2 게이트전극
31c : 공통배선 31d : 공통전극
32a : 제 1 액티브층 32b : 제 2 액티브층
33 : 데이터라인 33a : 소오스전극
33b : 드레인전극 33c : 화소전극
33d : 스토리지 전극
본 발명은 액정표시소자에 대한 것으로, 특히 'Y'축, 'X'축 방향으로 게이트라인과 데이터라인이 미스얼라인되더라도 Cgd 편차가 발생하는 것을 방지하고, 또한 스티칭(Stitching)에 의한 경계부 불량을 제거할 수 있는 액정표시장치 및 그의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어 졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.
따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되 기 위해서는 경량, 박형, 저 소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고 품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.
이와 같은 액정표시장치는 화상을 표시하는 액정패널과 상기 액정패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있다.
이중, 상기 액정패널은 일정 공간을 갖고 합착된 상, 하부기판과, 상기 상, 하부기판 사이에 형성된 액정층으로 구성된다.
상기 하부기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일방향으로 배열되는 복수개의 게이트라인과, 상기 각 게이트라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터라인과, 상기 각 게이트라인과 데이터라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소전극과, 상기 게이트라인의 신호에 의해 스위칭되어 상기 데이터라인의 신호를 상기 각 화소전극에 전달하는 복수개의 박막트랜지스터(TFT)가 형성된다.
그리고 상부기판(칼라필터 기판)에는, 상기 화소영역을 제외한 부분의 빛을 차단하기 위한 블랙매트릭스층과, 칼라 색상을 표현하기 위한 R,G,B 칼라필터층과 화상을 구현하기 위한 공통전극(Vcom)이 형성된다.
또한, 이와 같이 형성된 상부기판과 하부기판은 셀 갭을 유지하기 위한 스페이서(spacer)에 의해 일정 공간을 갖고, 씨일재(sealant)에 의해 합착된다. 그리고 씨일재 내부의 공간에 액정이 형성된다.
이와 같은 구조를 갖는 액정표시장치를 제조할 때 하나의 기판에 하나의 액 정 패널을 형성하는 것이 아니라, 기판의 크기 및 액정패널의 사이즈에 따라 하나의 대형 기판에 복수개의 액정 패널을 동시에 형성한다.
이하, 상기 구성을 갖는 일반적인 액정표시장치의 TFT 회로 구성에 대하여 설명하기로 한다.
일반적인 액정표시장치의 단위 화소영역에서, 박막트랜지스터(TFT)의 드레인전극(d)은 인접하는 화소전극(P)에 접속되고, 게이트전극(g)은 게이트라인(Gn)에 접속되며, 소오스전극(s)은 데이터라인(Dm)에 연결되어 있다.
그리고 드레인 전극(d)과 공통전극 사이에 액정 용량(Clc)과, 축적 용량(Cst)이 병렬 연결되어 있다. 이때 액정 용량(Clc)과, 축적 용량(Cst)은 TFT-LCD가 구동해야 하는 부하로서 작용한다.
그리고 게이트 전극(g)과 드레인 전극(d) 사이에는 오정렬(misalignment)등에 기인한 기생 용량(Cgd)(미도시)이 발생한다.
이와 같은 구성을 갖는 TFT-LCD는 먼저, 표시하고자 하는 게이트 라인(Gn)에 연결된 게이트 전극(g)에 게이트 온(On) 전압을 인가하여 TFT를 도통시킨 후에, 화상 신호를 나타내는 데이터 전압을 소오스 전극(s)에 인가하여 이 데이터 전압이 드레인 전극(d)으로 인가되도록 한다.
이에, 데이터 전압은 화소전극(P)을 통해 각각 액정 용량(Clc)과 축적 용량(Cst)에 인가되고, 화소 전극과 공통 전극(Vcom)의 전위차에 의해 전계가 형성된다.
이하, 상기 구성을 갖는 TFT가 지그재그로 배치될 때의 일반적인 액정표시장 치에 대해 설명하면 다음과 같다.
도 1은 일반적인 지그재그 구조의 TFT 에레이를 나타낸 회로도이다.
TFT가 지그재그로 배치된 액정표시장치는 도 1에 도시한 바와 같이, 일방향으로 배열된 복수개의 게이트라인들(G1 ~ Gn, Gn+1, Gn+2, …)과, 상기 게이트라인과 평행하게 그 사이에 배열된 복수개의 공통배선들(Vcom_odd, Vcom_even)과, 상기 게이트라인과 교차 배열되는 복수개의 데이터라인들(D1 ~ Dm, Dm+1, Dm+2,…)과, 상기 게이트라인과 데이터라인 및 공통배선과 연결되며 게이트라인(X축)을 기준으로 이웃하는 화소영역에 지그재그 배치된 박막트랜지스터(TFT)들로 구성되었다.
이때 이웃하는 화소영역에 게이트라인을 기준으로 지그재그(zig zag)로 배치된 TFT들은, 각각 서로 다른 데이터라인의 신호를 받아 구동한다.
그리고, 상기 TFT들의 드레인전극과 공통배선의 사이에 병렬 연결된 액정 용량(Clc)과, 축적 용량(Cst)을 갖는 제 1, 제 2 커패시터가 구성된다.
이하, 상기와 같이 지그재그 TFT 어레이를 갖는 종래 기술에 따른 액정표시장치에 대하여 설명하기로 한다.
도 2는 종래 기술에 따른 액정표시장치의 레이아웃도이다.
종래 기술에 따른 액정표시장치는 도 2에 도시한 바와 같이, 투명한 하부기판(미도시)상에 화소영역을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(11)이 배열되고, 상기 게이트 라인(11)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(13)이 배열된다.
그리고 상기 게이트 라인(11)과 데이터 라인(13)이 교차되어 화소영역을 정 의하고, 각 교차영역에 박막 트랜지스터들(TFT1, TFT2)이 형성된다.
여기서 상기 박막 트랜지스터는 상기 게이트 라인(11)으로부터 돌출되어 형성되는 게이트 전극(11a)과, 게이트전극(11a)을 포함한 하부기판 전면에 형성된 게이트 절연막과, 상기 게이트 전극(11a) 상측의 게이트 절연막위에 형성되는 액티브층(12)과, 상기 데이터 라인(13)으로부터 돌출되어 있으며, '⊂' 형상의 홈을 갖는 소오스 전극(13a)과, '⊂' 형상의 상기 소오스 전극(13a)의 홈 안쪽에 일정 간격 이격되어 형성되며 차후에 형성될 화소전극(13c)과 일체형으로 형성된 드레인 전극(13b)으로 구성된다.
또한, 상기 게이트라인(11)과 동일층상에 공통배선(11b)과 공통전극(11c)이 형성되어 있는데, 이때 공통배선(11b)은 게이트라인(11)과 평행하게 화소영역을 가로지르도록 형성되고, 공통전극(11c)은 데이터라인(13)과 평행하게 한 화소영역에 복수개가 형성되어 있다.
이때 공통전극(11c)은 공통배선(11b)을 기준으로 상하 대칭적으로 배열되며, 서로 연결되어 있다.
그리고 상기 데이터라인(13)을 포함한 하부기판 전면에 보호막(미도시)이 형성되어 있다.
그리고 상기 게이트 라인(11)과 데이터 라인(13)이 교차하여 정의되는 화소영역에는 상기 공통전극(11c)과 평행하게, 일정 간격으로 공통전극(11c)들 사이에 화소전극(13c)이 배열되어 있다.
이때 화소전극(13c)도 상기 공통배선(11b)을 기준으로 상하 대칭되게 배열된 다.
또한, 상기 화소전극(13c)은 박막트랜지스터(예 : TFT1, TFT2)의 드레인전극(13b)과 일체로 형성된다.
그리고 상기 화소전극(13c)과 일체로 형성되며, 상기 공통배선(11b)의 일영역에 스토리지 전극(13d)이 형성되어 있다.
이때 스토리지 구조는 스토리지 온 콤온(Storage On Common) 구조로 구성되어 있다.
상기와 같이 게이트라인을 대칭축으로 지그재그로 TFT가 배열되었을 경우에, 'Y'축 방향으로 미스얼라인이 발생하면 이웃하는 화소영역의 TFT의 게이트전극과 드레인전극의 오버랩 면적이 달라져서, Cgd 편차가 발생하게 된다.
또한, 상기 액정표시장치를 대형 액정패널에 적용할 경우, 멀티 샷(shot)으로 제작된 대형 액정패널의 샷(shot) 경계영역에서 미스얼라인이 발생하면 이웃하는 화소영역에서 Cgd 편차가 발생하므로 스티칭(stitching)에 의한 경계영역 불량 문제가 발생할 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 본 발명의 목적은 'Y'축, 'X'축 방향으로 게이트라인과 데이터라인이 미스얼라인되더라도 Cgd 편차가 발생하는 것을 방지하고, 또한 스티칭(Stitching)에 의한 경계부 불량 문제를 방지할 수 있는 액정표시장치 및 그의 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 액정표시장치는 기판상에 일방향으로 배열된 복수개의 게이트라인들과; 상기 게이트라인과 교차 배치되어 화소영역을 정의하는 복수개의 데이터 라인들과; 상기 게이트라인과 상기 데이터라인이 교차하는 부분에, 상기 게이트라인 일측의 2부분에서 일정간격으로 돌출된 제 1, 제 2 게이트전극과, 상기 제 1, 제 2 게이트전극의 각 일측 상부에 오버랩되도록 상기 데이터라인의 일측에서 돌출되어 연장 형성된 소오스전극과, 상기 소오스전극과 이격되며 양단이 상기 제 1, 제 2 게이트전극에 각각 오버랩되어 있는 드레인전극으로 구성된 한쌍의 박막 트랜지스터와; 상기 드레인전극과 연결되어 상기 화소영역에 형성된 화소전극을 포함하여 구성됨을 특징으로 한다.
상기 박막 트랜지스터들은 X축을 기준으로 이웃하는 화소영역에 지그재그로 배치된다.
상기 한쌍의 박막 트랜지스터는 제 1, 제 2 게이트 전극을 포함한 상기 기판 전면에 게이트 절연막과, 상기 제 1, 제 2 게이트 전극 상부의 상기 게이트 절연막 상에 각각 형성된 제 1, 제 2 액티브층을 포함한다.
상기 소오스전극은 양단이 '⊂' 또는 '⊃' 형상의 홈을 갖거나, 양단이 '┗' 또는 '┛'형상을 갖고 서로 대칭 형성됨을 특징으로 한다.
상기 드레인전극은 상기 게이트라인과 평행한 방향으로, 상기 화소전극과 일체로 형성된다.
상기 화소전극과 일체로, 상기 공통배선의 일영역상에 스토리지 전극이 더 형성된다.
상기 게이트라인과 동일층상에 평행한 방향으로 상기 화소영역을 가로지르도록 배열된 공통배선과; 상기 게이트라인과 동일층상에 형성되며, 상기 화소전극 사이에 일정간격을 갖도록 배열된 공통전극을 더 포함한다.
상기 공통전극은 상기 공통배선을 기준으로 상하 대칭적으로 배열되며, 서로 연결되어 있다.
상기 화소전극은 상기 공통배선을 기준으로 상하 대칭 형성된다.
상기 구성을 갖는 본 발명의 액정표시장치의 제조방법은 한 화소영역에 제 1, 제 2 게이트전극을 구비하여 일방향으로 배열되도록 기판상에 게이트라인을 형성하는 단계; 상기 게이트라인과 교차 배치되어 화소영역을 정의하도록 데이터 라인을 형성하는 단계; 상기 제 1, 제 2 게이트전극의 각 일측 상부에 오버랩되며 상기 데이터라인의 일측에서 돌출되어 연장된 소오스전극을 형성하는 단계; 상기 소오스전극과 이격되어 양단이 상기 제 1, 제 2 게이트전극 상에 공유되어 오버랩되도록 드레인전극을 형성하는 단계; 상기 드레인전극과 연결되도록 상기 화소영역에 화소전극을 형성하는 단계를 포함함을 특징으로 한다.
상기 제 1, 제 2 게이트전극과 상기 소오스전극과 상기 드레인전극이 한쌍의 박막 트랜지스터를 이루며, 상기 박막 트랜지스터는 X축을 기준으로 이웃하는 화소영역에 지그재그로 배치되도록 형성한다.
상기 소오스전극은 양단이 '⊂' 또는 '⊃' 형상의 홈을 갖거나, '┗' 또는 '┛'형상을 갖고 서로 대칭되게 형성한다.
상기 드레인전극은 상기 게이트라인과 평행한 방향으로, 상기 화소전극과 일 체로 형성한다.
상기 게이트라인을 형성함과 동시에 상기 게이트라인과 평행한 방향으로 상기 화소영역을 가로지르도록 공통배선을 형성하고, 상기 화소전극 사이에 일정간격을 갖도록 공통전극을 형성하는 것을 더 포함한다.
상기 제 1, 제 2 게이트 전극을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 상측의 상기 게이트 절연막 상에 제 1, 제 2 액티브층을 각각 형성하는 단계를 더 포함한다.
상기 특징을 갖는 본 발명은 게이트라인을 기준으로 지그재그로 배열된 TFT 어레이 회로에 적용되는 것으로, 각 화소영역에 2개의 TFT(즉, 한쌍의 TFT)를 배치하고, 드레인전극이 게이트라인 방향으로 평행하게 배열되며, 드레인전극이 한쌍의 TFT에 공유되어 있는 것에 그 구성적 특징이 있는 것이다.
또한 상기 구성을 갖는 한쌍의 TFT는 횡전계 방식 또는 TN 방식의 액정표시장치에 모두 적용가능한 것이다. 이하에서는 횡전계 방식의 액정표시장에 적용할 경우의 예에 대하여 설명하기로 한다.
첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 액정표시장치 및 그의 제조방법에 대하여 설명하면 다음과 같다.
먼저, 본 발명의 실시예에 따른 액정표시장치에 대하여 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치의 레이아웃도이고, 도 4는 본 발명의 제 2 실시예에 따른 액정표시장치의 레이아웃도이다.
본 발명의 제 1 실시예에 따른 액정표시장치는 도 3에 도시한 바와 같이, 투 명한 하부기판(미도시)상에 화소영역을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(31)이 배열되고, 상기 게이트 라인(31)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(33)이 배열된다.
그리고 상기 게이트 라인(31)과 데이터 라인(33)이 교차되어 화소영역을 정의하게 되고, 상기 화소영역에는 2개의 박막 트랜지스터가 한쌍을 이루고 있다.
그리고 이웃하는 화소영역의 박막 트랜지스터들은 X축을 기준으로 서로 지그재그로 배열되어 있다.
여기서 한 화소영역에 형성된 상기 한쌍의 박막 트랜지스터는 상기 게이트 라인(31) 일측의 2부분에서 일정간격을 갖고 돌출 형성된 제 1, 제 2 게이트 전극(31a, 31b)과, 상기 제 1, 제 2 게이트 전극(31a, 31b)을 포함한 하부기판 전면에 형성된 게이트 절연막과, 상기 제 1, 제 2 게이트 전극(31a, 31b) 상측의 게이트 절연막위에 각각 형성된 제 1, 제 2 액티브층(32a, 32b)과, 상기 제 1, 제 2 게이트 전극(31a, 31b)의 각 일측 상부에 오버랩되어 적어도 일측이 개방되어 홈을 갖으며 상기 데이터 라인(33)의 일측에서 돌출되어 연장 형성된 소오스 전극(33a)과, 상기 소오스 전극(33a)의 홈 안쪽에 상기 소오스 전극(33a)과 일정 간격 이격되며 상기 제 1, 제 2 게이트 전극(31a, 31b)과 일정영역 오버랩되어 형성된 드레인 전극(33b)으로 구성된다.
이때 소오스전극(33a)은 상기 데이터 라인(33)의 일측에서 돌출되어 한쌍의 박막 트랜지스터를 이루는 2개의 TFT들에서 각각 소오스전극(33a) 역할을 하도록 연장 형성되어 있고, 상기 소오스전극(33a)은 양단이 '⊂' 또는 '⊃' 형상의 홈을 갖고 서로 대칭 형성되어 있다.
그리고 상기 드레인전극(33b)은 게이트라인(31)과 평행한 방향으로, 한 화소영역에 형성된 한쌍의 박막 트랜지스터 양쪽에 공유되어 있으며, 차후에 형성될 화소전극(33c)과 일체형으로 형성되어 있다.
상기 구성에 의해서 하나의 화소영역의 한쌍의 박막 트랜지스터에는 '⊂'와 '⊃' 형상의 채널영역이 형성된다.
또한, 상기 게이트라인(31)과 동일층상에 공통배선(31c)과 공통전극(31d)이 형성되는데, 이때 공통배선(31c)은 게이트라인(31)과 평행하게 화소영역을 가로지르도록 형성되고, 공통전극(31d)은 데이터라인(33)과 평행하게 한 화소영역에 복수개가 형성되어 있다.
이때 공통전극(31d)은 공통배선(31c)을 기준으로 상하 대칭적으로 배열되며, 서로 연결되어 있다.
그리고 화소영역에는 상기 공통전극(31d)과 평행하게, 일정 간격으로 공통전극(31d)들 사이에 화소전극(33c)이 배열되어 있다.
이때 화소전극(33c)도 상기 공통배선(31c)을 기준으로 상하 대칭되게 배열된다.
상기 화소전극(33c)은 상술한 바와 같이 한쌍의 박막트랜지스터의 드레인전극(33b)과 일체로 형성되어 있다.
그리고 상기 화소전극(33c)과 일체로 형성되며, 상기 공통배선(31c)의 일영역상에 스토리지 전극(33d)이 형성되어 있다.
이때 스토리지 구조는 스토리지 온 콤온(Storage On Common) 구조로 구성되어 있는데, 도면에는 도시되어 있지 않지만, 스토리지 온 콤온(Storage On Common)과 스토리지 온 게이트(Storage On Gate)가 혼합된 하이브리드 스토리지(Hybrid Storage) 구조로 구성할 수도 있다.
그리고 상기 데이터라인(33) 및 화소전극(33c)을 포함한 하부기판 전면에 보호막(미도시)이 형성되어 있다.
그리고 상기 공통전극(31d)과 화소전극(33c) 사이에 위치한 액정은 상기 공통전극(31d)과 화소전극(33c) 사이에 분포하는 횡전계에 의해 동일한 방향으로 배열되어 하나의 도메인을 이루며, 상기와 같은 구성에 의해서 횡전계 방식에서는 단일 화소영역에 다수의 멀티도메인을 구성할 수 있으므로 보다 넓은 시야각을 가지는 액정표시장치의 제작이 가능하다.
상기에서와 같이 각 화소영역에, 제 1, 제 2 게이트전극(31a, 31b)이 게이트라인(31) 일측의 2부분에서 돌출되어 있고, 드레인전극(33b)이 상기 제 1, 제 2 게이트전극(31a, 31b)의 양측에 공유되어 오버랩되어 있으므로, 게이트라인(31)과 데이터라인(33)이 좌우측 방향(X축 방향)으로 미스얼라인 되더라도, 제 1, 제 2 게이트전극(31a, 31b)과 드레인전극(33)이 오버랩되는 면적이 상호 보완되므로 Cgd가 감소하는 것을 방지할 수 있다.
또한, 드레인전극(33)이 게이트라인(31)과 평행하게 배열되어 있으므로, 게이트라인(31)과 데이터라인(33)이 상하 방향(Y축 방향)으로 미스얼라인 되더라도, 이웃하는 화소영역에서 Cgd 편차가 발생하지 않으므로 화질에 불량이 발생하는 것 을 방지 할 수 있다.
특히, 상기의 TFT를 멀티 샷(shot)으로 제작된 대형 액정패널에 적용할 경우, 샷(shot) 경계영역에서 미스얼라인이 발생하더라도 이웃하는 화소영역에서 Cgd 편차가 발생하지 않으므로 스티칭(stitching)에 의한 경계영역에서의 불량 문제를 해결할 수 있다.
상기에서는 횡전계 방식의 액정표시장치에 상기 구성을 갖는 박막 트랜지스터를 적용하였지만, 횡전계 방식의 액정표시장치 외에 TN 방식의 액정표시장치에도 상기 구성을 갖는 TFT를 적용하여 상기 효과를 도출시킬 수 있다.
다음에, 본 발명의 제 2 실시예에 따른 액정표시장치에 대하여 설명하기로 한다.
본 발명의 제 2 실시예에 따른 액정표시장치는 도 4에 도시한 바와 같이, 소오스전극(33a)과 채널영역의 형상을 제외하고는 본 발명의 제 1 실시예에 따른 액정표시장치와 동일한 구성을 갖고 있다.
좀 더 자세하게는, 소오스전극(33a)은 상기 제 1, 제 2 게이트 전극(31a, 31b)의 상부에 양단이 '┗' 또는 '┛'형상을 갖고 오버랩되어 있으며, 데이터 라인(33)의 일측에서 돌출되어 제 1 게이트전극(31a) 상부에서 상기 제 2 게이트전극(31b)의 상부까지 연장 형성되어 있다.
그리고 채널영역도 ┗' 또는 '┛' 형상으로 형성되어 있다.
상기 구성을 갖는 본 발명의 제 2 실시예에 따른 액정표시장치도 본 발명의 제 1 실시예에 따른 액정표시장치와 동일한 효과를 도출시킬 수 있다.
상기에서는 횡전계 방식의 액정표시장치에 상기 구성을 갖는 박막 트랜지스터를 적용하였지만, 횡전계 방식의 액정표시장치 외에 TN 방식의 액정표시장치에도 상기 구성을 갖는 TFT를 적용시킬 수 있다.
다음에, 본 발명의 실시예에 따른 액정표시장치의 제조방법에 대하여 설명한다.
도 5a 내지 도 5c는 도 3과 도 4의 Ⅰ-Ⅰ' 선상을 자른 단위 화소영역의 박막 트랜지스터의 제조방법을 나타낸 공정 단면도이다.
본 발명의 실시예에 따른 액정표시장치의 제조방법은 먼저 도 5a에 도시한 바와 같이, 투명한 하부 기판(30)상에 도전성 금속을 증착하고, 포토 및 식각 공정을 이용하여 도전성 금속을 패터닝하여, 일 끝단이 소정면적으로 넓게 구성되는 게이트 패드(도시되지 않음)와 상기 게이트 패드에서 일 방향으로 연장된 게이트 라인(31)(도 3, 도 4 참조)과 상기 게이트 라인(31)에서 일 방향으로 일정 간격으로 돌출되도록 제 1, 제 2 게이트 전극(31a, 31b)을 형성한다.
상기 도전성 금속을 패터닝하여 게이트 라인(31)을 형성함과 동시에, 상기 게이트 라인(31)과 동일층상에 공통배선(31c)과 공통전극(31d)을 형성한다.
이때 공통배선(31c)은 게이트라인(31)과 평행하게 화소영역을 가로지르도록 형성한다.
그리고 공통전극(31d)은 한 화소영역에 일정 간격을 갖도록 복수개 배열시킨다.
이때 공통전극(31d)은 공통배선(31c)을 기준으로 상하 대칭적으로 서로 연결 되어 있다.
여기서 상기 도전성 금속은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 등의 금속을 사용할 수 있다.
이후에 도 5b에 도시한 바와 같이, 상기 제 1, 제 2 게이트 전극(31a, 31b)이 형성된 하부기판(30)의 전면에 게이트 절연막(29)을 형성한다.
여기서 상기 게이트 절연막(29)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)을 사용할 수 있다.
이후에 상기 게이트 절연막(29)상에 반도체층(아몰퍼스실리콘 + 불순물 아몰퍼스실리콘)을 형성한다.
이어, 상기 반도체층을 포토 및 식각 공정으로 패터닝하여, 상기 제 1, 제 2 게이트 전극(31a, 31b) 상부에 각각 아일랜드(island) 형태를 갖는 제 1, 제 2 액티브층(32a, 32b)를 형성한다.
다음에 도 5c에 도시한 바와 같이, 상기 제 1, 제 2 액티브층(32a, 32b)이 형성된 하부기판(30)의 전면에 도전성 금속을 증착하고 포토 및 식각 공정을 통해 패터닝하여, 상기 게이트 라인(31)과 교차하여 일 방향으로 배열되도록 복수개의 데이터 라인(33)을 형성한다.
상기 데이터라인(33)을 형성함과 동시에 상기 제 1, 제 2 게이트 전극(31a, 31b)의 각 일측 오버랩되며 적어도 일측이 개방되어 홈을 갖도록 상기 데이터 라인(33)의 일측에서 돌출되어 연장되도록 소오스 전극(33a)을 형성하고, 상기 소 오스 전극(33a)의 홈 안쪽에 상기 소오스 전극(33a)과 일정 간격 이격되며 상기 제 1, 제 2 게이트 전극(31a, 31b) 각각에 일정영역 오버랩되도록 드레인 전극(33b)을 형성한다.
이때 소오스전극(33a)은 상기 데이터 라인(33)의 일측에서 돌출되어 한쌍의 박막 트랜지스터를 이루는 2개의 TFT들에서 각각 소오스전극(33a) 역할을 하도록 연장 형성하고, 양단이 '⊂' 또는 '⊃' 형상의 홈을 갖고 서로 대칭되게 형성한다.
그리고 드레인전극(33b)은 게이트라인(31)과 평행하게 형성하고, 한 화소영역에 형성된 한쌍의 박막 트랜지스터 양쪽에 공유되도록 형성한다.
상기 방법에 의해서 한 화소영역에는 '⊂'와 '⊃' 형상의 채널영역을 갖는 한쌍의 박막 트랜지스터가 형성된다.
상기에서 소오스전극(33a)은 양단이 '⊂' 또는 '⊃' 형상의 홈을 갖도록 형성하는데신에, '┗' 또는 '┛'형상을 갖도록 형성할 수도 있다. 이에 따라서 채널영역도 ┗' 또는 '┛' 형상으로 형성된다.
상기 소오스전극(33a)과 드레인전극(33b)을 형성함과 동시에, 상기 공통전극(31d)과 평행하게, 일정 간격으로 공통전극(31d)들 사이에 화소전극(33c)을 형성한다.
이때 화소전극(33c)은 상기 공통배선(31c)을 기준으로 상하 대칭되어 있으며, 드레인전극(33b)과 일체로 형성되어 있다.
그리고 상기 화소전극(33c)과 일체로 형성되며, 상기 공통배선(31c)의 일영역상에 스토리지 전극(33d)을 형성한다.
이후에, 데이터라인(33)이 형성된 하부기판(30)의 전면에 유기 절연 물질을 증착하여 보호막(미도시)을 형성한다.
상기 보호막은 상기 제 1, 제 2 액티브층(32a, 32b)을 외부의 습기나 이물질로부터 보호하기 위한 목적으로 형성하는 것으로, 아크릴, 폴리 이미드, BCB(Benzo Vyclo Butene), 산화막, 질화막 중에서 어느 하나를 사용하여 형성한다.
도면에는 도시되지 않았지만, 상기 화소전극(33c)을 포함한 하부기판(30)의 전면에 폴리이미드(polyimide)나 광배향성 물질로 이루어진 배향막을 형성한다.
여기서 폴리이미드로 이루어진 배향막은 기계적인 러빙에 의해 배향방향이 결정되며, PVCN계 물질(polyvinylcinnamate based material)이나 폴리실록산계물질(polysiloxane based material)로 이루어진 광반응성 물질은 자외선과 같은 광의 조사에 의해 배향방향이 결정된다.
이때, 배향방향은 광의 조사방향이나 조사되는 광의 성질, 즉 편광방향 등에 의해 결정된다.
상기에서는 횡전계 방식의 액정표시장치의 제조방법에 상기 구성을 갖는 박막 트랜지스터가 구성되도록 형성하였지만, 횡전계 방식의 액정표시장치의 제조방법 외에 TN 방식의 액정표시장치의 제조방법에도 상기 구성을 갖는 TFT가 구성되도록 형성할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것 이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명의 액정표시장치 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 드레인전극이 게이트라인과 평행하게 배열되어 있으므로, 게이트라인과 데이터라인이 상하 방향(Y축 방향)으로 미스얼라인 되더라도, 이웃하는 화소영역에서 Cgd 편차가 발생하지 않으므로 화질 불량이 발생하는 것을 방지 할 수 있다.
둘째, 대형 액정패널에 적용할 경우, 샷(shot) 경계영역에서 미스얼라인이 발생하더라도 이웃하는 화소영역에서 Cgd 편차가 발생하지 않으므로 스티칭(stitching)에 의한 경계부 불량 문제를 해결할 수 있다.
셋째, 게이트라인과 데이터라인이 좌우측 방향(X축 방향)으로 미스얼라인 되더라도, 드레인전극과 제 1, 제 2 게이트전극 각각의 오버랩되는 면적이 상호 보완되므로 Cgd가 감소하는 것을 방지할 수 있다.

Claims (16)

  1. 기판상에 일방향으로 배열된 복수개의 게이트라인들과;
    상기 게이트라인과 교차 배치되어 화소영역을 정의하는 복수개의 데이터 라인들과;
    상기 게이트라인과 상기 데이터라인이 교차하는 부분에, 상기 화소영역과 접하는 상기 게이트라인 일측면의 2부분에 일정간격을 갖고 돌출된 제 1, 제 2 게이트전극과, 상기 제 1, 제 2 게이트전극의 각 일측 상부에 오버랩되도록 상기 데이터라인의 일측에서 돌출되어 연장 형성된 소오스전극과, 상기 소오스전극과 이격되며 양단이 상기 제 1, 제 2 게이트전극에 각각 오버랩되어 있는 드레인전극으로 구성된 한쌍의 박막 트랜지스터와;
    상기 드레인전극과 연결되어 상기 화소영역에 형성된 화소전극을 포함하여 구성됨을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 박막 트랜지스터들은 X축을 기준으로 이웃하는 화소영역에 지그재그로 배치됨을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 한쌍의 박막 트랜지스터는 제 1, 제 2 게이트 전극을 포함한 상기 기판 전면에 게이트 절연막과,
    상기 제 1, 제 2 게이트 전극 상부의 상기 게이트 절연막 상에 각각 형성된 제 1, 제 2 액티브층을 포함함을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 소오스전극은 양단이 '⊂' 또는 '⊃' 형상의 홈을 갖고 서로 대칭 형성됨을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서,
    상기 소오스전극은 양단이 '┗' 또는 '┛'형상을 갖는 것을 특징으로 하는 액정표시장치.
  6. 제 1 항에 있어서,
    상기 드레인전극은 상기 게이트라인과 평행한 방향으로, 상기 화소전극과 일체로 형성됨을 특징으로 하는 액정표시장치.
  7. 제 1 항에 있어서,
    상기 화소전극과 일체로, 상기 공통배선의 일영역상에 스토리지 전극이 더 형성됨을 특징으로 하는 액정표시장치.
  8. 제 1 항에 있어서,
    상기 게이트라인과 동일층상에 평행한 방향으로 상기 화소영역을 가로지르도록 배열된 공통배선과;
    상기 게이트라인과 동일층상에 형성되며, 상기 화소전극 사이에 일정간격을 갖도록 배열된 공통전극을 더 포함함을 특징으로 하는 액정표시장치.
  9. 제 8 항에 있어서,
    상기 공통전극은 상기 공통배선을 기준으로 상하 대칭적으로 배열되며, 서로 연결되어 있음을 특징으로 하는 액정표시장치.
  10. 제 8 항에 있어서,
    상기 화소전극은 상기 공통배선을 기준으로 상하 대칭됨을 특징으로 하는 액정표시장치.
  11. 한 화소영역에 제 1, 제 2 게이트전극을 구비하여 일방향으로 배열되도록 기판상에 게이트라인을 형성하는 단계;
    상기 게이트라인과 교차 배치되어 화소영역을 정의하도록 데이터 라인을 형성하는 단계;
    상기 제 1, 제 2 게이트전극의 각 일측 상부에 오버랩되며 상기 데이터라인의 일측에서 돌출되어 연장된 소오스전극을 형성하는 단계;
    상기 소오스전극과 이격되어 양단이 상기 제 1, 제 2 게이트전극 상에 공유되어 오버랩되도록 드레인전극을 형성하는 단계;
    상기 드레인전극과 연결되도록 상기 화소영역에 화소전극을 형성하는 단계를 포함함을 특징으로 하는 액정표시장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 1, 제 2 게이트전극과 상기 소오스전극과 상기 드레인전극이 한쌍의 박막 트랜지스터를 이루며, 상기 박막 트랜지스터는 X축을 기준으로 이웃하는 화소영역에 지그재그로 배치되도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  13. 제 11 항에 있어서,
    상기 소오스전극은 양단이 '⊂' 또는 '⊃' 형상의 홈을 갖거나, '┗' 또는 '┛'형상을 갖고 서로 대칭되게 형성함을 특징으로 하는 액정표시장치의 제조방법.
  14. 제 11 항에 있어서,
    상기 드레인전극은 상기 게이트라인과 평행한 방향으로, 상기 화소전극과 일체로 형성함을 특징으로 하는 액정표시장치의 제조방법.
  15. 제 11 항에 있어서,
    상기 게이트라인을 형성함과 동시에 상기 게이트라인과 평행한 방향으로 상기 화소영역을 가로지르도록 공통배선을 형성하고, 상기 화소전극 사이에 일정간격을 갖도록 공통전극을 형성하는 것을 더 포함함을 특징으로 하는 액정표시장치의 제조방법.
  16. 제 11 항에 있어서,
    상기 제 1, 제 2 게이트 전극을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 단계와,
    상기 제 1, 제 2 게이트 전극 상측의 상기 게이트 절연막 상에 제 1, 제 2 액티브층을 각각 형성하는 단계를 더 포함함을 특징으로 하는 액정표시장치의 제조방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4606103B2 (ja) * 2004-09-22 2011-01-05 株式会社 日立ディスプレイズ 液晶表示装置
JP2006154120A (ja) * 2004-11-26 2006-06-15 Seiko Epson Corp 電気光学装置および電子機器
KR101003623B1 (ko) * 2004-12-31 2010-12-23 엘지디스플레이 주식회사 횡전계 모드 액정표시장치
US7821613B2 (en) * 2005-12-28 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
KR101407285B1 (ko) * 2006-05-22 2014-06-13 엘지디스플레이 주식회사 액정표시장치 및 이의 구동방법
KR20090129805A (ko) * 2008-06-13 2009-12-17 엘지디스플레이 주식회사 횡전계형 액정표시장치용 어레이 기판
TWI396178B (zh) * 2009-05-25 2013-05-11 Au Optronics Corp 液晶顯示面板及其驅動方法
KR101073163B1 (ko) 2009-07-30 2011-10-12 삼성모바일디스플레이주식회사 유기전계 발광 표시장치
CN105374334B (zh) * 2015-12-11 2018-06-01 武汉华星光电技术有限公司 液晶显示面板结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01200231A (ja) * 1988-02-03 1989-08-11 Nec Corp 液晶ディスプレイ用アクティブマトリクス基板
JPH05251700A (ja) * 1992-03-06 1993-09-28 Nec Corp 薄膜電界効果型トランジスタ
JPH08328038A (ja) * 1995-06-01 1996-12-13 Casio Comput Co Ltd アクティブマトリクス表示装置
KR19990016188A (ko) * 1997-08-13 1999-03-05 윤종용 액정 표시 장치용 박막 트랜지스터 기판
KR20010003742A (ko) * 1999-06-25 2001-01-15 김영환 박막 트랜지스터 액정 표시 소자
KR20040023276A (ko) * 2002-09-11 2004-03-18 비오이 하이디스 테크놀로지 주식회사 샷 뮤라가 방지된 박막트랜지스터 액정표시장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4762398A (en) * 1987-01-26 1988-08-09 Hosiden Electronics Co., Ltd. Pixel transistor free of parasitic capacitance fluctuations from misalignment
US5032883A (en) * 1987-09-09 1991-07-16 Casio Computer Co., Ltd. Thin film transistor and method of manufacturing the same
US5285302A (en) * 1992-03-30 1994-02-08 Industrial Technology Research Institute TFT matrix liquid crystal display with compensation capacitance plus TFT stray capacitance constant irrespective of mask misalignment during patterning
KR100257369B1 (ko) * 1997-05-19 2000-05-15 구본준 횡전계방식액정표시장치
KR100277182B1 (ko) * 1998-04-22 2001-01-15 김영환 액정표시소자
WO2001048546A1 (fr) * 1999-12-24 2001-07-05 Matsushita Electric Industrial Co., Ltd. Afficheur a cristaux liquides
KR100751177B1 (ko) * 2000-08-08 2007-08-22 엘지.필립스 엘시디 주식회사 액정 표시소자 및 그의 제조방법
US6862052B2 (en) * 2001-12-14 2005-03-01 Samsung Electronics Co., Ltd. Liquid crystal display, thin film transistor array panel for liquid crystal display and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01200231A (ja) * 1988-02-03 1989-08-11 Nec Corp 液晶ディスプレイ用アクティブマトリクス基板
JPH05251700A (ja) * 1992-03-06 1993-09-28 Nec Corp 薄膜電界効果型トランジスタ
JPH08328038A (ja) * 1995-06-01 1996-12-13 Casio Comput Co Ltd アクティブマトリクス表示装置
KR19990016188A (ko) * 1997-08-13 1999-03-05 윤종용 액정 표시 장치용 박막 트랜지스터 기판
KR20010003742A (ko) * 1999-06-25 2001-01-15 김영환 박막 트랜지스터 액정 표시 소자
KR20040023276A (ko) * 2002-09-11 2004-03-18 비오이 하이디스 테크놀로지 주식회사 샷 뮤라가 방지된 박막트랜지스터 액정표시장치

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