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KR101232166B1 - 액정표시장치 및 그의 제조방법 - Google Patents

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KR101232166B1
KR101232166B1 KR1020060060405A KR20060060405A KR101232166B1 KR 101232166 B1 KR101232166 B1 KR 101232166B1 KR 1020060060405 A KR1020060060405 A KR 1020060060405A KR 20060060405 A KR20060060405 A KR 20060060405A KR 101232166 B1 KR101232166 B1 KR 101232166B1
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gate line
electrode
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liquid crystal
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안지영
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엘지디스플레이 주식회사
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Abstract

본 발명은 게이트라인 상하 경계영역에서의 단차에 의해서 오프 상태일 때 빛샘 현상이 발생하는 것을 방지하기에 알맞은 액정표시장치 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 액정표시장치는 소정 간격을 두고 서로 대향되는 제 1 기판 및 제 2 기판과; 상기 제 1 기판상에 종횡으로 형성되어 화소영역을 정의하는 제 1 게이트라인 및 데이터라인과; 상기 제 1 게이트라인 상부에 이보다 좁을 폭을 갖고 적층 형성된 제 2 게이트라인과; 상기 제 1 게이트라인 및 데이터라인의 교차 부위에 게이트전극과 소오스전극 및 드레인전극으로 형성된 박막 트랜지스터와; 상기 드레인전극과 콘택되도록 화소영역상에 형성된 화소전극을 포함함을 특징으로 한다.
블랙 빛샘, 게이트라인, 단차

Description

액정표시장치 및 그의 제조방법{Liquid Crystal Display Device and method for fabricating the same}
도 1은 일반적인 TN 액정표시장치의 일부를 나타낸 분해 사시도
도 2는 종래 액정표시장치의 하부기판의 단위 화소를 나타낸 확대 평면도
도 3a와 도 3b는 도 2의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ' 선상을 자른 종래 기술에 따른 액정표시장치를 나타낸 구조 단면도
도 4는 본 발명의 제 1 실시예에 따른 액정표시장치의 하부기판의 단위 화소를 나타낸 확대 평면도
도 5는 도 4의 Ⅲ-Ⅲ'와 Ⅳ-Ⅳ' 선상을 자른 종래 기술에 따른 액정표시장치를 나타낸 구조 단면도
도 6은 본 발명의 제 2 실시예에 따른 액정표시장치의 하부기판의 단위 화소를 나타낸 확대 평면도
도 7은 도 6의 Ⅴ-Ⅴ'와 Ⅵ-Ⅵ' 선상을 자른 종래 기술에 따른 액정표시장치를 나타낸 구조 단면도
도 8은 본 발명의 제 3 실시예에 따른 액정표시장치의 하부기판의 단위 화소를 나타낸 확대 평면도
도 9는 도 8의 Ⅶ-Ⅶ'와 Ⅷ-Ⅷ' 선상을 자른 종래 기술에 따른 액정표시장치 를 나타낸 구조 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
40 : 하부기판 41 : 제 1 게이트 라인, 게이트 라인
41a : 제 1 게이트 전극, 게이트 전극
41b : 제 2 게이트 라인 41c : 제 2 게이트 전극
42 : 게이트 절연막 42a, 46a : 제 1 콘택홀
43 : 액티브층 43a : 오믹 콘택층
44 : 데이터 배선 44a : 소오스 전극
44b : 드레인 전극 44c, 47a : 게이트 패턴
45 : 보호막 46 : 콘택홀, 제 2 콘택홀
47 : 화소전극 50 : 상부기판
51 : 블랙 매트릭스층 52 : 칼라필터층
53 : 공통전극
본 발명은 액정표시장치에 대한 것으로, 특히 게이트라인 상하 경계영역에서의 단차에 의해서 오프 상태일 때 빛샘이 발생하는 것을 방지하기에 알맞은 액정표시장치 및 그의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하 고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.
따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.
이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.
여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성되어 있다.
그리고 제 2 유리 기판(컬러필터 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 컬러 색상을 표현하기 위한 R,G,B 컬러 필터층과 화상을 구현하기 위한 공통 전극이 형성되어 있다. 물론, 횡전계 방식의 액정표시장치에서는 공통전극이 제 1 유리 기판에 형성되어 있다.
이와 같은 상기 제 1, 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 씨일재에 의해 합착되고 상기 두 기판 사이에 액정이 주입된다.
이때, 액정 주입 방법은 상기 실재에 의해 합착된 두 기판 사이를 진공 상태로 유지하여 액정 용기에 상기 액정 주입구가 잠기도록 하면 삼투압 현상에 의해 액정이 두 기판 사이에 주입된다. 이와 같이 액정이 주입되면 상기 액정 주입구를 밀봉재로 밀봉하게 된다.
한편, 상기와 같이 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다.
상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향을 가지고 있으 며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 편광된 빛이 임의로 변조되어 화상정보를 표현할 수 있다.
이러한 액정은 전기적인 특정분류에 따라 유전율 이방성이 양(+)인 포지티브 액정과 음(-)인 네거티브 액정으로 구분될 수 있으며, 유전율 이방성이 양인 액정분자는 전기장이 인가되는 방향으로 액정분자의 장축이 평행하게 배열하고, 유전율 이방성이 음인 액정분자는 전기장이 인가되는 방향과 액정분자의 장축이 수직하게 배열한다.
도 1은 일반적인 TN 액정표시장치의 일부를 나타낸 분해 사시도이다.
도 1에 도시한 바와 같이, 일정 공간을 갖고 합착된 하부기판(1) 및 상부기판(2)과, 상기 하부기판(1)과 상부기판(2) 사이에 주입된 액정층(3)으로 구성되어 있다.
보다 구체적으로 설명하면, 상기 하부기판(1)은 화소영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(4)이 배열되고, 상기 게이트 라인(4)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(5)이 배열되며, 상기 게이트 라인(4)과 데이터 라인(5)이 교차하는 각 화소영역(P)에는 화소전극(6)이 형성되고, 상기 각 게이트 라인(4)과 데이터 라인(5)이 교차하는 부분에 박막 트랜지스터(T)가 형성되어 있다.
그리고 상기 상부기판(2)은 상기 화소영역(P)을 제외한 부분의 빛을 차단하 기 위한 블랙 매트릭스층(7)과, 컬러 색상을 표현하기 위한 R,G,B 컬러 필터층(8)과, 화상을 구현하기 위한 공통전극(9)이 형성되어 있다.
여기서, 상기 박막 트랜지스터(T)는 상기 게이트 라인(4)으로부터 돌출된 게이트 전극과, 전면에 형성된 게이트 절연막(도면에는 도시되지 않음)과 상기 게이트 전극 상측의 게이트 절연막위에 형성된 액티브층과, 상기 데이터 라인(5)으로부터 돌출된 소오스 전극과, 상기 소오스 전극에 대향되도록 드레인 전극을 구비하여 구성된다.
상기 화소전극(6)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명 도전성 금속을 사용한다.
전술한 바와 같이 구성되는 액정표시장치는 상기 화소전극(6)상에 위치한 액정층(3)이 상기 박막 트랜지스터(T)로부터 인가된 신호에 의해 배향되고, 상기 액정층(3)의 배향 정도에 따라 액정층(3)을 투과하는 빛의 양을 조절하는 방식으로 화상을 표현할 수 있다.
전술한 바와 같은 액정패널은 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하며, 상부기판(2)의 공통전극(9)이 접지역할을 하게 되어 정전기로 인한 액정 셀의 파괴를 방지할 수 있다.
이하, 첨부 도면을 참조하여 종래의 액정표시장치에 대하여 설명하면 다음과 같다.
도 2는 종래 액정표시장치의 하부기판의 단위 화소를 나타낸 확대 평면도이고, 도 3a와 도 3b는 도 2의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ' 선상을 자른 종래 기술에 따른 액정 표시장치를 나타낸 구조 단면도이다.
종래 기술에 따른 액정표시장치는 도 2와 도 3a와 도 3b에 도시한 바와 같이, 투명한 하부기판(20)상에 종횡으로 형성되어 화소영역을 정의하는 게이트 라인(21)및 데이터 라인(24)과, 상기 게이트 라인(21)의 일측에서 돌출 형성된 게이트 전극(21a)과, 상기 게이트 전극(21a)을 포함한 하부기판(20)의 전면에 SiNx 또는 SiOx와 같은 물질로 형성된 게이트 절연막(22)과, 상기 게이트 전극(21a) 상부의 상기 게이트 절연막(22)상에 아일랜드 형태로 형성되는 액티브층(23)과, 상기 데이터 라인(24)으로부터 돌출되어 상기 액티브층(23)의 일측 상부에 오버랩된 소오스 전극(24a)과, 상기 소오스 전극(24a)과 일정 간격 이격되고 액티브층(23)의 타측에 오버랩된 드레인 전극(24b)과, 상기 드레인전극(24b)이 드러나도록 콘택홀(26)을 갖도록 하부기판(20)의 전면에 균일 두께를 갖고 형성된 보호막(25)과, 상기 콘택홀(26)을 통해서 드레인전극(24b)과 콘택되도록 화소영역상에 형성된 화소전극(27)으로 구성된다.
미설명 부호 23a는 오믹 콘택층이고, 30은 상부기판, 31은 블랙 매트릭스층, 32는 칼라필터층, 33은 공통전극이다.
종래 기술에 따른 액정표시장치는 다음과 같은 문제가 있다.
상기에서 데이터 라인(24)을 중심으로 좌측과 우측 화소영역에 형성된 화소전극(27)은, 데이터라인(24)과 화소전극(27) 사이에 형성된 보호막(25)과 큰 단차를 이루고 있지 않다.
상기와 같이 구성된 종래의 액정표시장치는 도 3b에 도시한 바와 같이, 게이 트라인(21)의 상,하 경계영역에서, 게이트라인(21)의 두께에 따른 굴곡에 의해서 'T1'의 두께만큼 단차가 발생한다.
이와 같이 단차(T1)가 발생하면, 화면을 구동을 하지 않는 오프(OFF) 상태일 때(블랙 상태일 때), 게이트라인(21)에 인접한 액정이 틀어져서 이 부분에서 빛샘 현상이 발생하게 된다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 본 발명의 목적은 게이트라인 상하 경계영역에서의 단차에 의해서 오프 상태일 때 빛샘 현상이 발생하는 것을 방지하기에 알맞은 액정표시장치 및 그의 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 액정표시장치는 소정 간격을 두고 서로 대향되는 제 1 기판 및 제 2 기판과; 상기 제 1 기판상에 종횡으로 형성되어 화소영역을 정의하는 제 1 게이트라인 및 데이터라인과; 상기 제 1 게이트라인 상부에 이보다 좁을 폭을 갖고 적층 형성된 제 2 게이트라인과; 상기 제 1 게이트라인 및 데이터라인의 교차 부위에 게이트전극과 소오스전극 및 드레인전극으로 형성된 박막 트랜지스터와; 상기 드레인전극과 콘택되도록 화소영역상에 형성된 화소전극을 포함함을 특징으로 한다.
본 발명의 다른 실시예에 따른 액정표시장치는, 소정 간격을 두고 서로 대향되는 제 1 기판 및 제 2 기판과; 상기 제 1 기판상에 종횡으로 형성되어 화소영역 을 정의하는 게이트라인 및 데이터라인과; 상기 게이트라인 및 데이터라인의 교차 부위에 게이트전극과 소오스전극 및 드레인전극으로 형성된 박막 트랜지스터와; 상기 게이트라인과 콘택되도록 상기 게이트라인의 일영역 상부에 이보다 좁을 폭을 갖고 형성된 게이트 패턴과; 상기 드레인전극과 콘택되도록 화소영역상에 형성된 화소전극을 포함함에 그 특징이 있다.
상기 게이트라인 상부에는 상기 게이트라인이 드러나도록 제 1 콘택홀을 갖는 게이트절연막이 더 구비된다.
상기 박막 트랜지스터 상부에는 상기 드레인전극이 드러나도록 제 2 콘택홀이 구비된 보호막이 더 구비된다.
상기 게이트 패턴은 상기 데이터라인과 동일층에 형성된다.
본 발명의 또 다른 실시예에 따른 액정표시장치는, 소정 간격을 두고 서로 대향되는 제 1 기판 및 제 2 기판과; 상기 제 1 기판상에 종횡으로 형성되어 화소영역을 정의하는 게이트라인 및 데이터라인과; 상기 게이트라인 및 데이터라인의 교차 부위에 게이트전극과 소오스전극 및 드레인전극으로 형성된 박막 트랜지스터와; 상기 드레인전극과 콘택되도록 화소영역상에 형성된 화소전극과; 상기 게이트라인과 콘택되도록 상기 게이트라인의 일영역 상부에 이보다 좁을 폭을 갖고 형성된 게이트 패턴을 포함함에 그 특징이 있다.
상기 게이트라인 및 상기 드레인전극이 드러나도록 제 1, 제 2 콘택홀이 구비된 보호막이 더 구비된다.
상기 게이트 패턴은 상기 화소전극과 동일층에 형성된다.
다음에, 본 발명의 실시예에 따른 액정표시장치의 제조방법은, 기판상에 게이트전극을 구비한 제 1 게이트라인을 형성하는 단계; 상기 제 1 게이트라인 상부에 이보다 좁을 폭을 갖고 적층되도록 제 2 게이트라인을 형성하는 단계; 상기 제 1, 제 2 게이트라인을 포함한 상기 기판상에 게이트절연막을 형성하는 단계; 상기 게이트전극 상부에 액티브층을 형성하는 단계; 상기 제 1 게이트라인과 교차 배치되어 화소영역을 정의하도록 데이터라인을 형성하는 단계; 상기 액티브층의 일측 및 타측에 오버랩되도록 소오스전극과 드레인전극을 형성하는 단계; 상기 화소영역에 화소전극을 형성하는 단계를 그 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 액정표시장치의 제조방법은, 기판상에 게이트전극을 구비한 게이트라인을 형성하는 단계; 상기 게이트라인의 일영역에 제 1 콘택홀을 갖는 게이트절연막을 형성하는 단계; 상기 게이트전극 상부에 액티브층을 형성하는 단계; 상기 게이트라인과 교차 배치되어 화소영역을 정의하도록 데이터라인을 형성하는 단계; 상기 액티브층의 일측 및 타측에 오버랩되도록 소오스전극과 드레인전극을 형성하는 단계; 상기 제 1 콘택홀을 통해서 상기 게이트라인과 콘택되도록 상기 게이트라인의 일영역 상에 이보다 좁을 폭을 갖는 게이트 패턴을 형성하는 단계; 상기 화소영역에 화소전극을 형성하는 단계를 그 특징으로 한다.
상기 게이트패턴은 상기 데이터라인과 동시에 형성한다.
상기 게이트패턴은 상기 게이트라인과 동일 방향으로 배열된다.
다음에, 본 발명의 또 다른 실시예에 따른 액정표시장치의 제조방법은, 기판상에 게이트전극을 구비한 게이트라인을 형성하는 단계; 상기 게이트라인의 상부에 게이트절연막을 형성하는 단계; 상기 게이트전극 상부에 액티브층을 형성하는 단계; 상기 게이트라인과 교차 배치되어 화소영역을 정의하도록 데이터라인을 형성하는 단계; 상기 액티브층의 일측 및 타측에 오버랩되도록 소오스전극과 드레인전극을 형성하는 단계; 상기 게이트라인과 상기 드레인전극에 제 1, 제 2 콘택홀을 갖는 보호막을 형성하는 단계; 상기 제 2 콘택홀을 통해 상기 드레인전극과 콘택되도록 화소영역에 화소전극을 형성하는 단계; 상기 제 1 콘택홀을 통해서 상기 게이트라인과 콘택되도록 상기 게이트라인의 일영역 상에 이보다 좁을 폭을 갖는 게이트 패턴을 형성하는 단계를 포함함을 특징으로 한다.
상기 게이트패턴은 상기 화소전극과 동시에 형성한다.
상기 게이트패턴은 상기 게이트라인과 동일 방향으로 배열된다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 액정표시장치 및 그의 제조방법에 대하여 설명하면 다음과 같다.
제 1 실시예
먼저, 본 발명의 제 1 실시예에 따른 액정표시장치 및 그 제조방법에 대하여 설명하기로 한다.
도 4는 본 발명의 제 1 실시예에 따른 액정표시장치의 하부기판의 단위 화소를 나타낸 확대 평면도이고, 도 5는 도 4의 Ⅲ-Ⅲ'와 Ⅳ-Ⅳ' 선상을 자른 종래 기술에 따른 액정표시장치를 나타낸 구조 단면도이다.
본 발명의 제 1 실시예에 따른 액정표시장치는, 도 4와 도 5에 도시한 바와 같이, 투명한 하부기판(40)상에 종횡으로 형성되어 화소영역을 정의하는 제 1 게이 트 라인(41) 및 데이터 라인(44)과, 상기 제 1 게이트 라인(41)의 일측에서 돌출 형성된 제 1 게이트 전극(41a)과, 상기 제 1 게이트라인(41) 및 제 1 게이트전극(41a) 상부에 이보다 좁은 폭을 갖도록 적층 형성된 제 2 게이트라인(41b) 및 제 2 게이트전극(41c)과, 상기 제 1, 제 2 게이트 전극(41a, 41c)을 포함한 하부기판(40)의 전면에 SiNx 또는 SiOx와 같은 물질로 형성된 게이트 절연막(42)과, 상기 제 1, 제 2 게이트 전극(41a, 41c) 상부의 상기 게이트 절연막(42)상에 아일랜드 형태로 형성되는 액티브층(43)과, 상기 데이터 라인(44)으로부터 돌출되어 상기 액티브층(43)의 일측 상부에 오버랩된 소오스 전극(44a)과, 상기 소오스 전극(44a)과 일정 간격 이격되고 액티브층(43)의 타측에 오버랩된 드레인 전극(44b)과, 상기 드레인전극(44b)이 드러나도록 콘택홀(46)을 갖도록 하부기판(40)의 전면에 균일 두께를 갖고 형성된 보호막(45)과, 상기 콘택홀(46)을 통해서 드레인전극(44b)과 콘택되도록 화소영역상에 형성된 화소전극(47)으로 구성된다.
미설명 부호 43a는 오믹 콘택층이고, 50은 상부기판, 51은 블랙 매트릭스층, 52는 칼라필터층, 53은 공통전극이다.
상기에서와 같이 제 1, 제 2 게이트라인(41, 41b)의 전체 두께는 종래와 동일하게 형성하고, 제 1 게이트라인(41)은 형성할 수 있는 최대의 폭을 갖도록 구성하고, 상기 제 1 게이트라인(41)의 일영역이나 전영역 상부에 이보다 좁은 폭을 갖는 제 2 게이트라인(41b)을 적층 형성하면, 도 5에서와 같이, 제 1, 제 2 게이트라인(41, 41b)의 상,하 경계영역에서의 단차(T2)가 줄어들게 된다.
상기와 같이 게이트라인의 상,하 경계영역에서의 단차가 줄어들면, 블랙 상 태일 때 액정이 뒤틀리는 현상에 의한 빛샘 발생을 방지할 수 있다. 즉, 블랙 상태일 때 빛샘 발생의 원인이 되는 단차를 줄여서, 블랙 빛샘을 개선시킬 수 있다.
또한, 게이트라인 및 게이트전극을 이중층으로 형성하더라도, 그 전체 두께를 종래와 동일하게 구성하면, 저항이 증가하게 되는 문제가 발생하지 않는다.
다음에, 상기 구성을 갖는 본 발명의 제 1 실시예에 따른 액정표시장치의 제조방법에 대하여 설명하기로 한다.
본 발명의 제 1 실시예에 따른 액정표시장치의 제조방법은, 도 4와 도 5에 도시한 바와 같이, 투명한 하부 기판(40)상에 제 1 도전성 금속을 증착하고, 포토 및 식각 공정을 이용하여 도전성 금속을 패터닝하여 일방향을 갖는 제 1 게이트 라인(41)과, 상기 제 1 게이트 라인(41)에서 일 방향으로 돌출 형성된 제 1 게이트 전극(41a)을 형성한다. 이때, 제 1 게이트라인(41)은 형성할 수 있는 최대의 폭을 갖도록 넓게 형성한다.
이후에, 제 1 게이트 라인(41)을 포함한 전면에 제 2 도전성 금속을 증착하고, 포토 및 식각 공정을 이용하여 제 2 도전성 금속을 패터닝하여, 제 1 게이트라인(41)과 제 1 게이트전극(41a)의 일영역 상부나 전영역 상부에 이보다 좁은 폭을 갖도록 제 2 게이트라인(41b)과 제 2 게이트전극(41c)을 형성한다.
이후에 상기 제 1, 제 2 게이트 전극(41a, 41c)이 형성된 하부기판(40)의 전면에 게이트 절연막(42)을 형성한다.
여기서 상기 게이트 절연막(42)은 실리콘 질화막(SiNx) 또는 실리콘 산화 막(SiO2)을 사용할 수 있다.
이후에, 상기 게이트 절연막(42)상에 반도체층(아몰퍼스실리콘 + 불순물 아몰퍼스실리콘)을 형성한다.
이어, 상기 반도체층을 포토 및 식각 공정으로 패터닝하여, 상기 제 1, 제 2 게이트 전극(41a, 41c) 상부에 아일랜드(island) 형태를 갖는 액티브층(43)을 형성한다.
이후에 상기 액티브층(43)이 형성된 하부기판(40)의 전면에 도전성 금속을 증착하고 포토 및 식각 공정을 통해 패터닝하여, 상기 제 1, 제 2 게이트 라인(41, 41b)과 교차하여 화소영역을 정의하는 데이터 라인(44)을 형성하고, 끝단에 소정면적을 갖는 소오스 패드(도시되지 않음)와, 상기 데이터 라인(44)에서 일 방향으로 돌출 연장된 소오스전극(44a)과, 소오스전극(44a)과 일정간격 격리된 드레인전극(44b)을 형성한다.
상기 소오스전극(44a)과 드레인전극(44b)을 형성할 때, 채널영역 상부의 아몰퍼스 실리콘층을 과도 식각하여 상기 소오스전극(44a)과 액티브층(43) 사이 및 드레인전극(44b)과 액티브층 사이에 오믹 콘택층(43a)을 형성한다.
다음에, 데이터라인(44)이 형성된 하부기판(40)의 전면에 보호막(45)을 형성한다.
상기 보호막(45)은 아크릴, 폴리 이미드, BCB(Benzo Cyclo Butene), 산화막, 질화막 중에서 적어도 하나를 사용하여 형성할 수 있다.
이어, 상기 드레인전극(44b)의 일영역이 드러나도록 상기 보호막(45)을 식각하여 콘택홀(46)을 형성한다.
이후에, 하부기판(40) 전면에 투명 도전막을 증착한 후, 포토 및 식각 공정으로 투명 도전막을 패터닝해서 화소영역에 화소전극(47)을 형성한다. 이때 화소전극(47)은 콘택홀(46)을 통해 드레인전극(44b)과 연결된다.
상기 제 1 실시예에서는 TN 모드 액정표시장치를 제시하여 나타내었는데, 이것은 일예일 뿐 본 발명을 한정하기 위한 것이 아니며, 제 1 게이트라인 전영역 상부에 이보다 좁은 폭을 갖도록 제 2 게이트라인을 적층 구성하는 것에 그 특징이 있는 것으로, 횡전계 방식(IPS), VA 또는 다른 모드의 액정표시장치에 모두 적용이 가능하다.
또한, 제조방법은 종래의 5마스크를 이용하여 형성한 액정표시장치에 적용하였으나, 일반적인 3, 4마스크로 형성한 액정표시장치에도 적용 가능하다.
제 2 실시예
다음에, 본 발명의 제 2 실시예에 따른 액정표시장치 및 그 제조방법에 대하여 설명하기로 한다.
본 발명의 제 2 실시예에 따른 액정표시장치는, 도 6과 도 7에 도시한 바와 같이, 투명한 하부기판(40)상에 종횡으로 형성되어 화소영역을 정의하는 게이트 라인(41) 및 데이터 라인(44)과, 상기 게이트 라인(41)의 일측에서 돌출 형성된 게이트 전극(41a)과, 상기 게이트 전극(41a)을 포함한 하부기판(40)의 전면에 SiNx 또는 SiOx와 같은 물질로 형성된 게이트 절연막(42)과, 상기 게이트 라인(41)의 일영 역이 드러나도록 게이트 절연막(42)에 형성된 제 1 콘택홀(42a)과, 상기 게이트 전극(41a) 상부의 상기 게이트 절연막(42)상에 아일랜드 형태로 형성되는 액티브층(43)과, 상기 데이터 라인(44)으로부터 돌출되어 상기 액티브층(43)의 일측 상부에 오버랩된 소오스 전극(44a)과, 상기 소오스 전극(44a)과 일정 간격 이격되고 액티브층(43)의 타측에 오버랩된 드레인 전극(44b)과, 상기 게이트 라인(41)의 일영역 상측에 이보다 좁은 폭을 갖도록 형성된 게이트 패턴(44c)과, 상기 드레인전극(44b)이 드러나도록 제 2 콘택홀(46)을 갖도록 하부기판(40)의 전면에 형성된 보호막(45)과, 상기 제 2 콘택홀(46)을 통해서 드레인전극(44b)과 콘택되도록 화소영역상에 형성된 화소전극(47)으로 구성된다.
미설명 부호 43a는 오믹 콘택층이고, 50은 상부기판, 51은 블랙 매트릭스층, 52는 칼라필터층, 53은 공통전극이다.
상기에서 게이트패턴(44c)은 게이트라인(41)의 경계 영역에서의 단차를 줄여주기 위한 것으로, 게이트라인(41)과 동일한 방향으로 형성되어 있다.
상기에서와 같이 게이트라인(41)과 게이트패턴의 전체 두께는 종래와 동일하게 형성하고, 게이트라인(41)은 형성할 수 있는 최대의 폭을 갖도록 구성하고, 데이터라인(44)과 동일층 상에 상기 게이트라인(41)의 일영역 상부에 이보다 좁은 폭을 갖는 게이트패턴(44c)을 형성하면, 7에서와 같이, 게이트라인(41)의 상,하 경계영역에서의 단차(T3)가 줄어들게 된다. 이때 단차(T3)는 게이트라인(41)의 두께에 대응되는 단차로, 종래의 게이트라인의 경계영역의 단차 보다 줄어 들었다.
상기와 같이 게이트라인의 상,하 경계영역에서의 단차가 줄어들면, 블랙 상 태일 때 단차에 의해서 액정이 뒤틀려서 빛샘이 발생하는 것을 방지할 수 있다. 즉, 블랙 상태일 때 빛샘 발생의 원인이 되는 단차를 줄여서, 블랙 빛샘을 개선시킬 수 있다.
또한, 게이트라인(41)과 콘택되도록 일영역 상에 게이트패턴(44c)이 형성되는데, 그를 합한 두께가 종래의 게이트라인의 두께와 유사하므로, 저항이 증가하게 되는 문제를 방지할 수 있다.
다음에, 상기 구성을 갖는 본 발명의 제 2 실시예에 따른 액정표시장치의 제조방법에 대하여 설명하기로 한다.
본 발명의 제 2 실시예에 따른 액정표시장치의 제조방법은, 도 6과 도 7에 도시한 바와 같이, 투명한 하부 기판(40)상에 제 1 도전성 금속을 증착하고, 포토 및 식각 공정을 이용하여 도전성 금속을 패터닝하여 일방향을 갖는 게이트 라인(41)과, 상기 게이트 라인(41)에서 일 방향으로 돌출 형성된 게이트 전극(41a)을 형성한다. 이때, 게이트라인(41)은 형성할 수 있는 최대의 폭을 갖도록 넓게 형성한다.
이후에 상기 게이트 전극(41a)이 형성된 하부기판(40)의 전면에 게이트 절연막(42)을 형성한다.
다음에, 상기 게이트라인(41)의 일 영역이 드러나도록 게이트 절연막(42)에 제 1 콘택홀(42a)을 형성한다.
여기서 상기 게이트 절연막(42)은 실리콘 질화막(SiNx) 또는 실리콘 산화 막(SiO2)을 사용할 수 있다.
이후에, 상기 게이트 절연막(42)상에 반도체층(아몰퍼스실리콘 + 불순물 아몰퍼스실리콘)을 형성한다.
이어, 상기 반도체층을 포토 및 식각 공정으로 패터닝하여, 상기 게이트 전극(41a) 상부에 아일랜드(island) 형태를 갖는 액티브층(43)을 형성한다.
이후에 상기 액티브층(43)이 형성된 하부기판(40)의 전면에 도전성 금속을 증착하고 포토 및 식각 공정을 통해 패터닝하여, 상기 게이트 라인(41)과 교차하여 화소영역을 정의하는 데이터 라인(44)을 형성하고, 상기 데이터 라인(44)에서 일 방향으로 돌출 연장된 소오스전극(44a)과, 소오스전극(44a)과 일정간격 격리된 드레인전극(44b)을 형성한다.
상기 소오스전극(44a)과 드레인전극(44b)을 형성할 때, 게이트 라인(41)의 일영역 상부에 이보다 좁은 폭을 갖도록 게이트패턴(44c)을 형성한다. 이때, 게이트패턴(44c)은 제 1 콘택홀(42a)을 통해서 게이트 라인(41)과 콘택되어 있다. 상기 게이트패턴(44c)은 게이트라인(41)의 상하 경계영역의 단차를 줄여주기 위한 것으로, 게이트라인(41)과 동일 방향으로 패턴 형성하면 된다.
또한, 상기 소오스전극(44a)과 드레인전극(44b)을 형성할 때, 채널영역 상부의 아몰퍼스 실리콘층을 과도 식각하여 상기 소오스전극(44a)과 액티브층(43) 사이 및 드레인전극(44b)과 액티브층 사이에 오믹 콘택층(43a)을 형성한다.
다음에, 데이터라인(44)이 형성된 하부기판(40)의 전면에 보호막(45)을 형성 한다.
상기 보호막(45)은 아크릴, 폴리 이미드, BCB(Benzo Cyclo Butene), 산화막, 질화막 중에서 적어도 하나를 사용하여 형성할 수 있다.
이어, 상기 드레인전극(44b)의 일영역이 드러나도록 상기 보호막(45)을 식각하여 제 2 콘택홀(46)을 형성한다.
이후에, 하부기판(40) 전면에 투명 도전막을 증착한 후, 포토 및 식각 공정으로 투명 도전막을 패터닝해서 화소영역에 화소전극(47)을 형성한다. 이때 화소전극(47)은 제 2 콘택홀(46)을 통해 드레인전극(44b)과 연결된다.
상기 제 2 실시예에서는 TN 모드 액정표시장치를 제시하여 나타내었는데, 이것은 일예일 뿐 본 발명을 한정하기 위한 것이 아니며, 데이터라인을 형성할 때 상기 게이트라인과 콘택되도록 상기 게이트라인의 일영역 상부에 이보다 좁은 폭을 갖도록 게이트패턴을 형성하는 것에 그 특징이 있는 것으로, 횡전계 방식(IPS), VA 모드 또는 다른 모드의 액정표시장치에도 모두 적용이 가능하다.
또한, 제조방법은 종래의 5마스크를 이용하여 형성한 액정표시장치에 적용하였으나, 일반적인 3, 4마스크로 형성한 액정표시장치에도 적용 가능하다.
제 3 실시예
다음에, 본 발명의 제 3 실시예에 따른 액정표시장치 및 그 제조방법에 대하여 설명하기로 한다.
본 발명의 제 3 실시예에 따른 액정표시장치는, 도 8과 도 9에 도시한 바와 같이, 투명한 하부기판(40)상에 종횡으로 형성되어 화소영역을 정의하는 게이트 라 인(41) 및 데이터 라인(44)과, 상기 게이트 라인(41)의 일측에서 돌출 형성된 게이트 전극(41a)과, 상기 게이트 전극(41a)을 포함한 하부기판(40)의 전면에 SiNx 또는 SiOx와 같은 물질로 형성된 게이트 절연막(42)과, 상기 게이트 전극(41a) 상부의 상기 게이트 절연막(42)상에 아일랜드 형태로 형성되는 액티브층(43)과, 상기 데이터 라인(44)으로부터 돌출되어 상기 액티브층(43)의 일측 상부에 오버랩된 소오스 전극(44a)과, 상기 소오스 전극(44a)과 일정 간격 이격되고 액티브층(43)의 타측에 오버랩된 드레인 전극(44b)과, 상기 게이트라인(41)의 일영역상에 제 1 콘택홀(46a)을 갖고, 상기 드레인전극(44b)에 제 2 콘택홀(46b)을 갖도록 하부기판(40)의 전면에 형성된 보호막(45)과, 상기 제 1 콘택홀(46a)을 통해서 게이트라인(41)과 콘택되도록 게이트라인(41) 의 일영역 상부에 이보다 좁은 폭을 갖고 형성된 게이트 패턴(47a)과, 상기 제 2 콘택홀(46b)을 통해서 드레인전극(44b)과 콘택되도록 화소영역상에 형성된 화소전극(47)으로 구성된다.
상기에서 게이트라인(41)은 형성할 수 있는 최대의 폭을 갖도록 넓게 형성되어 있다.
또한, 상기 게이트패턴(47a)은 화소전극(47)과 동일층에 동일 물질로 구성되어 있다.
게이트패턴(47a)은 게이트라인(41)의 상하 경계영역의 단차를 줄여주기 위한 것으로, 게이트라인(41) 상부에 동일 방향으로 패턴 형성되어 있다.
미설명 부호 43a는 오믹 콘택층이고, 50은 상부기판, 51은 블랙 매트릭스층, 52는 칼라필터층, 53은 공통전극이다.
게이트라인(41)과 게이트패턴(47a)을 합한 두께는 종래의 게이트라인의 두께와 유사하여 저항 문제가 발생하지 않으며, 블랙 빛샘에는 게이트라인(41)의 단차만 영향을 미치므로, 게이트의 저항을 늘리지 않으면서 게이트라인 경계 부분에서의 단차에 의한 블랙 빛샘을 개선시킬 수 있다.
상기에서 화소전극(47)은 투명 도전막으로 구성하였는데, 횡전계 방식(IPS)에 적용할 경우에는 저항이 작은 Ti 단일층이나, Mo/Ti의 이중층으로 구성할 수도 있다.
다음에, 본 발명의 제 3 실시예에 따른 액정표시장치의 제조방법은, 도 8과 도 9에 도시한 바와 같이, 투명한 하부 기판(40)상에 제 1 도전성 금속을 증착하고, 포토 및 식각 공정을 이용하여 도전성 금속을 패터닝하여 일방향을 갖는 게이트 라인(41)과, 상기 게이트 라인(41)에서 일 방향으로 돌출 형성된 게이트 전극(41a)을 형성한다. 상기에서 게이트라인(41)은 형성할 수 있는 최대의 폭을 갖도록 넓게 형성되어 있다.
이후에 상기 게이트 전극(41a)이 형성된 하부기판(40)의 전면에 게이트 절연막(42)을 형성한다.
상기 게이트 절연막(42)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)을 사용하여 형성할 수 있다.
이후에, 상기 게이트 절연막(42)상에 반도체층(아몰퍼스실리콘 + 불순물 아몰퍼스실리콘)을 형성한다.
이어, 상기 반도체층을 포토 및 식각 공정으로 패터닝하여, 상기 게이트 전극(41a) 상부에 아일랜드(island) 형태를 갖는 액티브층(43)을 형성한다.
이후에 상기 액티브층(43)이 형성된 하부기판(40)의 전면에 도전성 금속을 증착하고 포토 및 식각 공정을 통해 패터닝하여, 상기 게이트 라인(41)과 교차하여 화소영역을 정의하는 데이터 라인(44)을 형성하고, 상기 데이터 라인(44)에서 일 방향으로 돌출 연장된 소오스전극(44a)과, 소오스전극(44a)과 일정간격 격리된 드레인전극(44b)을 형성한다.
상기 소오스전극(44a)과 드레인전극(44b)을 형성할 때, 채널영역 상부의 아몰퍼스 실리콘층을 과도 식각하여 상기 소오스전극(44a)과 액티브층(43) 사이 및 드레인전극(44b)과 액티브층 사이에 오믹 콘택층(43a)을 형성한다.
다음에, 데이터라인(44)이 형성된 하부기판(40)의 전면에 보호막(45)을 형성한다.
상기 보호막(45)은 아크릴, 폴리 이미드, BCB(Benzo Cyclo Butene), 산화막, 질화막 중에서 적어도 하나를 사용하여 형성할 수 있다.
이어, 상기 게이트라인(41)의 일영역이 드러나도록 상기 보호막(45)을 식각해서 제 1 콘택홀(46a)을 형성하고, 상기 드레인전극(44b)의 일영역이 드러나도록 상기 보호막(45)을 식각하여 제 2 콘택홀(46b)을 형성한다.
이후에, 하부기판(40) 전면에 투명 도전막을 증착한 후, 포토 및 식각 공정으로 투명 도전막을 패터닝해서 화소영역에 화소전극(47)을 형성한다. 이때 화소전극(47)은 제 2 콘택홀(46b)을 통해 드레인전극(44b)과 연결된다.
또한, 상기 화소전극(47)을 형성할 때, 게이트 라인(41)의 일영역 상부에 이보다 좁은 폭을 갖도록 게이트패턴(47a)을 함께 형성한다. 이때, 게이트패턴(47a)은 제 1 콘택홀(46a)을 통해서 게이트 라인(41)과 콘택된다. 상기 게이트패턴(47a)은 게이트라인(41)의 상하 경계영역의 단차를 줄여주기 위한 것으로, 게이트라인(41) 상부에 동일 방향으로 패턴 형성하면 된다.
상기에서와 같이 제 1 콘택홀(46a)과 게이트패턴(47a)은 각각 제 2 콘택홀(46b)과 화소전극(47)을 형성할 때 형성하는 것이므로, 추가로 별도의 마스크가 필요하지 않다.
또한, 게이트라인(41)과 게이트패턴(47a)을 합한 두께는 종래의 게이트라인의 두께와 유사하여 저항 문제가 발생하지 않으며, 블랙 빛샘에는 게이트라인(41)의 단차만 영향을 미치므로, 게이트의 저항을 늘리지 않으면서 게이트라인 경계 부분에서의 단차에 의한 블랙 빛샘을 개선시킬 수 있다.
상기에서 화소전극(47)은 투명 도전막으로 구성하였는데, 횡전계 방식(IPS)에 적용할 경우에는 저항이 작은 Ti 단일층이나, Mo/Ti의 이중층으로 구성할 수도 있다.
상기 제 3 실시예에서는 TN 모드 액정표시장치를 제시하여 나타내었는데, 이것은 일예일 뿐 본 발명을 한정하기 위한 것이 아니며, 화소전극과 동일층에 게이트라인과 콘택되도록 상기 게이트라인의 일영역 상부에 이보다 좁은 폭을 갖도록 게이트패턴을 형성하는 것에 그 특징이 있는 것으로, 횡전계 방식(IPS), VA 모드 또는 다른 모드의 액정표시장치에도 모두 적용이 가능하다.
또한, 제조방법은 종래의 5마스크를 이용하여 형성한 액정표시장치에 적용하였으나, 일반적인 3, 4마스크로 형성한 액정표시장치에도 적용 가능하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명에 따른 액정표시장치 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 제 1 게이트라인 상부에 이보다 좁은 폭으로 제 2 게이트라인을 형성함에 의해서, 게이트라인의 상,하부 경계영역에서의 단차를 줄여서, 블랙 상태일 때 액정이 뒤틀리는 현상에 의한 빛샘을 개선시킬 수 있다.
둘째, 데이터라인을 형성할 때, 게이트라인의 일영역 상부에 이보다 좁은 폭을 갖는 게이트패턴을 형성함에 의해서, 게이트라인의 상,하부 경계영역에서의 단차를 줄여서, 블랙 상태일 때 액정이 뒤틀리는 현상에 의한 빛샘을 개선시킬 수 있다.
셋째, 화소전극을 형성할 때, 게이트 라인의 일영역 상부에 이보다 좁은 폭을 갖도록 게이트패턴을 함께 형성함에 의해서, 게이트라인의 상,하부 경계영역에서의 단차를 줄여서, 블랙 상태일 때 액정이 뒤틀리는 현상에 의한 빛샘을 개선시킬 수 있다.
넷째, 제 1, 제 2 게이트라인을 합한 두께와, 게이트라인과 게이트패턴을 합한 두께가 종래의 게이트라인의 두께와 유사하게 형성됨으로, 게이트 저항이 증가하는 문제가 발생하지 않는다.

Claims (16)

  1. 삭제
  2. 소정 간격을 두고 서로 대향되는 제 1 기판 및 제 2 기판과;
    상기 제 1 기판 상에 일방향으로 형성되는 게이트라인과;
    상기 제 1 기판 상에 상기 게이트라인의 일측에서 돌출되어 형성되는 게이트전극과;
    상기 게이트라인 및 상기 게이트전극을 포함한 상기 제 1 기판의 전면 상에 형성되는 게이트절연막과;
    화소영역이 정의되도록, 상기 게이트절연막 상에 상기 게이트라인과 교차하는 다른 일방향으로 형성되는 데이터라인과;
    상기 게이트절연막 상에 상기 데이터라인의 일측에서 돌출되어 형성되는 소오스전극과;
    상기 게이트절연막 상에 상기 소오스전극으로부터 이격되어 형성되는 드레인전극과;
    상기 게이트절연막 상에, 상기 게이트라인의 적어도 일부와 오버랩하고, 상기 게이트라인보다 좁은 폭을 갖도록 형성되는 게이트패턴과;
    상기 데이터라인, 상기 소오스전극, 상기 드레인전극 및 상기 게이트패턴을 포함한 상기 게이트절연막의 전면 상에 형성되는 보호막과;
    상기 보호막 상에 상기 화소영역과 대응되어 형성되는 화소전극을 포함함을 특징으로 하는 액정표시장치.
  3. 제 2 항에 있어서,
    상기 게이트라인의 적어도 일부가 드러나도록, 상기 게이트절연막을 관통하는 제 1 콘택홀을 더 포함하고,
    상기 게이트패턴은 상기 제 1 콘택홀을 통해 상기 게이트라인과 콘택됨을 특징으로 하는 액정표시장치.
  4. 제 2 항에 있어서,
    상기 드레인전극의 적어도 일부가 드러나도록, 상기 보호막을 관통하는 제 2 콘택홀을 더 포함하고,
    상기 화소전극은 상기 제 2 콘택홀을 통해 상기 드레인전극과 콘택됨을 특징으로 하는 액정표시장치.
  5. 제 2 항에 있어서,
    상기 게이트 패턴은 상기 데이터라인과 동일층에 형성됨을 특징으로 하는 액정표시장치.
  6. 소정 간격을 두고 서로 대향되는 제 1 기판 및 제 2 기판과;
    상기 제 1 기판 상에 일방향으로 형성되는 게이트라인과;
    상기 제 1 기판 상에 상기 게이트라인의 일측에서 돌출되어 형성되는 게이트전극과;
    상기 게이트라인 및 상기 게이트전극을 포함한 상기 제 1 기판의 전면 상에 형성되는 게이트절연막과;
    화소영역이 정의되도록, 상기 게이트절연막 상에 상기 게이트라인과 교차하는 다른 일방향으로 형성되는 데이터라인과;
    상기 게이트절연막 상에 상기 데이터라인의 일측에서 돌출되어 형성되는 소오스전극과;
    상기 게이트절연막 상에 상기 소오스전극으로부터 이격되어 형성되는 드레인전극과;
    상기 데이터라인, 상기 소오스전극, 및 상기 드레인전극을 포함한 상기 게이트절연막의 전면 상에 형성되는 보호막과;
    상기 보호막 상에 상기 화소영역과 대응되어 형성되는 화소전극과;
    상기 보호막 상에, 상기 게이트라인의 적어도 일부와 오버랩하고, 상기 게이트라인보다 좁은 폭을 갖도록 형성되는 게이트패턴을 포함함을 특징으로 하는 액정표시장치.
  7. 제 6 항에 있어서,
    상기 게이트라인의 적어도 일부가 드러나도록, 상기 게이트절연막과 상기 보호막을 관통하는 제 1 콘택홀; 및
    상기 드레인전극의 적어도 일부가 드러나도록, 상기 보호막을 관통하는 제 2 콘택홀을 더 포함하고,
    상기 게이트패턴은 상기 제 1 콘택홀을 통해 상기 게이트라인과 콘택되고,
    상기 화소전극은 상기 제 2 콘택홀을 통해 상기 드레인전극과 콘택됨을 특징으로 하는 액정표시장치.
  8. 제 6 항에 있어서,
    상기 게이트 패턴은 상기 화소전극과 동일층에 형성됨을 특징으로 하는 액정표시장치.
  9. 삭제
  10. 기판상에 게이트전극을 구비한 게이트라인을 형성하는 단계;
    상기 게이트라인의 일영역에 제 1 콘택홀을 갖는 게이트절연막을 형성하는 단계;
    상기 게이트전극 상부에 액티브층을 형성하는 단계;
    상기 게이트라인과 교차 배치되어 화소영역을 정의하도록 데이터라인을 형성하는 단계;
    상기 액티브층의 일측 및 타측에 오버랩되도록 소오스전극과 드레인전극을 형성하는 단계;
    상기 제 1 콘택홀을 통해서 상기 게이트라인과 콘택되도록 상기 게이트라인의 일영역 상에 이보다 좁은 폭을 갖는 게이트 패턴을 형성하는 단계;
    상기 화소영역에 화소전극을 형성함을 특징으로 하는 액정표시장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 게이트패턴은 상기 데이터라인과 동시에 형성함을 특징으로 하는 액정표시장치의 제조방법.
  12. 제 10 항에 있어서,
    상기 게이트패턴은 상기 게이트라인과 동일 방향으로 배열됨을 특징으로 하는 액정표시장치의 제조방법.
  13. 기판상에 게이트전극을 구비한 게이트라인을 형성하는 단계;
    상기 게이트라인의 상부에 게이트절연막을 형성하는 단계;
    상기 게이트전극 상부에 액티브층을 형성하는 단계;
    상기 게이트라인과 교차 배치되어 화소영역을 정의하도록 데이터라인을 형성하는 단계;
    상기 액티브층의 일측 및 타측에 오버랩되도록 소오스전극과 드레인전극을 형성하는 단계;
    상기 게이트라인과 상기 드레인전극에 제 1, 제 2 콘택홀을 갖는 보호막을 형성하는 단계;
    상기 제 2 콘택홀을 통해 상기 드레인전극과 콘택되도록 화소영역에 화소전극을 형성하는 단계;
    상기 제 1 콘택홀을 통해서 상기 게이트라인과 콘택되도록 상기 게이트라인의 일영역 상에 이보다 좁은 폭을 갖는 게이트 패턴을 형성하는 단계를 포함함을 특징으로 하는 액정표시장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 게이트패턴은 상기 화소전극과 동시에 형성함을 특징으로 하는 액정표시장치의 제조방법.
  15. 제 13 항에 있어서,
    상기 게이트패턴은 상기 게이트라인과 동일 방향으로 배열됨을 특징으로 하는 액정표시장치의 제조방법.
  16. 제 2 항 또는 제 6 항에 있어서,
    상기 게이트패턴은 상기 게이트라인과 동일 방향으로 배열되는 액정표시장치.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0527259A (ja) * 1991-07-19 1993-02-05 Sharp Corp アクテイブマトリクス基板
KR19980020836A (ko) * 1996-09-12 1998-06-25 김광호 박막 트랜지스터 액정 표시 장치
KR19990040942A (ko) * 1997-11-20 1999-06-15 윤종용 액정 표시 장치 및 그 제조 방법
KR20050070414A (ko) * 2003-12-30 2005-07-07 엘지.필립스 엘시디 주식회사 액정표시 소자 및 그의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0527259A (ja) * 1991-07-19 1993-02-05 Sharp Corp アクテイブマトリクス基板
KR19980020836A (ko) * 1996-09-12 1998-06-25 김광호 박막 트랜지스터 액정 표시 장치
KR19990040942A (ko) * 1997-11-20 1999-06-15 윤종용 액정 표시 장치 및 그 제조 방법
KR20050070414A (ko) * 2003-12-30 2005-07-07 엘지.필립스 엘시디 주식회사 액정표시 소자 및 그의 제조방법

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