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KR100935245B1 - Method of Improving Uniformity of Interlayer Insulating Film Using Dummy Poly - Google Patents

Method of Improving Uniformity of Interlayer Insulating Film Using Dummy Poly Download PDF

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Abstract

본 발명은 반도체 집적도에 따른 액티브 영역의 폴리의 밀도가 증가하여 나타난 현상으로 이를 제거하기 위하여 필드 영역에 액티브 영역의 밀도와 유사한 더미 폴리를 형성시킴으로써 액티브 영역의 폴리의 밀도와 필드 영역의 폴리의 밀도 차이를 줄여서 ILD CMP 이후에 좋은 잔막 균일도를 얻을 수 있는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법을 제공하는 것이다. 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법은 액티브 영역과 필드 영역을 구비하는 반도체 기판을 준비하는 단계와, 반도체 기판의 상기 액티브 영역에 형성된 폴리 패턴의 밀도에 맞추어 상기 필드 영역 내에 더미 폴리 패턴을 형성하는 단계를 포함한다. The present invention is a phenomenon in which the density of the poly in the active region is increased according to the degree of semiconductor integration. Thus, in order to remove the poly, the density of the poly in the active region and the density of the poly in the field region are formed by forming a dummy poly similar to the density of the active region in the field region. The present invention provides a method for improving the uniformity of the interlayer insulating film using dummy poly, which can achieve good residual film uniformity after ILD CMP by reducing the difference. The method for improving the uniformity of the interlayer insulating film flattening using dummy poly includes preparing a semiconductor substrate having an active region and a field region, and forming a dummy poly pattern in the field region according to the density of the poly pattern formed in the active region of the semiconductor substrate. It includes a step.

더미 폴리, ILD, CMP 평탄화, 균일도Dummy Poly, ILD, CMP Flattening, Uniformity

Description

더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법{METHOD FOR IMPROVING INTER LAYER DIELECTRIC PLANARIZATION UNIFORMITY BY USING DUMMY POLY} METHODS FOR IMPROVING INTER LAYER DIELECTRIC PLANARIZATION UNIFORMITY BY USING DUMMY POLY}             

도 1는 종래의 기술에 의한 더미 폴리를 사용하지 않은 폴리 패턴을 도시한 평면도이다. 1 is a plan view illustrating a poly pattern without a dummy poly according to the related art.

도 2는 본 발명의 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법에 따라 형성된 폴리 패턴을 도시한 평면도이다.
2 is a plan view illustrating a poly pattern formed according to the method for improving the uniformity of the interlayer insulating film using the dummy poly according to the present invention.

- 도면의 주요부분에 대한 부호의 설명 -   -Explanation of symbols for the main parts of the drawings-

100 : 필드 영역 102 : 더미 폴리100: field area 102: dummy poly

104 : 액티브 영역
104: active area

본 발명은 반도체 제조 공정에 관한 것으로서, 보다 상세하게는, 폴리에 의 한 단차를 제거하고 층간 절연막(inter layer dielectric; ILD)의 광역평탄화를 위한 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing process. More particularly, the present invention relates to a method for improving the uniformity of an interlayer insulating film using a dummy poly for eliminating the step difference caused by poly and widening the interlayer dielectric (ILD). .

종래의 ILD 화학적 기계적 연마(chemical mechanical polishing; CMP)에서는 폴리에 의하여 생성된 단차를 제거하기 위하여 ILD 층을 두텁게 증착한 후 CMP를 진행함으로써 어느 정도 그 목적을 달성하고 있으나, 반도체의 집적도가 높아짐에 따라 폴리의 밀도가 증가하여 다이(die) 내에 블록과 블록간의 ILD 층의 두께에 있어서 커다란 차이가 나타나게 되었다. In the conventional ILD chemical mechanical polishing (CMP), the purpose of the CLD is achieved by depositing a thick ILD layer to remove the step generated by poly, and then progressing the CMP. As a result, the density of the poly has increased, leading to significant differences in the thickness of the block and the ILD layer between the blocks in the die.

즉, 반도체 집적도가 낮을 때에는 폴리의 밀도도 그다지 높지 않아 ILD CMP 후 양호한 평탄도(uniformity)를 얻을 수 있었으나, 반도체의 집적도가 높아짐에 따라, 도 1에 도시된 바와 같이, 폴리(12)가 형성되어 있는 액티브 영역(14)과 폴리(12)가 형성되지 않은 필드 영역(10)간의 패턴의 밀도가 차이가 많이 나게 되어서 ILD CMP 이후 ILD 잔막의 두께를 측정하여 보면 균일하게 평탄화되지 않은 것을 알 수 있다. In other words, when the degree of semiconductor integration is low, the density of poly is not so high, so that good uniformity can be obtained after ILD CMP. The density of the pattern between the active region 14 and the field region 10 in which the poly 12 is not formed becomes large, and the thickness of the ILD residual film after ILD CMP is not uniformly flattened. have.

이러한, 불균일도는 바로 반도체 집적도에 따른 액티브 영역(14)의 폴리(12)의 밀도가 증가하여 필드 영역(10)의 폴리의 밀도와 차이를 나타내기 때문에 일어나 현상이다.
This non-uniformity occurs because the density of the poly 12 of the active region 14 increases according to the degree of semiconductor integration and shows a difference with the density of the poly of the field region 10.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 반도체 집적도에 따른 액티브 영역의 폴리의 밀도가 증가하여 나타난 현상으로 이를 제거하기 위하여 필드 영역에 액티브 영역의 밀도와 유사한 더미 폴리를 형성시킴으로써, 액티브 영역의 폴리의 밀도와 필드 영역의 폴리의 밀도 차이를 줄여서 ILD CMP 이후에 좋은 잔막 균일도를 얻을 수 있는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법을 제공하기 위한 것이다.
The present invention was created to solve the above problems. The main purpose of the present invention is to increase the density of poly in the active region according to the degree of semiconductor integration. By forming the poly, it is possible to provide a method for improving the interlayer insulating film flattening uniformity using dummy poly, which can obtain a good residual film uniformity after ILD CMP by reducing the difference between the density of the poly in the active region and the poly in the field region.

상기와 같은 목적을 실현하기 위한 본 발명은 액티브 영역과 필드 영역을 구비하는 반도체 기판을 준비하는 단계와, 상기 반도체 기판의 상기 액티브 영역에 형성된 폴리 패턴의 밀도에 맞추어 상기 필드 영역 내에 더미 폴리 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법을 제공한다.
According to an aspect of the present invention, there is provided a semiconductor substrate including an active region and a field region, and a dummy poly pattern is formed in the field region in accordance with the density of the poly pattern formed in the active region of the semiconductor substrate. It provides a method for improving the interlayer insulating film flattening uniformity using a dummy poly, characterized in that it comprises the step of forming.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, this embodiment is not intended to limit the scope of the present invention, but is presented by way of example only.

도 2는 본 발명의 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법에 따라 형성된 폴리 패턴을 도시한 평면도이다. 2 is a plan view illustrating a poly pattern formed according to the method for improving the uniformity of the interlayer insulating film using the dummy poly according to the present invention.

도 2에 도시된 바와 같이, 필드 영역(100) 상에 액티브 영역(104)에 형성된 폴리(102)의 밀도와 유사한 더미 폴리(dummy poly)를 형성시킨다. 따라서, 더미 폴 리는 필드 영역(100)에만 형성되며, 액티브 영역(104)에는 형성되지 않는다. 만약, 더미 폴리(102)가 액티브 영역(104)에 형성되게 된다면, 기생 트랜지스터를 형성하여 반도체 소자의 기능에 나쁜 영향을 미칠 수 있기 때문이다. 여기서, 필드 영역(100)은 소자간의 아이솔레이션을 시키기 위한 필드 산화막인 것이 바람직하다. As shown in FIG. 2, a dummy poly similar to the density of the poly 102 formed in the active region 104 is formed on the field region 100. Therefore, the dummy poly is formed only in the field region 100 and is not formed in the active region 104. If the dummy poly 102 is to be formed in the active region 104, parasitic transistors may be formed to adversely affect the function of the semiconductor device. Here, the field region 100 is preferably a field oxide film for isolation between devices.

또한, 본 발명의 바람직한 실시예에 따르면, 필드 영역(100) 내에 더미 폴리(102)가 형성될 때에도 웰 포텐셜(well potential)이 동일한 영역안에서 형성되어야 한다. 이는 N 웰 영역 안이나 P 웰 영역 안에서 더미 폴리(102)가 형성된면 누설전류(leakage current)가 발생될 수 있는 경로가 형성되어 소자의 특성에 나쁜 영향을 미치기 때문이다. 이때, 본 발명의 바람직한 실시예에 따르면, 더미 폴리(102) 패턴을 N 웰 영역 안에만 형성시키거나 P 웰 영역에만 형성시키는 것이 아니라 N 웰 영역과 P 웰 영역의 모든 필드 산화막인 필드 영역(100)에 형성시키되 N 웰 영역과 P 웰 영역간의 경계 및 경계에 걸쳐서 상기 더미 폴리(102) 패턴을 형성하지 않는 것을 특징으로 한다. Further, according to a preferred embodiment of the present invention, even when the dummy poly 102 is formed in the field region 100, the well potential should be formed in the same region. This is because if the dummy poly 102 is formed in the N well region or in the P well region, a path through which leakage current can be generated is adversely affected in device characteristics. In this case, according to an exemplary embodiment of the present invention, the field region 100 that is not all of the dummy poly 102 pattern is formed only in the N well region or only in the P well region, but is all field oxide films of the N well region and the P well region. ) But do not form the dummy poly 102 pattern over the boundary and boundary between the N well region and the P well region.

또한, 더미 폴리(102) 패턴 내의 더미 폴리(102)간의 간격은 더미 폴리(102)의 폭보다 크거나 같아야 하며, 액티브 영역(104) 내의 폴리 패턴의 바깥쪽으로 걸쳐져 있는 폴리(102)로부터도 동일한 간격만큼 떨어져 있어야 한다. 그리고, 더미 폴리(102) 패턴은 액티브 영역(104)에 형성되는 폴리 패턴과 동일한 재질이어야 하며 동일한 두께를 갖어야 한다. In addition, the spacing between the dummy polys 102 in the dummy poly 102 pattern must be greater than or equal to the width of the dummy poly 102, even from the poly 102 spanning outward of the poly pattern in the active region 104. It should be spaced apart. In addition, the dummy poly 102 pattern should be the same material as the poly pattern formed in the active region 104 and have the same thickness.

이러한 더미 폴리(102)는 게이트 전극을 형성하는 폴리 마스크와 폴리 식각 공정에서 형성되어야 한다. 따라서, 더미 폴리(102)는 게이트 전극과 동일한 물질로 이루어진 층이며 동일한 두께를 가지게 되어 액티브 영역(104)에서나 필드 영역(100)에서나 동일한 단차를 가지게 된다. The dummy poly 102 must be formed in a poly mask and poly etching process for forming the gate electrode. Therefore, the dummy poly 102 is a layer made of the same material as the gate electrode and has the same thickness, so that the dummy poly 102 has the same step in the active region 104 or the field region 100.

반도체 집적도가 증가함에 따라 필드 영역(100)의 크기도 줄어드는데 이러한 더미 폴리(102)를 형성하기 위해서는 집적도에 알맞은 크기로 형성하여야 한다. 즉, 더미 폴리(102)의 크기에 있어서 폭은 최소 게이트 길이(minimum gate length)이며 길이는 액티브 영역(104)과 액티브 영역(104) 사이의 최소 간격(minimum active to active space)보다 작아야 한다. As the degree of semiconductor integration increases, the size of the field region 100 also decreases. In order to form the dummy poly 102, the size of the field polylithium 102 must be formed in a size suitable for the degree of integration. That is, the width of the dummy poly 102 should be a minimum gate length and the length should be less than the minimum active to active space between the active region 104 and the active region 104.

전술한 바와 같이 형성된 더미 폴리(102)는 후속 공정을 거치면서 층간 절연막(inter layer dielectric; ILD) 층으로 덮히게 되고 ILD 화학적 기계적 연마(chemical mechanical polishing; CMP)시에 ILD 층에 형성된 단차의 밀도는 액티브 액티브 영역(104)에서나 필드 영역(100)에서나 커다란 차이가 없어 ILD CMP 공정 이후에 균일한 잔막 값을 갖게 된다.
The dummy poly 102 formed as described above is covered with an inter layer dielectric (ILD) layer during subsequent processing and has a density of steps formed in the ILD layer during ILD chemical mechanical polishing (CMP). There is no significant difference in the active active region 104 or the field region 100, so that a uniform residual value is obtained after the ILD CMP process.

상기한 바와 같이 본 발명은 ILD CMP 후의 잔류 ILD 두께 값의 비균일도(non-uniformity)를 크게 향상시킬 수 있는 효과가 있다. As described above, the present invention has the effect of greatly improving the non-uniformity of the residual ILD thickness value after the ILD CMP.

따라서, 잔류 ILD 두께의 비균일도의 향상에 따른 직접적인 효과로 본 발명은 ILD CMP 공정의 마진(margin)을 넓혀주며 아울러 후속 공정인 컨택 마스크(contact mask) 및 식각 공정의 공정 마진도 넓혀주는 효과가 있다. Therefore, as a direct effect of improving the non-uniformity of the residual ILD thickness, the present invention broadens the margin of the ILD CMP process and also the process margin of the subsequent contact mask and etching process. have.                     

이러한 결과, 본 발명은 컨택 모듈에서의 배선의 신뢰성을 향상시키는 장점이 있다. As a result, the present invention has the advantage of improving the reliability of the wiring in the contact module.

Claims (10)

액티브 영역과 필드 영역을 구비하는 반도체 기판을 준비하는 단계와,Preparing a semiconductor substrate having an active region and a field region; 상기 반도체 기판의 상기 액티브 영역에 형성된 폴리 패턴의 밀도에 맞추어 상기 필드 영역 내에 더미 폴리 패턴을 형성하는 단계를 포함하고, Forming a dummy poly pattern in the field region according to the density of the poly pattern formed in the active region of the semiconductor substrate, 상기 더미 폴리 패턴을 상기 필드 영역 내에서 동일한 웰 포텐셜(well potential)을 갖는 영역인 N 웰 영역 안에만 형성시키거나 P 웰 영역에만 형성시키는 것이 아니라 상기 N 웰 영역과 상기 P 웰 영역의 모든 소자간 아이솔레이션을 위한 필드 산화막에 형성시키되 상기 N 웰 영역과 상기 P 웰 영역간의 경계 및 상기 경계에 걸쳐서 상기 더미 폴리 패턴을 형성하지 않는 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법. The dummy poly pattern is not formed only in the N well region or the P well region, which is a region having the same well potential in the field region, but is formed between all elements of the N well region and the P well region. And forming a dummy poly pattern on the boundary between the N well region and the P well region and not over the boundary, wherein the dummy poly pattern is formed on the field oxide layer for isolation. 제 1항에 있어서, 상기 더미 폴리 패턴을 형성하는 단계는 상기 액티브 영역에 게이트 전극을 형성하는 폴리 마스크와 폴리 식각 공정에서 형성되는 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법. The method of claim 1, wherein the forming of the dummy poly pattern is performed by a poly mask and a poly etching process for forming a gate electrode in the active region. 제 2항에 있어서, 상기 더미 폴리 패턴의 폭은 최소 게이트 전극 길이이며 길이는 최소 액티브 영역간의 간격보다 작아야 하는 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법. The method of claim 2, wherein the width of the dummy poly pattern is a minimum gate electrode length and the length of the dummy poly pattern is smaller than a gap between the minimum active regions. 삭제delete 삭제delete 삭제delete 제 1항에 있어서, 상기 더미 폴리 패턴 내의 더미 패턴간의 간격은 상기 더미 폴리의 폭보다 크거나 같아야 하며, 상기 액티브 영역 내의 상기 폴리 패턴의 바깥쪽으로 걸쳐져 있는 폴리로부터도 동일한 간격만큼 떨어져 있어야 하는 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법. The method of claim 1, wherein the spacing between the dummy patterns in the dummy poly pattern must be greater than or equal to the width of the dummy poly and must be spaced apart from the poly spreading outward of the poly pattern in the active region. An interlayer insulating film planarization uniformity improvement method using dummy poly. 제 7항에 있어서, 상기 더미 폴리 패턴은 상기 액티브 영역에 형성되는 상기 폴리 패턴과 동일한 재질이어야 하며 동일한 두께를 갖어야 하는 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법. The method of claim 7, wherein the dummy poly pattern is made of the same material as the poly pattern formed in the active region and has the same thickness. 제 1항에 있어서, 상기 더미 폴리 패턴의 밀도는 상기 액티브 영역의 폴리의 밀도와 유사한 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법. The method of claim 1, wherein the density of the dummy poly pattern is similar to that of the poly in the active region. 제 1항에 있어서, 상기 더미 폴리 패턴을 형성하는 단계 이후에, The method of claim 1, wherein after forming the dummy poly pattern, 층간 절연막(inter layer dielectric; ILD)을 형성하는 단계와, Forming an interlayer dielectric (ILD), 상기 층간 절연막을 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 이용하여 평탄화하는 단계를Planarizing the interlayer insulating film using a chemical mechanical polishing (CMP) process. 더 포함하는 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법. Method for improving the uniformity of the interlayer insulating film using a dummy poly, characterized in that it further comprises.
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* Cited by examiner, † Cited by third party
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335333A (en) * 1997-03-31 1998-12-18 Hitachi Ltd Semiconductor integrated circuit device, its manufacturing method and design method
JPH10341008A (en) * 1997-06-06 1998-12-22 Hitachi Ltd Semiconductor integrated circuit device and its manufacture
KR20020056347A (en) * 2000-12-29 2002-07-10 박종섭 Method of manufacturing a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335333A (en) * 1997-03-31 1998-12-18 Hitachi Ltd Semiconductor integrated circuit device, its manufacturing method and design method
JPH10341008A (en) * 1997-06-06 1998-12-22 Hitachi Ltd Semiconductor integrated circuit device and its manufacture
KR20020056347A (en) * 2000-12-29 2002-07-10 박종섭 Method of manufacturing a semiconductor device

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