KR100935245B1 - 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법 - Google Patents

Abstract

본 발명은 반도체 집적도에 따른 액티브 영역의 폴리의 밀도가 증가하여 나타난 현상으로 이를 제거하기 위하여 필드 영역에 액티브 영역의 밀도와 유사한 더미 폴리를 형성시킴으로써 액티브 영역의 폴리의 밀도와 필드 영역의 폴리의 밀도 차이를 줄여서 ILD CMP 이후에 좋은 잔막 균일도를 얻을 수 있는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법을 제공하는 것이다. 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법은 액티브 영역과 필드 영역을 구비하는 반도체 기판을 준비하는 단계와, 반도체 기판의 상기 액티브 영역에 형성된 폴리 패턴의 밀도에 맞추어 상기 필드 영역 내에 더미 폴리 패턴을 형성하는 단계를 포함한다.

더미 폴리, ILD, CMP 평탄화, 균일도

Description

더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법{METHOD FOR IMPROVING INTER LAYER DIELECTRIC PLANARIZATION UNIFORMITY BY USING DUMMY POLY}

도 1는 종래의 기술에 의한 더미 폴리를 사용하지 않은 폴리 패턴을 도시한 평면도이다.

도 2는 본 발명의 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법에 따라 형성된 폴리 패턴을 도시한 평면도이다.

- 도면의 주요부분에 대한 부호의 설명 -

100 : 필드 영역 102 : 더미 폴리

104 : 액티브 영역

본 발명은 반도체 제조 공정에 관한 것으로서, 보다 상세하게는, 폴리에 의 한 단차를 제거하고 층간 절연막(inter layer dielectric; ILD)의 광역평탄화를 위한 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법에 관한 것이다.

종래의 ILD 화학적 기계적 연마(chemical mechanical polishing; CMP)에서는 폴리에 의하여 생성된 단차를 제거하기 위하여 ILD 층을 두텁게 증착한 후 CMP를 진행함으로써 어느 정도 그 목적을 달성하고 있으나, 반도체의 집적도가 높아짐에 따라 폴리의 밀도가 증가하여 다이(die) 내에 블록과 블록간의 ILD 층의 두께에 있어서 커다란 차이가 나타나게 되었다.

즉, 반도체 집적도가 낮을 때에는 폴리의 밀도도 그다지 높지 않아 ILD CMP 후 양호한 평탄도(uniformity)를 얻을 수 있었으나, 반도체의 집적도가 높아짐에 따라, 도 1에 도시된 바와 같이, 폴리(12)가 형성되어 있는 액티브 영역(14)과 폴리(12)가 형성되지 않은 필드 영역(10)간의 패턴의 밀도가 차이가 많이 나게 되어서 ILD CMP 이후 ILD 잔막의 두께를 측정하여 보면 균일하게 평탄화되지 않은 것을 알 수 있다.

이러한, 불균일도는 바로 반도체 집적도에 따른 액티브 영역(14)의 폴리(12)의 밀도가 증가하여 필드 영역(10)의 폴리의 밀도와 차이를 나타내기 때문에 일어나 현상이다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 반도체 집적도에 따른 액티브 영역의 폴리의 밀도가 증가하여 나타난 현상으로 이를 제거하기 위하여 필드 영역에 액티브 영역의 밀도와 유사한 더미 폴리를 형성시킴으로써, 액티브 영역의 폴리의 밀도와 필드 영역의 폴리의 밀도 차이를 줄여서 ILD CMP 이후에 좋은 잔막 균일도를 얻을 수 있는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법을 제공하기 위한 것이다.

상기와 같은 목적을 실현하기 위한 본 발명은 액티브 영역과 필드 영역을 구비하는 반도체 기판을 준비하는 단계와, 상기 반도체 기판의 상기 액티브 영역에 형성된 폴리 패턴의 밀도에 맞추어 상기 필드 영역 내에 더미 폴리 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법을 제공한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.

도 2는 본 발명의 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법에 따라 형성된 폴리 패턴을 도시한 평면도이다.

도 2에 도시된 바와 같이, 필드 영역(100) 상에 액티브 영역(104)에 형성된 폴리(102)의 밀도와 유사한 더미 폴리(dummy poly)를 형성시킨다. 따라서, 더미 폴 리는 필드 영역(100)에만 형성되며, 액티브 영역(104)에는 형성되지 않는다. 만약, 더미 폴리(102)가 액티브 영역(104)에 형성되게 된다면, 기생 트랜지스터를 형성하여 반도체 소자의 기능에 나쁜 영향을 미칠 수 있기 때문이다. 여기서, 필드 영역(100)은 소자간의 아이솔레이션을 시키기 위한 필드 산화막인 것이 바람직하다.

또한, 본 발명의 바람직한 실시예에 따르면, 필드 영역(100) 내에 더미 폴리(102)가 형성될 때에도 웰 포텐셜(well potential)이 동일한 영역안에서 형성되어야 한다. 이는 N 웰 영역 안이나 P 웰 영역 안에서 더미 폴리(102)가 형성된면 누설전류(leakage current)가 발생될 수 있는 경로가 형성되어 소자의 특성에 나쁜 영향을 미치기 때문이다. 이때, 본 발명의 바람직한 실시예에 따르면, 더미 폴리(102) 패턴을 N 웰 영역 안에만 형성시키거나 P 웰 영역에만 형성시키는 것이 아니라 N 웰 영역과 P 웰 영역의 모든 필드 산화막인 필드 영역(100)에 형성시키되 N 웰 영역과 P 웰 영역간의 경계 및 경계에 걸쳐서 상기 더미 폴리(102) 패턴을 형성하지 않는 것을 특징으로 한다.

또한, 더미 폴리(102) 패턴 내의 더미 폴리(102)간의 간격은 더미 폴리(102)의 폭보다 크거나 같아야 하며, 액티브 영역(104) 내의 폴리 패턴의 바깥쪽으로 걸쳐져 있는 폴리(102)로부터도 동일한 간격만큼 떨어져 있어야 한다. 그리고, 더미 폴리(102) 패턴은 액티브 영역(104)에 형성되는 폴리 패턴과 동일한 재질이어야 하며 동일한 두께를 갖어야 한다.

이러한 더미 폴리(102)는 게이트 전극을 형성하는 폴리 마스크와 폴리 식각 공정에서 형성되어야 한다. 따라서, 더미 폴리(102)는 게이트 전극과 동일한 물질로 이루어진 층이며 동일한 두께를 가지게 되어 액티브 영역(104)에서나 필드 영역(100)에서나 동일한 단차를 가지게 된다.

반도체 집적도가 증가함에 따라 필드 영역(100)의 크기도 줄어드는데 이러한 더미 폴리(102)를 형성하기 위해서는 집적도에 알맞은 크기로 형성하여야 한다. 즉, 더미 폴리(102)의 크기에 있어서 폭은 최소 게이트 길이(minimum gate length)이며 길이는 액티브 영역(104)과 액티브 영역(104) 사이의 최소 간격(minimum active to active space)보다 작아야 한다.

전술한 바와 같이 형성된 더미 폴리(102)는 후속 공정을 거치면서 층간 절연막(inter layer dielectric; ILD) 층으로 덮히게 되고 ILD 화학적 기계적 연마(chemical mechanical polishing; CMP)시에 ILD 층에 형성된 단차의 밀도는 액티브 액티브 영역(104)에서나 필드 영역(100)에서나 커다란 차이가 없어 ILD CMP 공정 이후에 균일한 잔막 값을 갖게 된다.

상기한 바와 같이 본 발명은 ILD CMP 후의 잔류 ILD 두께 값의 비균일도(non-uniformity)를 크게 향상시킬 수 있는 효과가 있다.

따라서, 잔류 ILD 두께의 비균일도의 향상에 따른 직접적인 효과로 본 발명은 ILD CMP 공정의 마진(margin)을 넓혀주며 아울러 후속 공정인 컨택 마스크(contact mask) 및 식각 공정의 공정 마진도 넓혀주는 효과가 있다.

이러한 결과, 본 발명은 컨택 모듈에서의 배선의 신뢰성을 향상시키는 장점이 있다.

Claims (10)

1. 액티브 영역과 필드 영역을 구비하는 반도체 기판을 준비하는 단계와,

   상기 반도체 기판의 상기 액티브 영역에 형성된 폴리 패턴의 밀도에 맞추어 상기 필드 영역 내에 더미 폴리 패턴을 형성하는 단계를 포함하고,

   상기 더미 폴리 패턴을 상기 필드 영역 내에서 동일한 웰 포텐셜(well potential)을 갖는 영역인 N 웰 영역 안에만 형성시키거나 P 웰 영역에만 형성시키는 것이 아니라 상기 N 웰 영역과 상기 P 웰 영역의 모든 소자간 아이솔레이션을 위한 필드 산화막에 형성시키되 상기 N 웰 영역과 상기 P 웰 영역간의 경계 및 상기 경계에 걸쳐서 상기 더미 폴리 패턴을 형성하지 않는 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법.
2. 제 1항에 있어서, 상기 더미 폴리 패턴을 형성하는 단계는 상기 액티브 영역에 게이트 전극을 형성하는 폴리 마스크와 폴리 식각 공정에서 형성되는 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법.
3. 제 2항에 있어서, 상기 더미 폴리 패턴의 폭은 최소 게이트 전극 길이이며 길이는 최소 액티브 영역간의 간격보다 작아야 하는 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법.
4. 삭제
5. 삭제
6. 삭제
7. 제 1항에 있어서, 상기 더미 폴리 패턴 내의 더미 패턴간의 간격은 상기 더미 폴리의 폭보다 크거나 같아야 하며, 상기 액티브 영역 내의 상기 폴리 패턴의 바깥쪽으로 걸쳐져 있는 폴리로부터도 동일한 간격만큼 떨어져 있어야 하는 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법.
8. 제 7항에 있어서, 상기 더미 폴리 패턴은 상기 액티브 영역에 형성되는 상기 폴리 패턴과 동일한 재질이어야 하며 동일한 두께를 갖어야 하는 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법.
9. 제 1항에 있어서, 상기 더미 폴리 패턴의 밀도는 상기 액티브 영역의 폴리의 밀도와 유사한 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법.
10. 제 1항에 있어서, 상기 더미 폴리 패턴을 형성하는 단계 이후에,

    층간 절연막(inter layer dielectric; ILD)을 형성하는 단계와,

    상기 층간 절연막을 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 이용하여 평탄화하는 단계를

    더 포함하는 것을 특징으로 하는 더미 폴리를 이용한 층간 절연막 평탄화 균일도 개선 방법.

Images