KR20050079310A - Method for forming a landing plug contact in a semiconductor device fabricating - Google Patents
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Abstract
반도체 장치 제조에서의 랜딩 플러그 콘택 형성 방법이 개시된다. 게이트 패턴들의 양측벽에 질화막 스페이서를 형성한 후, 셀프 얼라인 콘택 마진의 증가를 위하여 스텝 커버리지가 불량한 USG 산화막을 형성한다. 그리고, 마이크로 웨이브 플라즈마를 이용하여 상기 게이트 패턴들 사이에 형성된 USG 산화막 및 스페이서의 형성에 의해 기판 상에 잔류하는 질화막을 순차적으로 제거하여 기판 표면을 노출시키고, PET 처리를 실시하여 상기 기판 표면에 가해진 손상을 보상한다. 따라서, 공정의 간단화를 꾀할 수 있고, 기판에 가해지는 손상을 충분하게 줄일 수 있다.A method for forming a landing plug contact in the manufacture of a semiconductor device is disclosed. After forming nitride spacers on both sidewalls of the gate patterns, a USG oxide film having poor step coverage is formed to increase self-aligned contact margin. The nitride film remaining on the substrate is sequentially removed by forming a USG oxide film and a spacer formed between the gate patterns using a microwave plasma to expose the substrate surface, and a PET treatment is applied to the substrate surface. Compensate for damage. Therefore, the process can be simplified, and damage to the substrate can be sufficiently reduced.
Description
본 발명은 반도체 장치 제조에서의 랜딩 플러그 콘택 형성 방법에 관한 것으로서, 보다 상세하게는 셀프 얼라인 콘택(self-align contact : SAC) 마진의 증가를 위하여 스텝 커버리지가 불량한 USG 산화막을 적용하는 반도체 장치 제조에서의 랜딩 플러그 콘택 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a landing plug contact in semiconductor device fabrication, and more particularly, to fabricating a semiconductor device using a USG oxide film having poor step coverage to increase self-aligned contact (SAC) margin. It relates to a method of forming a landing plug contact in.
반도체 장치가 고집적화 및 고속화됨에 따라 미세 패턴의 형성이 요구되고 있으며, 각 패턴들의 폭(width) 뿐만 아니라 패턴과 패턴 사이의 간격(spacing)도 현저하게 감소하고 있다. 때문에, 게이트 패턴의 경우에도 폭과 간격이 현저하게 감소하고 있는 추세이다.As semiconductor devices become more integrated and faster, the formation of fine patterns is required, and not only the width of each pattern but also the spacing between the patterns is significantly reduced. Therefore, even in the case of the gate pattern, the width and the spacing tend to decrease significantly.
이에 따라, 게이트 패턴들 사이의 기판 표면을 노출시키는 랜딩 플러그 콘택의 형성에서 셀프 얼라인 콘택 마진의 확보를 위하여 스텝 커버리지가 불량한 USG 산화막을 적용하고 있다. 즉, 랜딩 플러그 콘택의 형성을 위한 식각을 실시한 후, USG 산화막을 형성하고, 이를 제거하는 공정을 진행한다.Accordingly, a USG oxide film having poor step coverage is applied to secure a self-aligned contact margin in forming a landing plug contact exposing the substrate surface between the gate patterns. That is, after etching for forming the landing plug contact, a process of forming a USG oxide film and removing the same is performed.
그러나, USG 산화막의 제거 및 기판 표면을 노출시키기 위한 종래의 방법은 습식 식각과 건식 식각을 병행하고, 또한 USG 산화막을 제거한 후 기판에 가해진 손상을 보상하기 위하여 PET 처리를 추가적으로 진행한다. 때문에, 셀프 얼라인 콘택 마진의 확보를 위한 USG 산화막의 적용은 공정을 복잡하게 만드는 단점을 갖는다. 아울러, USG 산화막의 제거를 위한 방법은 주로 RF 플라즈마를 이용한 건식 식각에 의해 달성된다. 그러나, 상기 RF 플라즈마를 이용하기 때문에 기판에 손상이 가해지고, 이에 따라 기판의 로스되는 상황이 발생하다.However, the conventional method for removing the USG oxide film and exposing the substrate surface simultaneously performs wet etching and dry etching, and further performs a PET treatment to compensate for the damage to the substrate after removing the USG oxide film. Therefore, the application of the USG oxide film for securing the self-aligned contact margin has a disadvantage of complicating the process. In addition, the method for removing the USG oxide film is mainly achieved by dry etching using RF plasma. However, since the RF plasma is used, damage is caused to the substrate, thereby causing a loss of the substrate.
이와 같이, 종래의 랜딩 플러그 콘택을 형성할 때 셀프 얼라인 마진의 확보를 위하여 USG 산화막을 적용할 경우에는 공정이 복잡하기 때문에 반도체 장치의 제조에 따른 생산성의 저하를 가져오고, 기판에 손상을 가하여 반도체 장치의 전기적 특성에 지장을 초래하기 때문에 반도체 장치의 제조에 따른 신뢰도의 저하를 가져오는 문제점이 있다.As described above, when the USG oxide film is applied to secure a self-alignment margin when forming a conventional landing plug contact, the process is complicated, resulting in a decrease in productivity due to the manufacture of a semiconductor device and damage to the substrate. Since there is a problem in the electrical characteristics of the semiconductor device, there is a problem in that the reliability of the semiconductor device due to the manufacturing decreases.
본 발명의 목적은 랜딩 플러그 콘택을 형성할 때 셀프 얼라인 마진 확보를 위하여 USG 산화막을 적용하여도 간단한 공정의 진행이 가능하고, 기판에 가해지는 손상을 줄일 수 있는 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method capable of proceeding a simple process even by applying a USG oxide film to secure a self-aligned margin when forming a landing plug contact, and to reduce damage to a substrate.
상기 목적을 달성하기 위한 본 발명의 랜딩 플러그 콘택 형성 방법은, Landing plug contact forming method of the present invention for achieving the above object,
게이트 패턴들을 갖는 기판을 마련하는 단계;Providing a substrate having gate patterns;
상기 게이트 패턴들의 양측벽에 질화막 스페이서를 형성하는 단계;Forming a nitride film spacer on both sidewalls of the gate patterns;
상기 질화막 스페이서가 형성된 게이트 패턴들을 갖는 기판 상에 셀프 얼라인 콘택 마진의 증가를 위하여 스텝 커버리지가 불량한 USG 산화막을 형성하는 단계;Forming a USG oxide film having poor step coverage on the substrate having the gate patterns on which the nitride film spacers are formed to increase self-aligned contact margins;
마이크로 웨이브 플라즈마를 이용하여 상기 게이트 패턴들 사이에 형성된 USG 산화막 및 스페이서의 형성에 의해 기판 상에 잔류하는 질화막을 순차적으로 제거하여 기판 표면을 노출시키는 단계; 및Sequentially removing the nitride film remaining on the substrate by forming a USG oxide film and a spacer formed between the gate patterns using a microwave plasma to expose the substrate surface; And
PET 처리를 실시하여 상기 기판 표면에 가해진 손상을 보상하는 단계를 포함한다.Performing a PET treatment to compensate for damage to the substrate surface.
여기서, 공정의 간단화를 도모하기 위하여 상기 마이크로 웨이브 플라즈마를 이용한 공정 및 PET 처리는 동일 챔버에서 인-시튜로 진행하는 것이 바람직하다. 아울러, USG 산화막 및 스페이서의 형성에 의해 기판 상에 잔류하는 질화막의 제거를 마이크로 웨이브 플라즈마를 이용한 단일 공정을 실시함으로서 공정의 간단화를 더욱 도모할 수 있다.In order to simplify the process, it is preferable that the process using the microwave plasma and the PET process proceed in-situ in the same chamber. In addition, the process can be further simplified by performing a single process using a microwave plasma to remove the nitride film remaining on the substrate by forming the USG oxide film and the spacer.
또한, 상기 마이크로 웨이브 플라즈마를 이용한 USG 산화막 및 질화막의 제거에서는 상기 USG 산화막 및 질화막의 제거비가 1 : 2 이하가 되게 조정하는 것이 바람직한데, 구체적으로 1 내지 2 : 3의 혼합비를 갖는 CF4 가스 및 O2 가스를 사용하고, 500 내지 1,000mTorr의 압력 분위기 및 500 내지 1,000Watt의 파워를 갖는 조건 하에서 실시하는 것이 바람직하다.In addition, in the removal of the USG oxide film and the nitride film using the microwave plasma, it is preferable to adjust the removal ratio of the USG oxide film and the nitride film to be less than or equal to 1: 2. Specifically, a CF 4 gas having a mixing ratio of 1 to 2: 3 and It is preferable to use O 2 gas and to carry out under conditions having a pressure atmosphere of 500 to 1,000 mTorr and a power of 500 to 1,000 Watts.
이와 같이, 본 발명은 USG 산화막 및 스페이서의 형성에 의해 기판 상에 잔류하는 질화막의 제거를 마이크로 웨이브 플라즈마를 이용하고, 인시튜로 PET 처리를 실시함으로서 공정의 간단화를 꾀할 수 있다. 아울러, 마이크로 웨이프 플라즈마는 기판에 거의 영향을 끼치지 않기 때문에 기판에 가해지는 손상을 충분하게 줄일 수 있다. 때문에, 기판에 가해지는 손상으로 인하여 발생하는 리플레쉬 특성의 저하 등과 같은 불량을 현저하게 줄일 수 있다. As described above, the present invention can simplify the process by removing the nitride film remaining on the substrate by forming a USG oxide film and a spacer, using a microwave plasma, and performing the PET treatment in situ. In addition, since the microwave plasma hardly affects the substrate, damage to the substrate can be sufficiently reduced. As a result, defects such as deterioration of the refresh characteristics caused by damage to the substrate can be significantly reduced.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치 제조에서의 랜딩 플러그 콘택 형성 방법을 설명하기 위한 단면도들이다.1A and 1B are cross-sectional views illustrating a method of forming a landing plug contact in manufacturing a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 기판(10) 상에 게이트 패턴(12)들을 마련한다. 상기 게이트 패턴(12)의 형성은 다음과 같다. 먼저, 기판(10) 상에 게이트 산화막, 게이트 도전막 및 하드 마스크막을 형성한다. 여기서, 상기 게이트 도전막의 경우에는 금속 실리사이드막 또는 폴리 실리콘막을 주로 선택하고, 상기 하드 마스크막은 질화막을 주로 선택한다. 이어서, 상기 하드 마스크막, 게이트 도전막 및 게이트 산화막을 순차적으로 식각하여 하드 마스크막 패턴(12c), 게이트 도전막 패턴(12b) 및 게이트 산화막 패턴(12a)을 형성한다. 이에 따라, 기판(10) 상에는 게이트 산화막 패턴(12a), 게이트 도전막 패턴(12b) 및 하드 마스크막 패턴(12c)으로 이루어지는 게이트 패턴(12)들이 형성된다.Referring to FIG. 1A, gate patterns 12 are provided on a substrate 10. The gate pattern 12 is formed as follows. First, a gate oxide film, a gate conductive film and a hard mask film are formed on the substrate 10. In the case of the gate conductive film, a metal silicide film or a polysilicon film is mainly selected, and the hard mask film is mainly selected from a nitride film. Subsequently, the hard mask layer, the gate conductive layer, and the gate oxide layer are sequentially etched to form the hard mask layer pattern 12c, the gate conductive layer pattern 12b, and the gate oxide layer pattern 12a. As a result, gate patterns 12 including the gate oxide layer pattern 12a, the gate conductive layer pattern 12b, and the hard mask layer pattern 12c are formed on the substrate 10.
이어서, 게이트 패턴(12)들의 양측벽에 질화막 스페이서(14)를 형성한다. 질화막 스페이서(14)는 기판(10) 상에 질화막을 형성한 후, 전면 식각을 실시함으로서 얻을 수 있다. 이때, 질화막 스페이서(14)를 형성하기 위하여 적층한 질화막(14a)이 게이트 패턴(12)들 사이의 기판(10) 표면 상에 다소 잔류하기도 한다.Subsequently, nitride film spacers 14 are formed on both sidewalls of the gate patterns 12. The nitride film spacers 14 may be obtained by forming a nitride film on the substrate 10 and then performing full surface etching. In this case, the nitride film 14a laminated to form the nitride film spacer 14 may remain somewhat on the surface of the substrate 10 between the gate patterns 12.
그리고, 질화막 스페이서(14)가 형성된 게이트 패턴(12)들을 갖는 기판(10) 상에 USG 산화막(16)을 형성한다. 이때, USG 산화막(16)은 스텝 커버리지가 불량하다. 즉, 게이트 패턴(12)들 사이의 기판(10) 표면 상에 형성되는 USG 산화막(16)의 두께보다 게이트 패턴(12)의 하드 마스크막 패턴(12c)의 표면 상에 형성되는 USG 산화막(16)의 두께가 더 두껍게 적층된다. 이와 같이, 스텝 커버리지가 불량한 USG 산화막(16)을 형성하는 것은 셀프 얼라인 콘택의 마진을 충분하게 확보하기 위함이다.The USG oxide film 16 is formed on the substrate 10 having the gate patterns 12 on which the nitride film spacers 14 are formed. At this time, the USG oxide film 16 has poor step coverage. That is, the USG oxide film 16 formed on the surface of the hard mask film pattern 12c of the gate pattern 12 than the thickness of the USG oxide film 16 formed on the surface of the substrate 10 between the gate patterns 12. ) Thicker. As such, the formation of the USG oxide film 16 having poor step coverage is to ensure sufficient margin of the self-aligned contact.
아울러, USG 산화막(16)을 형성하기 이전에 층간 절연막의 형성과 연마 및 식각을 더 수행하기도 하지만 도면으로 도시하지는 않았다.In addition, although the formation, polishing, and etching of the interlayer insulating film is further performed before the formation of the USG oxide film 16, it is not illustrated in the drawings.
도 1b를 참조하면, 상기 게이트 패턴(12)들 사이에 형성된 USG 산화막(16) 및 스페이서(14)의 형성에 의해 기판 상에 잔류하는 질화막(14a)을 순차적으로 제거한다. 이때, 상기 게거는 주로 마이크로 웨이브 플라즈마를 이용한 식각에 의해 달성된다. 여기서, 상기 마이크로 웨이브 플라즈마를 이용한 식각은 RF 플라즈마를 이용한 식각과는 달리 습식 식각과 유사한 성질을 갖는다. 때문에, 상기 USG 산화막(16) 및 질화막(14a)의 제거를 실시하여도 기판(10) 상에 가해지는 손상을 현저하게 줄일 수 있다.Referring to FIG. 1B, the nitride film 14a remaining on the substrate is sequentially removed by forming the USG oxide film 16 and the spacer 14 formed between the gate patterns 12. In this case, the gegger is mainly achieved by etching using microwave plasma. Here, the etching using the microwave plasma has properties similar to the wet etching, unlike etching using the RF plasma. Therefore, even if the USG oxide film 16 and the nitride film 14a are removed, damage to the substrate 10 can be significantly reduced.
상기 마이크로 웨이브 플라즈마를 이용한 USG 산화막(16) 및 질화막(14a)의 제거에서는 상기 USG 산화막(16)의 제거 후, 질화막(14a)의 과도한 제거가 이루어지지 않도록 상기 USG 산화막(16) 및 질화막(14a)의 제거비가 1 : 2 이하가 되게 조정한다. 때문에, 상기 USG 산화막(16) 및 질화막(14a)의 제거는 1 내지 2 : 3의 혼합비를 갖는 CF4 가스 및 O2 가스를 사용하고, 500 내지 1,000mTorr의 압력 분위기 및 500 내지 1,000Watt의 파워를 갖는 조건 하에서 실시한다. 보다 구체적으로, 상기 CF4 가스는 약 200sccm의 유량으로 제공하고, 상기 O2 가스는 약 300sccm의 유량으로 제공한다. 그리고, 상기 압력 분위기는 약 840mTorr가 되도록 조정하고, 상기 파워는 약 840Watt가 되도록 조정한다.In the removal of the USG oxide film 16 and the nitride film 14a using the microwave plasma, after the removal of the USG oxide film 16, the USG oxide film 16 and the nitride film 14a are prevented from being excessively removed. ), So that the removal ratio is 1: 2 or less. Therefore, the removal of the USG oxide film 16 and the nitride film 14a is performed using a CF 4 gas and an O 2 gas having a mixing ratio of 1 to 2: 3, a pressure atmosphere of 500 to 1,000 mTorr, and a power of 500 to 1,000 Watt. It is carried out under conditions having. More specifically, the CF 4 gas is provided at a flow rate of about 200 sccm, and the O 2 gas is provided at a flow rate of about 300 sccm. The pressure atmosphere is adjusted to be about 840 mTorr, and the power is adjusted to be about 840 Watts.
이와 같이, 상기 조건 하에서 USG 산화막(16) 및 질화막(14a)을 순차적으로 제거함으로서 게이트 패턴(12)들의 양측벽에 스페이서(14)가 완성되고, 게이트 패턴(12)들의 하드 마스크막 패턴(12c) 표면 상에 충분한 두께를 갖는 USG 산화막 패턴(16a)이 형성됨과 아울러 게이트 패턴(12)들 사이의 기판(10) 표면이 노출된다.As described above, the spacer 14 is formed on both sidewalls of the gate patterns 12 by sequentially removing the USG oxide film 16 and the nitride film 14a under the above conditions, and the hard mask film pattern 12c of the gate patterns 12 is completed. The USG oxide pattern 16a having a sufficient thickness is formed on the surface, and the surface of the substrate 10 between the gate patterns 12 is exposed.
그리고, PET 처리를 실시하여 상기 USG 산화막(16) 및 질화막(14a)의 제거에서 상기 기판(10) 표면에 가해진 손상을 보상한다. 이때, PET 처리는 상기 USG 산화막(16) 및 질화막(14a)의 제거가 이루어진 동일 챔버 내에서 인-시튜로 진행한다.Then, PET treatment is performed to compensate for the damage to the surface of the substrate 10 in the removal of the USG oxide film 16 and the nitride film 14a. At this time, the PET treatment proceeds in-situ in the same chamber in which the USG oxide film 16 and the nitride film 14a are removed.
따라서, 게이트 전극들 사이의 기판 표면이 노출된 랜딩 플러그 콘택을 얻을 수 있다. 이어서, 랜딩 플러그 콘택을 충분하게 매립시키도록 기판 상에 도전성 물질을 적층하고, 이를 연마함으로서 기판 상에는 렌딩 플러그 콘택 패드가 형성된다.Thus, a landing plug contact in which the substrate surface between the gate electrodes is exposed can be obtained. A landing plug contact pad is then formed on the substrate by laminating and polishing a conductive material on the substrate to sufficiently fill the landing plug contacts.
이와 같이, 본 발명은 랜딩 플러그 콘택을 형성할 때 셀프 얼라인 콘택 마진의 충분한 확보를 위하여 스탭 커버리지가 불량한 USG 산화막을 적용한다. 그러나, 상기 USG 산화막의 적용에도 불구하고, 본 발명은 간단한 공정의 진행이 가능하다. 또한, 기판 상에 가해지는 손상을 현저하게 줄일 수 있다.As such, the present invention applies a USG oxide film having poor step coverage in order to secure sufficient self-aligned contact margin when forming a landing plug contact. However, despite the application of the USG oxide film, the present invention enables a simple process to proceed. In addition, damage to the substrate can be significantly reduced.
따라서, 본 발명은 반도체 장치의 제조에 따른 생산성 및 신뢰성이 향상되는 효과를 기대할 수상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Accordingly, the present invention has been described with reference to the preferred embodiment of the present invention, which can be expected to improve the productivity and reliability according to the manufacture of the semiconductor device, but those skilled in the art will be described in the claims It will be understood that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치 제조에서의 랜딩 플러그 콘택 형성 방법을 설명하기 위한 단면도들이다.1A and 1B are cross-sectional views illustrating a method of forming a landing plug contact in manufacturing a semiconductor device according to an embodiment of the present invention.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100908828B1 (en) * | 2006-12-27 | 2009-07-21 | 주식회사 하이닉스반도체 | Method for manufacturing a semiconductor device having a landing plug contact |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20040205 |
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| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20081229 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20040205 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20101025 Patent event code: PE09021S01D |
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| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20110623 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20101025 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |