KR100927397B1 - 반도체 메모리장치 및 그 리드/라이트 방법 - Google Patents

Abstract

본 발명은 부비트라인의 메모리셀에 데이터를 기록할 때도 입력되는 데이터와 동일한 위상의 데이터를 쓰기 위한 것으로, 본 발명에 따른 반도체 메모리장치는, 어드레스가 부비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우 인에이블 되는 제어신호를 출력하는 스크램블부; 상기 제어신호에 응답하여 라이트경로의 데이터를 반전하는 라이트반전부; 및 상기 제어신호에 응답하여 리드경로의 데이터를 반전하는 리드반전부를 포함한다.

비트라인, 데이터 위상, 테스트패턴

Description

반도체 메모리장치 및 그 리드/라이트 방법{Semiconductor Memory Device And Method for Read/Write operation of the same}

도 1은 종래의 반도체 메모리장치에서의 셀어레이(Cell Array) 비트라인쌍 워드라인(Word Line)의 연결상태를 보여주는 도면.

도 2는 종래의 반도체 메모리장치의 일반적인 구성을 나타낸 도면.

도 3은 본 발명에 따른 반도체 메모리장치의 일실시예 구성도.

도 4는 도 3의 스크램블부(310)의 일실시예 구성도.

도 5는 도 3의 스크램블부(310)의 다른실시예 구성도.

도 6은 도 3의 라이트반전부(320)의 일실시예 구성도.

도 7은 도 3의 라이트반전부(320)의 다른 실시예 구성도.

도 8은 도 3의 리드반전부(330)의 일실시예 구성도.

도 9는 도 8의 리드반전부(330)를 일반적인 입출력센스앰프(IOSA)의 입력단에 연결한 것을 도시한 도면.

도 10은 도 8의 리드반전부(330)를 일반적인 입출력센스앰프(IOSA)의 출력단에 연결한 것을 도시한 도면.

도 11은 리드반전부(330)를 도 8~10과 다르게 구성한 실시예 도면.

*도면의 주요 부분에 대한 부호의 설명

310: 스크램블부 320: 라이트반전부

330: 리드반전부

본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 반도체 메모리장치의 테스트패턴(test pattern)을 단순화하기 위한 것이다.

일반적인 반도체 메모리장치의 경우 메모리셀(Memory cell)은 정비트라인(BL)을 통해 데이터(data)가 입출력되는 메모리셀과 부비트라인(BLb)을 통해 데이터가 입출력되는 메모리셀로 구성된다.

도 1은 종래의 반도체 메모리장치에서의 셀어레이(Cell Array) 비트라인쌍 워드라인(Word Line)의 연결상태를 보여주는 도면이다.

도 1은 반도체 메모리장치의 일반적인 구조를 나타내며, 이러한 구조를 폴디드 비트라인(Folded Bitline) 구조라고 한다.

일반적인 반도체 메모리장치의 경우, X 어드레스(address)에 의해 워드라인(WL)이 하나 선택되고, Y 어드레스에 의해 비트라인 센스앰프(BLSA: Bitline Sense Amplifier)가 지정되어 메모리셀의 데이터를 입출력한다. 도 1과 같은 구조의 경우 워드라인 0,3,4,7(WL 0,3,4,7)은 메모리셀이 정비트라인(BL)에 연결되어 있고, 워드라인 1,2,5,6(WL 1,2,5,6)은 메모리셀이 부비트라인(BLb)에 연결되어 있다. 이 경우 일반적인 메모리장치의 경우에는 외부 데이터가 '0'(로우)이라면, 정비트라인에 연결된 메모리셀에 외부 데이터가 저장될 때는 '0'이 쓰여지고, 부비트라인에 연결된 메모리셀에 외부 데이터가 저장될 때는 '1'(하이)이 쓰여진다.

이와 같이 외부에서 동일한 '0' 또는 '1'을 입력하더라도 실제 메모리셀에는 그 주소에 따라 외부의 데이터와 동일한 위상의 데이터가 쓰여지거나, 반대위상의 데이터가 쓰여지기도 한다. 이는 도 1과 같은 폴디드 비트라인(Folded Bitline) 구조뿐만이 아니라, 오픈 비트라인(Open Bitline) 구조와 같이 비트라인 센스앰프의 데이터 입출력이 페어(pair)로 구성된 경우에 동일하게 해당된다.

도 2는 종래의 반도체 메모리장치의 일반적인 구성을 나타낸 도면이다.

도 2를 참조하면, 일반적인 반도체 메모리장치는 어드레스를 입력받는 어드레스버퍼(Address Buffer), 커맨드(command)를 디코딩하는 스테이트 머신(State Machine), X 어드레스 블록, Y 어드레스 블록, RAS(Row Address Strobe)로직, CAS(Column Address Strobe)로직, X 디코더(Decoder), Y 디코더, 데이터 전송 블록(Data trasfer block), 라이트(Write) 동작시 글로벌 입출력라인(GIO)의 데이터를 로컬 입출력라인(LIO)으로 전달하기 위한 라이트 드라이버(WDRV: Write Driver), 리드(Read) 동작시 로컬 입출력라인(LIO)의 데이터를 글로벌 입출력라인(GIO)으로 전달하기 위한 입출력센스앰프(IOSA: Input/Output Sense Amplifier), 비트라인 센스앰프(BLSA: Bit Line Sense Amplifier)와 데이터를 저장하기 위한 메모리셀이 연결된 비트라인쌍(BL, BLb), 메모리셀의 게이트(gate)를 제어하는 워드 라인(WL)을 포함하여 데이터를 메모리셀에 리드/라이트(Read/Write) 하는 동작을 수행한다. 이러한 반도체 메모리장치에 데이터를 리드/라이트 하는 동작은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게는 널리 알려진 것이므로 더 이상의 상세한 설명은 생략하기로 한다.

도면에서는 단순한 예를 위하여 메모리셀을 4개만 도시하였으며, 4개 중 2개는 정비트라인(BL)에 나머지 2개는 부비트라인(BLb)에 연결되어 있다. 이러한 반도체 메모리장치에서는 도면과 같이, DQ핀으로 외부데이터인 '0'이 입력될 경우, 정비트라인(BL)의 메모리셀에 외부데이터 '0'이 기록될 때는 동일한 위상을 갖는 '0'이 기록되지만, 부비트라인(BLb)의 메모리셀에 외부데이터 '0'이 기록될 때는 반대의 위상을 갖는 '1'이 기록된다.

상술한 바와 같은, 종래의 반도체 메모리장치의 경우에는 어느 주소의 메모리셀에 데이터가 기록되는지에 따라서, 즉 정비트라인(BL)의 메모리셀 또는 부비트라인(BLb)의 메모리셀에 중 어느 메모리셀에 데이터가 기록되는지에 따라서 외부의 데이터와 동일한 데이터가 메모리셀에 기록되기도 하고 반대의 데이터가 메모리셀에 기록되기도 한다. 따라서 이러한 경우에는 테스트시 데이터의 패스(pass) 또는 페일(fail)을 유추하는데 있어서 항상 어드레스와의 관계를 살펴보아야 하므로 분석을 진행하는데 어려움이 따른다는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 어 느 메모리셀에 데이터가 저장되는지와 관계없이 외부에서 입력되는 데이터와 동일한 위상의 데이터가 메모리셀에 저장되는 반도체 메모리장치 및 반도체 메모리장치의 리드/라이트방법을 제공하고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 메모리장치는, 어드레스가 부비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우에는 인에이블되고, 정비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우에는 디스에이블되는 제어신호를 출력하는 스크램블부; 상기 제어신호에 응답하여 라이트경로의 데이터를 반전하는 라이트반전부; 및 상기 제어신호에 응답하여 리드경로의 데이터를 반전하는 리드반전부를 포함한다.

또한, 본 발명의 일실시예에 따른 반도체 메모리장치의 리드/라이트방법은, 라이트 동작시 입력받은 어드레스가 부비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우 제어신호를 인에이블하는 제1단계; 상기 제어신호에 응답하여 라이트경로의 데이터를 반전하는 제2단계; 리드 동작시 입력받은 어드레스가 부비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우 제어신호를 인에이블하는 제3단계; 및 상기 제어신호에 응답하여 리드경로의 데이터를 반전하는 제4단계를 포함한다.

본 발명은 외부의 데이터가 반도체 메모리장치에 라이트될 때 통일적으로 데이터가 쓰여지게 하는 것을 그 핵심으로 한다. 종래의 메모리장치에서는 외부의 데이터 '0'이 메모리셀에 쓰여질 때 어느 메모리셀에는 '1'이 저장되고 어느 메모리 셀에는 '0'이 저장되는 등 외부데이터와 실제 메모리셀에 저장되는 데이터가 통일성을 유지하지 못했다. 따라서 본 발명은 외부데이터 '0'이 메모리셀에 라이트될 때, 모든 메모리셀에 '0'이 라이트되거나, 모든 메모리셀에 '1'이 라이트되는 반도체 메모리장치를 제공하고자 한다.

본 발명은 이러한 메모리장치를 제공하기 위해, 부비트라인에 데이터를 저장할때 반전하여 라이트하고 다시 반전하여 리드하는 것을 그 특징으로 한다. 이하에서 언급하는 부비트라인이란 외부데이터와 메모리셀에 저장되는 데이터간에 통일성을 유지하기 위해 반전할 메모리셀이 속한 비트라인을 의미한다. 예를 들어, 도 2에서와 같은 경우, 외부데이터 '0'이 메모리셀에 라이트될 때 모든 메모리셀에 통일적으로 '0'을 라이트하고자 한다면 BLb가 본 발명에서 말하는 부비트라인이 될 것이고, 외부데이터 '0'이 메모리셀에 라이트될 때 모든 메모리셀에 통일적으로 '1'을 라이트하고자 한다면 BL이 본 발명에서 말하는 부비트라인이 될 것이다. 이하에서는 BLb가 부비트라인이라 가정하고 설명하도록 한다.

이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다.

도 3은 본 발명에 따른 반도체 메모리장치의 일실시예 구성도이다.

도면에 도시된 바와 같이 본 발명에 따른 반도체 메모리장치는, 어드레스가 부비트라인(BLb)에 접근하고자 하는 어드레스인 경우 인에이블 되는 제어신호(SEL) 를 출력하는 스크램블부(310); 제어신호(SEL)에 응답하여 라이트 경로(Write Path)의 데이터를 반전하는 라이트반전부(320); 및 제어신호(SEL)에 응답하여 리드경로(Read Path)의 데이터를 반전하는 리드반전부(330)를 포함하여 메모리셀에 데이터가 통일적으로 쓰여지게 한다.

스크램블부(310)는, 어드레스가 부비트라인(BLb)의 메모리셀에 접근하고자 하는 어드레스인 경우 제어신호(SEL)를 인에이블 하여 출력한다. 즉, 도면과 같이 반도체 메모리장치가 구성된 경우에는 X어드레스가 워드라인 1,2(WL 1,2)를 억세스(access) 하려는 어드레스인 경우 제어신호(SEL)가 인에이블 된다. 제어신호(SEL)는 라이트반전부(320)에 입력되는 제어신호(SEL_WT)(라이트제어신호)와 리드반전부(330)에 입력되는 제어신호(SEL_RD)(리드반전제어신호)가 같은 타이밍에 인에이블 되는 신호일 수도 있고(동일신호사용), 다른 타이밍에 인에이블 되는 신호(인에이블 조건은 같고 타이밍만 다른 신호 사용)일 수도 있는데 이에 대해서는 스크램블부(310)의 상세 도면과 함께 후술하기로 한다.

라이트반전부(320)는 제어신호(SEL_WT)에 응답하여 제어신호(SEL_WT)가 인에이블 되면 라이트경로(Write Path)의 데이터를 반전시킨다. 라이트드라이버(WDRV)에 입력되는 글로벌 입출력라인(GIO: Global Input/Output Line)의 데이터를 반전할 수도 있으며 라이트드라이버(WDRV)의 출력을 반전할 수도 있지만, 도면에는 라이트드라이버(WDRV: Write Driver)에 입력되는 글로벌 입출력라인(GIO)의 데이터를 반전하는 경우를 도시하였다. 본 발명에서는 라이트반전부(320)에 의해 부비트라인(BLb)에 라이트될 데이터를 반전하여 입력하기 때문에 종래와는 다르게 부비트라 인(BLb)에도 외부데이터와 동일한 위상의 데이터가 라이트될 수 있다. 도면을 보면, DQ핀으로 '0'의 데이터가 입력될 때 부비트라인(BLb)의 메모리셀에도 '0'이 그대로 라이트되는 것을 확인할 수 있다.

리드반전부(330)는 제어신호(SEL_RD)에 응답하여 제어신호(SEL_RD)가 인에이블 되면 리드경로(Read Path)의 데이터를 반전시킨다. 리드경로에서 어느 한 부분의 데이터를 반전하게 구성하면 되지만, 도면에는 입출력센스앰프(IOSA: Input/Output Sense Amplifier)로 입력되는 로컬 입출력라인(LIO: Local Input/Output Line)의 데이터를 반전하는 경우를 도시하였다. 본 발명에서는 부비트라인(BLb)에 데이터가 라이트될 때 상기 라이트반전부(320)에 의해 데이터가 반전되어 라이트된다. 따라서 라이트된 데이터가 다시 리드될 때 리드반전부(330)에 의해 다시 본래대로 반전되도록 하는 것이다. 본 발명은 단지 부비트라인(BLb)에 데이터가 라이트될 때 반전하여 라이트되도록 하고, 부비트라인(BLb)의 데이터가 다시 리드될 때 다시 반전하여 리드되도록 한다. 따라서 메모리장치는 종래와 같이 정상적으로 동작 될 수 있다.

도 4는 도 3의 스크램블부(310)의 일실시예 구성도이다.

도면에 도시된 바와 같이, 스크램블부(310)는 어드레스(AX0, AX1)가 부비트라인(BLb)의 메모리셀에 접근하고자 하는 어드레스인 경우 인에이블 되는 예비제어신호(X01)를 출력하는 디코더부(410)와 메모리장치의 리드 또는 라이트 동작시 인에이블 되는 신호(CASEN)와 예비제어신호(X01)에 응답하여 제어신호(SEL)를 출력하는 트리거부(420)를 포함하여 구성될 수 있다.

도면에 도시된 디코더부(410)는 도 3과 같이 반도체 메모리장치가 4개의 워드라인(WL 0,1,2,3)으로 구성되고, AX0, AX1이 다른 논리값을 가지면 부비트라인(BLb)의 메모리셀을 제어하는 워드라인(WL 1,2)이 선택되는 경우의 디코더부(410)를 예시한 것으로, 본 발명이 적용되는 메모리장치에 따라 다르게 구성되어야 할 것이다.

실제 메모리장치에서도 부비트라인(BLb)을 제어하는 워드라인(WL)이 선택되는 경우 예비반전제어신호(X01)가 인에이블 되도록 구성하면 되며, 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 얼마든지 구현하는 것이 가능하다.

트리거부(420)는 제어신호(SEL)가 인에이블 되는 타이밍을 조절하기 위한 곳으로, 예비제어신호(X01)가 인에이블 되고, CASEN신호가 인에이블 될 때 제어신호(SEL)를 인에이블해 출력한다. CASEN신호는 메모리장치의 컬럼(column)동작과 관련된 로직인 CAS(Column Address Strobe)로직에서 출력되는 신호로, 메모리장치의 리드/라이트 동작시 인에이블 된다. 도 4의 스크램블부는 라이트 드라이버(WDRV)나 입출력센스앰프(IOSA)를 제어하는 신호의 타이밍이 같고, 제어신호(SEL)가 동일한 경우의 실시예를 나타낸다.(라이트반전제어신호, 리드반전제어신호로 나누어지지 않은 때의 실시예)

도 5는 도 3의 스크램블부(310)의 다른실시예 구성도이다.

도 4는 제어신호(SEL)가 라이트제어신호(SEL_WT)와 리드제어신호(SEL_RD)로 나누어지지 않은 경우를 실시예를 도시하고 있지만, 도 5는 제어신호(SEL)가 라이 트제어신호(SEL_WT)와 리드제어신호(SEL_RD)로 나누어진 경우의 실시예를 도시한다.

이러한 경우 스크램블부는, 어드레스(AX0, AX1)가 부비트라인(BLb)의 메모리셀에 접근하고자 하는 어드레스인 경우 인에이블 되는 예비제어신호(X01)를 출력하는 디코더부(510)와 메모리장치의 리드동작시 인에이블 되는 신호(CASRD)와 예비제어신호(X01)에 응답하여 리드제어신호(SEL_RD)를, 메모리장치의 라이트동작시 인에이블 되는 신호(CASWT)와 예비제어신호(X01)에 응답하여 라이트반전신호(SEL_WT)를 출력하는 트리거부(520)를 포함하여 구성될 수 있다.

디코더부(510)는 도 4의 디코더부(410)와 동일하며, 트리거부(520)의 구성이 도 4와 다르다.

즉, 도 5는 라이트드라이버(WDRV)를 제어하는 신호와 입출력센스앰프(IOSA)를 제어하는 신호의 타이밍을 다르게 구성할 경우의 실시예를 나타내는데, 트리거부(520)는 리드 동작시 인에이블 되는 CASRD신호에 동기되어 리드제어신호(SEL_RD)를 출력하게 되고, 라이트동작시 인에이블 되는 CASWT신호에 동기되어 라이트제어신호(SEL_WT)를 출력하게 된다.

도 6은 도 3의 라이트반전부(320)의 일실시예 구성도이다.

도면에 도시된 바와 같이, 라이트반전부는 라이트경로(GIO)의 데이터를 반전시켜 통과시키는 제1패스게이트(PG61), 및 라이트경로(GIO)의 데이터를 그대로 통과시키는 제2패스게이트(PG62)를 포함하며, 제1 및 제2패스게이트(PG61, PG62)는 제어신호(SEL)(또는 라이트제어신호, SEL_WT)에 의해 온/오프되는 것을 특징으로 한다.

그 동작을 살펴보면, 제어신호(SEL)가 인에이블 되면 제1패스게이트(PG61)가 온 되고, 제어신호(SEL)가 디스에이블 되면 제2패스게이트(PG62)가 온 된다. 따라서 제어신호(SEL)가 인에이블 될 경우에 라이트 드라이버(WDRV)에 입력되는 글로벌 입출력라인(GIO)의 데이터를 반전하게 된다. 또한 제어신호(SEL) 디스에이블시에는 종래와 마찬가지로 글로벌 입출력라인(GIO)의 데이터를 그대로 통과시킨다.

도 7은 도 3의 라이트반전부(320)의 다른 실시예 구성도이다.

도 7에 도시된 라이트반전부는 도 6과는 다른 구성을 갖지만 그 동작을 동일하다. 즉, 제어신호(SEL)가 인에이블 되면 라이트드라이버(WDRV)로 입력되는 글로벌 입출력라인(GIO)의 데이터를 반전시키고 제어신호(SEL)가 디스에이블 되면 라이트드라이버(WDRV)로 입력되는 글로벌 입출력라인(GIO)의 데이터를 그대로 통과시킨다.

도 8은 도 3의 리드반전부(330)의 일실시예 구성도이다.

리드반전부(330)는 제어신호(SEL)(또는 리드제어신호(SEL_RD)에 응답하여 리드경로(Read path)의 데이터를 반전시킨다. 도 8에는 리드경로 중 입출력센스앰프(IOSA)에 입력되는 로컬 입출력라인(LIO, LIOb)의 데이터를 반전시키는 리드반전부가 도시되어 있다.

도면에 도시된 바와 같이 리드반전부(330)는, 제어신호(SEL)에 응답하여 온/오프되며 리드경로인 로컬 입출력라인(LIO, LIOb, 도면의 IN, INb가 각각 대응)의 데이터를 반전하여 또는 그대로 통과시키는 복수의 패스게이트들(PG81, PG82, PG83, PG84)을 포함하여 구성될 수 있다.

잘 알려진 바와 같이, 로컬 입출력라인은 LIO, LIOb의 쌍으로 이루어져 있으므로 로컬 입출력라인의 데이터를 반전하는 것은 LIO와 LIOb를 서로 바꾸어 줌으로써도 가능해진다. 도면에 도시된 리드반전부(330)는 제어신호(SEL)에 응답하여 LIO와 LIOb를 서로 바꾸어주는 것이다.

그 동작을 보면, 제어신호(SEL)가 인에이블 되는 경우 패스게이트 PG82, PG83이 온 된다. 따라서 IN은 OUTb로 INb는 OUT으로 서로 바뀌어서 출력된다.(즉, IN, INb로 LIO, LIOb가 입력되면 LIO와 LIOb를 바꾸어 출력한다.) 그리고 제어신호(SEL)가 디스에이블 되면 패스게이트 PG81, PG84가 온 되어 IN은 OUT으로 INb는 OUTb로 그대로 출력된다.

도 9는 도 8의 리드반전부(330)를 일반적인 입출력센스앰프(IOSA)의 입력단에 연결한 것을 도시한 도면이다.

도면의 입출센스앰프(IOSA)는 LIO, LIOb의 전위차를 증폭하는 일반적인 입출력센스앰프(IOSA)에 해당하며, 도면과 같이 도 8의 리드반전부(330)를 입출력센스앰프(IOSA)의 입력단 측에 구비하게 구성할 수 있다.

도 10은 도 8의 리드반전부(330)를 일반적인 입출력센스앰프(IOSA)의 출력단에 연결한 것을 도시한 도면이다.

리드반전부(330)는 도 9처럼 입출력센스앰프(IOSA)의 입력단 측의 데이터를 반전하게 적용할 수도 있지만, 도 10에 도시한 바와 같이 입출력센스앰프(IOSA)의 출력단 측에서 데이터를 반전하게 구성할 수도 있다.

도 11은 리드반전부(330)를 도 8~10과 다르게 구성한 실시예 도면이다.

도 11의 리드반전부(330)는 제어신호(SEL)가 인에이블 되면 ISOTP_12 신호를 인에이블 시켜 이를 입력받는 바이어스 트랜지스터를 구동한다. 따라서 종래와는 다르게 LIO, LIOb가 서로 바뀌어 입출력센스앰프(IOSA)에 입력되게 한다. 또한, 제어신호(SEL)가 디스에이블 되면 ISOTP_03 신호를 인에이블 시키고 이를 입력받는 바이어스 트랜지스터를 구동한다. 따라서 LIO, LIOb가 종래와 동일하게 입력되도록 한다.

즉, 도 11의 리드반전부는 그 구성은 도 8~10의 리드반전부와 다르지만 그 동작은 동일하다.

도 3을 다시 참조하여, 본 발명에 따른 반도체 메모리장치의 리드/라이트 방법에 대해 알아본다.

본 발명은 라이트(write) 동작시 입력받은 어드레스가 부비트라인(BLb)의 메모리셀에 접근하고자 하는 어드레스인 경우 제어신호(SEL, 또는 SEL_WT)를 인에이블하는 제1단계와, 제어신호(SEL 또는 SEL_WT)에 응답하여 라이트경로의 데이터를 반전하는 제2단계를 포함하여 라이트 동작을 수행해 부비트라인(BLb)에도 정비트라인(BL)과 같은 위상을 가지는 데이터가 라이트 되도록 한다. 또한, 리드 (read)동작시 입력받은 어드레스가 부비트라인(BLb)의 메모리셀에 접근하고자 하는 경우 제어신호(SEL 또는 SEL_RD)를 인에이블 하는 제3단계와, 제어신호(SEL 또는 SEL_RD)에 응답하여 리드경로의 데이터를 반전하는 제4단계를 포함하여 부비트라인(BLb)의 데이터를 읽을 때 다시 반전하여 읽기 때문에 반도체 메모리장치가 정상적으로 동 작할 수 있도록 한다.

본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

상술한 본 발명에 따른 반도체 메모리장치는 외부데이터를 부비트라인에 연결된 메모리셀(Memory cell)에 기록할 때도 정비트라인의 메모리셀에 기록할 때와 동일한 위상의 데이터를 기록하는 것이 가능하다. 즉, 외부데이터 '0'을 기록할 때 정비트라인 및 부비트라인의 메모리셀 모두에 '0'이 그대로 기록되게 하는 것이 가능하다.

이는 반도체 메모리장치를 테스트할 때의 테스트패턴(test pattern)의 제작을 용이하게 한다. 종래의 반도체 메모리장의 경우에는 어느 메모리셀에 데이터가 기록되는지에 따라 위상이 달라지기 때문에 테스트 패턴을 제작할 때 어드레스를 고려해야 하는 관계로 테스트패턴의 제작이 쉽지 않았지만, 본 발명에 따른 반도체 메모리장치는 테스트패턴 제작시 어드레스를 고려할 필요가 없다는 장점이 있다.

또한, 본 발명을 적용함으로써 메모리셀의 구성형태가 다른 반도체장치에도 동일한 테스트패턴을 재활용하는 것이 가능해지고, 이는 제품의 불량분석 및 테스 트시간을 줄이는데 크게 기여하게 된다는 장점이 있다.(test time reduction)

Claims (19)

1. 어드레스가 부비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우에는 인에이블 되고, 정비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우에는 디스에이블되는 제어신호를 출력하는 스크램블부;

   라이트 동작시에 글로벌 입출력 라인의 데이터를 로컬 입출력 라인에 실어주는 라이트 드라이버;

   리드 동작시에 상기 로컬 입출력 라인의 데이터를 상기 글로벌 입출력 라인에 실어주는 입출력 센스앰프;

   상기 제어신호에 응답하여 상기 라이트 드라이버로 입력되는 데이터를 반전하는 라이트반전부; 및

   상기 제어신호에 응답하여 상기 입출력 센스앰프에 입력되는 데이터를 반전하는 리드반전부

   를 포함하는 반도체 메모리장치.
2. 제 1항에 있어서,

   상기 부비트라인의 메모리셀에 접근하고자 하는 어드레스는,

   상기 부비트라인의 메모리셀의 게이트를 제어하는 워드라인에 접근하고자 하는 어드레스인 것을 특징으로 하는 반도체 메모리장치.
3. 제 1항에 있어서,

   상기 스크램블부는,

   메모리장치가 리드 또는 라이트 동작을 수행하는 타이밍에 상기 제어신호를 출력하는 것을 특징으로 하는 반도체 메모리장치.
4. 어드레스가 부비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우에는 인에이블 되고, 정비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우에는 디스에이블되는 제어신호를 출력하는 스크램블부;

   라이트 동작시에 글로벌 입출력 라인의 데이터를 로컬 입출력 라인에 실어주는 라이트 드라이버;

   리드 동작시에 상기 로컬 입출력 라인의 데이터를 상기 글로벌 입출력 라인에 실어주는 입출력 센스앰프;

   상기 제어신호에 응답하여 상기 라이트 드라이버에서 출력되는 데이터를 반전하는 라이트반전부; 및

   상기 제어신호에 응답하여 상기 입출력 센스앰프에서 출력되는 데이터를 반전하는 리드반전부

   를 포함하는 반도체 메모리장치.
5. 어드레스가 부비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우에는 인에이블 되고, 정비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우에는 디스에이블되는 제어신호를 출력하는 스크램블부;

   라이트 동작시에 글로벌 입출력 라인의 데이터를 로컬 입출력 라인에 실어주는 라이트 드라이버;

   리드 동작시에 상기 로컬 입출력 라인의 데이터를 상기 글로벌 입출력 라인에 실어주는 입출력 센스앰프;

   상기 제어신호에 응답하여 상기 라이트 드라이버로 입력되는 데이터를 반전하는 라이트반전부; 및

   상기 제어신호에 응답하여 상기 입출력 센스앰프에서 출력되는 데이터를 반전하는 리드반전부

   를 포함하는 반도체 메모리장치.
6. 어드레스가 부비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우에는 인에이블 되고, 정비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우에는 디스에이블되는 제어신호를 출력하는 스크램블부;

   라이트 동작시에 글로벌 입출력 라인의 데이터를 로컬 입출력 라인에 실어주는 라이트 드라이버;

   리드 동작시에 상기 로컬 입출력 라인의 데이터를 상기 글로벌 입출력 라인에 실어주는 입출력 센스앰프;

   상기 제어신호에 응답하여 상기 라이트 드라이버에서 출력되는 데이터를 반전하는 라이트반전부; 및

   상기 제어신호에 응답하여 상기 입출력 센스앰프로 입력되는 데이터를 반전하는 리드반전부

   를 포함하는 반도체 메모리장치.
7. 삭제
8. 제 1항에 있어서,

   상기 리드반전부는,

   입출력센스앰프 출력단의 데이터를 반전하는 것을 특징으로 하는 반도체 메모리장치.
9. 제 1항에 있어서,

   상기 스크램블부는,

   어드레스가 부비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우 인에이블 되는 예비제어신호를 출력하는 디코더부; 및

   메모리장치의 리드 또는 라이트 동작시 인에이블 되는 신호와 상기 예비제어신호에 응답하여 상기 제어신호를 출력하는 트리거부

   를 포함하는 것을 특징으로 하는 반도체 메모리장치.
10. 제 1항에 있어서,

    상기 라이트반전부는,

    상기 라이트 드라이버로 입력되는 데이터를 반전시켜 통과시키는 제1패스게이트; 및

    상기 라이트 드라이버로 입력되는 데이터를 통과시키는 제2패스게이트를 포함하며,

    상기 제1 및 제2패스게이트는 상기 제어신호에 의해 온/오프되는 것을 특징으로 하는 반도체 메모리장치.
11. 제 1항에 있어서,

    상기 리드반전부는,

    상기 제어신호에 응답하여 온/오프되며 상기 입출력 센스앰프에 입력되는 데이터를 반전하여 또는 그대로 통과시키는 복수의 패스게이트들을 포함하는 것을 특징으로 하는 반도체 메모리장치.
12. 어드레스가 부비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우 인에이블 되며, 그 인에이블 시점은 각각 라이트 동작 리드 동작의 타이밍인 라이트제어신호와 리드제어신호를 출력하는 스크램블부;

    라이트 동작시에 글로벌 입출력 라인의 데이터를 로컬 입출력 라인에 실어주는 라이트 드라이버;

    리드 동작시에 상기 로컬 입출력 라인의 데이터를 상기 글로벌 입출력 라인에 실어주는 입출력 센스앰프;

    상기 라이트제어신호에 응답하여 상기 라이트 드라이버로 입력되는 데이터를 반전하는 라이트반전부; 및

    상기 리드제어신호에 응답하여 상기 입출력 센스앰프에 입력되는 데이터를 반전하는 리드반전부

    를 포함하는 반도체 메모리장치.
13. 제 12항에 있어서,

    상기 부비트라인의 메모리셀에 접근하고자 하는 어드레스는,

    상기 부비트라인의 메모리셀의 게이트를 제어하는 워드라인에 접근하고자 하는 어드레스인 것을 특징으로 하는 반도체 메모리장치.
14. 제 12항에 있어서,

    상기 스크램블부는,

    어드레스가 부비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우 인에이블 되는 예비제어신호를 출력하는 디코더부; 및

    메모리장치의 리드 동작시 인에이블 되는 신호와 상기 예비제어신호에 응답하여 상기 리드제어신호를, 메모리장치의 라이트 동작시 인에이블 되는 신호와 상기 예비제어신호에 응답하여 상기 라이트제어신호를 출력하는 트리거부

    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
15. 라이트 동작시 입력받은 어드레스가 부비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우 제어신호를 인에이블하는 단계;

    상기 제어신호에 응답하여 글로벌 입출력 라인의 데이터를 반전하는 단계;

    반전된 상기 글로벌 입출력 라인의 데이터를 로컬 입출력 라인으로 실어주는 단계;

    리드 동작시 입력받은 어드레스가 부비트라인의 메모리셀에 접근하고자 하는 어드레스인 경우 제어신호를 인에이블하는 단계;

    상기 제어신호에 응답하여 상기 로컬 입출력 라인의 데이터를 반전하는 단계; 및

    반전된 상기 로컬 입출력 라인의 데이터를 글로벌 입출력 라인으로 실어주는 단계

    를 포함하는 반도체 메모리장치의 리드/라이트 방법.
16. 삭제
17. 삭제
18. 삭제
19. 삭제

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