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KR102652001B1 - 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 Download PDF

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KR102652001B1
KR102652001B1 KR1020190059967A KR20190059967A KR102652001B1 KR 102652001 B1 KR102652001 B1 KR 102652001B1 KR 1020190059967 A KR1020190059967 A KR 1020190059967A KR 20190059967 A KR20190059967 A KR 20190059967A KR 102652001 B1 KR102652001 B1 KR 102652001B1
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ‘ECC’) 엔진, 입출력 게이팅 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 데이터 영역과 패리티 영역을 구비한다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이와 상기 ECC 엔진 사이에 연결된다. 상기 제어 로직 회로는 외부의 메모리 컨트롤러로부터의 커맨드를 디코딩하여 제어 신호들을 생성한다. 상기 ECC 엔진은 제1 커맨드에 의하여 수신되는 제1 기입 데이터에 기초하여 제1 패리티 데이터를 생성한다. 상기 제어 로직 회로는 상기 제1 커맨드에 이어서 수신되는 제2 커맨드의 수신 시점과 기준 구간에 기초하여 상기 제1 패리티 데이터의 상기 패리티 영역으로의 기입 시점을 조절한다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법{Semiconductor memory devices, and method of operating semiconductor memory devices}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 비휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 따라서 반도체 메모리 장치의 신뢰성을 높일 수 있는 방안이 필요하다.
본 발명의 일 목적은 신뢰성과 성능을 높일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 신뢰성과 성능을 높일 수 있는 반도체 메모리 장치의 동작 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ‘ECC’) 엔진, 입출력 게이팅 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 데이터 영역과 패리티 영역을 구비한다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이와 상기 ECC 엔진 사이에 연결된다. 상기 제어 로직 회로는 외부의 메모리 컨트롤러로부터의 커맨드를 디코딩하여 제어 신호들을 생성한다. 상기 ECC 엔진은 제1 커맨드에 의하여 수신되는 제1 기입 데이터에 기초하여 제1 패리티 데이터를 생성한다. 상기 제어 로직 회로는 상기 제1 커맨드에 이어서 수신되는 제2 커맨드의 수신 시점과 기준 구간에 기초하여 상기 제1 패리티 데이터의 상기 패리티 영역으로의 기입 시점을 조절한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ‘ECC’) 엔진, 입출력 게이팅 회로, 제어 로직 회로, 어드레스 FIFO(first-in first-out) 버퍼 및 패리티 FIFO 버퍼를 포함한다. 상기 메모리 셀 어레이는 데이터 영역과 패리티 영역을 구비한다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이와 상기 ECC 엔진 사이에 연결된다. 상기 제어 로직 회로는 외부의 메모리 컨트롤러로부터의 커맨드를 디코딩하여 제어 신호들을 생성한다. 상기 어드레스 FIFO 버퍼는 상기 패리티 영역을 액세스하기 위한 칼럼 어드레스를 저장한다. 상기 패리티 FIFO 버퍼는 제1 패리티 데이터를 저장한다. 상기 ECC 엔진은 제1 커맨드에 의하여 수신되는 제1 기입 데이터에 기초하여 상기 제1 패리티 데이터를 생성한다. 상기 제어 로직 회로는 상기 제1 기입 데이터와 상기 제1 패리티 데이터가 서로 다른 시점에 동일한 칼럼 어드레스에 기초하여 상기 데이터 영역과 상기 패리티 영역에 기입되도록 상기 입출력 게이팅 회로, 상기 어드레스 FIFO 버퍼 및 상기 패리티 FIFO 버퍼를 제어한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 데이터 영역과 패리티 영역을 구비하는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ‘ECC’) 엔진 및 상기 ECC 엔진을 제어하는 제어 로직 회로를 포함하는 반도체 메모리 장치의 동작 방법에서는 상기 제어 로직 회로에서 외부의 메모리 컨트롤러로부터 제1 커맨드와 제1 어드레스를 수신하고, 상기 제1 커맨드에 의하여 수신되는 기입 데이터에 기초하여 상기 ECC 엔진에서 패리티 데이터를 생성하면서, 상기 기입 데이터를 상기 데이터 영역의 타겟 페이지에 기입하고, 상기 제어 로직 회로에서, 상기 메모리 컨트롤러로부터의 제2 커맨드의 수신 타이밍에 기초하여 상기 패리티 데이터의 상기 패리티 영역으로서 기입 타이밍을 조절한다.
본 발명의 실시예들에 따르면, 반도체 메모리 장치가 제1 커맨드와 제2 커맨드에 수신 타이밍에 기초하여 패리티 데이터의 기입 타이밍을 조절할 수 있다. 또한, 패리티 데이터를 생성하는 것은 반도체 메모리 장치의 백그라운드 동작에 포함시켜 패리티 데이터의 생성이 기입 데이터의 기입에 영향을 미치지 않도록 할 수 있다. 따라서 반도체 메모리 장치는 기입 데이터와 패리티 데이터의 기입 타이밍을 분리할 수 있고, 이에 의하여 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4는 도 2의 반도체 메모리 장치의 하나의 뱅크 어레이와 ECC 엔진을 나타낸다.
도 5는 기입 및 독출 동작에서 도 2의 반도체 메모리 장치의 일부를 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 5의 ECC 엔진을 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 도 5의 커맨드 모니터를 나타내는 블록도이다.
도 8 및 도 9는 메인 데이터와 데이터 마스크 신호를 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 6의 플래그 생성기를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 12는 도 5의 반도체 메모리 장치에서 노멀 기입 동작이 수행되는 것을 나타낸다.
도 13은 도 5의 반도체 메모리 장치에서 마스크된 기입 동작이 수행되는 것을 나타낸다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 15는 본 발명의 실시예들에 따른 도 14의 동작 방법에서 제1 패리티 데이터를 생성하면서, 상기 기입 데이터를 상기 데이터 영역의 타겟 페이지에 기입하는 단계를 나타내는 흐름도이다.
도 16은 본 발명의 실시예들에 따른 도 14의 동작 방법에서 독출-수정 동작을 수행하여 제1 패리티 생성하는 단계를 나타내는 흐름도이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 18은 본 발명의 실시예들에 따른 도 17의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM) 또는 LPDDR4(low power DDR4) SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CLK), 커맨드(CMD), 어드레스(ADDR), 및 데이터 마스크 신호(DM)를 전송하고, 반도체 메모리 장치(200)와 메인 데이터(MD)를 주고받을 수 있다. 데이터 마스크 신호(DM)는 메인 데이터(MD)가 마스크되었는지 여부를 나타낼 수 있다. 즉 데이터 마스크 신호(DM)는 메인 데이터(MD)의 크기가 코드워드의 크기보다 작은지 여부를 나타낼 수 있다.
반도체 메모리 장치(200)는 메인 데이터(MD)가 저장되는 메모리 셀 어레이(300), 에러 정정 코드(error correction code, 이하 ‘ECC’) 엔진(400) 및 제어 로직 회로(210)를 포함할 수 있다.
ECC 엔진(400)은 마스크된 기입 동작에서 메모리 셀 어레이(300)로부에 기저장된 데이터와 패리티 데이터를 독출 데이터와 독출 패리티 데이터로 제공받아, 독출 패리티 데이터에 기초하여 상기 독출 데이터의 적어도 하나의 에러 비트를 정정하여 정정된 데이터를 생성하고, 상기 정정된 데이터와 상기 제1 기입 데이터에 기초하여 상기 제1 패리티 데이터를 생성하는 독출-수정 동작을 수행할 수 있다.
제어 로직 회로(210)는 상기 독출-수정 동작이 메인 데이터(MD)의 기입 동작에 영향을 미치지 않도록, 즉 상기 독출-수정 동작이 메인 데이터(MD)의 기입 동작과 무관하도록 ECC 엔진(400)을 제어할 수 있다. 제어 로직 회로(210)는 상기 독출-수정 동작이 반도체 메모리 장치(200)의 백그라운드 동작에 포함되도록 ECC 엔진(400)을 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 2에서는 반도체 메모리 장치(200)의 구성의 일부를 도시한다.
도 2를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(245), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), ECC 엔진(400) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제s 뱅크 어레이들(310~3s0)을 포함할 수 있다. 실시예에 있어서, 반도체 메모리 장치(200)가 DDR4 SDRAM인 경우 s는 16일 수 있다. 또한, 반도체 메모리 장치(200)가 LPDDR4 SDRAM인 경우, s는 8 일 수 있다. 이하에서, 반도체 메모리 장치(200)가 DDR4 SDRAM이고, s는 16인 것으로 가정한다.
상기 로우 디코더(260)는 제1 내지 제16 뱅크 어레이들(310~3s0)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260s)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제16 뱅크 어레이들(310~3s0)에 각각 연결된 제1 내지 제16 뱅크 칼럼 디코더들(270a~270s)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제16 뱅크 어레이들(310~3s0)에 각각 연결된 제1 내지 제16 뱅크 센스 앰프들(285a~285s)을 포함할 수 있다.
제1 내지 제16 뱅크 어레이들(310~3s0), 제1 내지 제16 뱅크 센스 앰프들(285a~285s), 제1 내지 제16 뱅크 칼럼 디코더들(270a~270s) 및 제1 내지 제16 뱅크 로우 디코더들(260a~260s)은 제1 내지 제16 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~3s0) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제16 뱅크 로우 디코더들(260a~260s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제16 뱅크 칼럼 디코더들(270a~270s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제16 뱅크 로우 디코더들(260a~260s)에 각각 인가될 수 있다.
제1 내지 제16 뱅크 로우 디코더들(260a~260s) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제16 뱅크 칼럼 디코더들(270a~270s)에 각각 인가할 수 있다.
제1 내지 제16 뱅크 칼럼 디코더들(270a~270s) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 칼럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제16 뱅크 어레이들(310~3s0)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제16 뱅크 어레이들(310~3s0) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(400)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제16 뱅크 어레이들(310~3s0) 중 하나의 뱅크 어레이에 기입될 메인 데이터(MD)는 상기 ECC 엔진(400)에서 패리티 데이터를 생성하고 상기 메인 데이터와 상기 패리티 데이터는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
데이터 입출력 버퍼(295)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 클럭 신호(CLK)에 기초하여 메인 데이터(MD)를 ECC 엔진(400)에 제공하고, 독출 동작에서는 ECC 엔진(400)으로부터 제공되는 메인 데이터(MD)를 메모리 컨트롤러(100)에 제공할 수 있다. 데이터 입출력 버퍼(295)는 또한 마스크된 기입 동작을 지시하는 데이터 마스크 신호(DM)를 ECC 엔진(400)에 제공할 수 있다.
ECC 엔진(400)은 마스크된 기입 동작에서 메모리 셀 어레이(300)에 기저장된 데이터와 패리티 데이터를 독출 데이터와 독출 패리티 데이터로 제공받아, 독출 패리티 데이터에 기초하여 상기 독출 데이터의 적어도 하나의 에러 비트를 정정하여 정정된 데이터를 생성하고, 상기 정정된 데이터와 상기 제1 기입 데이터에 기초하여 상기 제1 패리티 데이터를 생성하는 독출-수정(read-modify) 동작을 수행할 수 있다. 또한 ECC 엔진(400)은 노멀 기입 동작에서 메인 데이터(MD)를 기초로 제1 패리티 데이터를 생성할 수 있다.
또한 ECC 엔진(400)은 독출 동작에서 하나의 뱅크 어레이에서 독출된 코드워드(CW)를 입출력 게이팅 회로(290)로부터 제공받을 수 있다. ECC 엔진(400)은 독출된 코드워드(CW)에 포함되는 패리티 데이터를 이용하여 메인 데이터(MD)에 대한 ECC 디코딩을 수행하여 메인 데이터(MD)에 포함되는 적어도 하나의 에러 비트를 정정하고 정정된 데이터를 데이터 입출력 버퍼(295)에 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다.
제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL1) 및 제 ECC 엔진(400)을 제어하는 제2 제어 신호(CTL2)를 생성할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 3를 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BL1~BLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 메모리 셀들(MCs) 각각은 워드라인들(WL1~WLm) 각각과 비트라인들(BL1~BLn) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
도 4는 도 2의 반도체 메모리 장치의 하나의 뱅크 어레이와 ECC 엔진를 나타낸다.
도 4에서는 제1 뱅크 어레이(310)의 구성을 도시하였으나, 제2 내지 제16 뱅크 어레이(320~3s0)들 각각의 구성은 제1 뱅크 어레이(310)의 구성과 실질적으로 동일할 수 있다.
도 4에서는 제1 뱅크 어레이(310)의 하나의 페이지가 8Kb의 사이즈를 가지고 서브 페이지가 64b를 갖는 예가 도시된다. 또한, 각각의 서브 페이지에 대응하여 8b의 패리티가 저장되며, 64b의 서브 페이지의 데이터와 8b의 패리티가 순차적으로 독출되어 ECC 엔진(400)으로 제공된다. 에러 검출 및 정정과 관련하여 해밍 코드가 ECC 엔진(400)에 적용될 수 있다.
도 5는 기입 및 독출 동작에서 도 2의 반도체 메모리 장치의 일부를 나타낸다.
도 5에서는 제어 로직 회로(210), 제1 뱅크 어레이(310), 입출력 게이팅 회로(290), ECC 엔진(400), 패리티 FIFO(first-in first-out) 버퍼(281), 어드레스 FIFO 버퍼(283), 제1 서브 칼럼 디코더(271) 및 제2 서브 칼럼 디코더(272)가 도시되어 있다.
도 5를 참조하면, 제1 뱅크 어레이(310)는 데이터 영역(DCR) 및 패리티 영역(PCR)을 포함할 수 있다. 데이터 영역(DCR)는 복수의 제1 메모리 블록들(MB0~MB7, 311, 312, 313)을 포함할 수 있고, 패리티 영역(PCR)은 적어도 하나의 제2 메모리 블록(314)을 포함할 수 있다. 제1 메모리 블록들(311, 312, 313)은 반도체 메모리 장치(200)의 메모리 용량을 결정하는 블록이다. 제2 메모리 블록(314)은 ECC 용 및/또는 리던던시 리페어 용 블록이다.
제1 메모리 블록들(311, 312, 313) 각각은 행들 및 열들로 배열되는 복수의 제1 메모리 셀들을 포함하고, 제2 메모리 블록(314)도 행들 및 열들로 배열되는 복수의 제2 메모리 셀들을 포함한다.
입출력 게이팅 회로(290)는 제1 메모리 블록들(311, 312, 313) 및 제2 메모리 블록(294)과 각각 연결되는 복수의 스위칭 회로들(291a~291d)을 포함할 수 있다. 또한, 입출력 게이팅 회로(290)는 스위칭 회로들(291a~291c)을 통하여 데이터 영역(DCR)과 연결되는 입출력 감지 증폭기(292a) 및 기입 드라이버(292b)를 포함할 수 있고, 또한 스위칭 회로(291d)를 통하여 패리티 영역(PCR)과 연결되는 입출력 감지 증폭기(292a) 및 기입 드라이버(292b)를 포함할 수 있다. 반도체 메모리 장치(200)에서 비트라인들은 액세스할 수 있는 칼럼 로케이션의 최대 수를 나타내는 버스트 길이(burst length, BL)를 지원하기 위하여 버스트 길이에 해당하는 비트라인들이 동시에 액세스될 수 있다. 반도체 메모리 장치(200)는 예시적으로 버스트 길이가 8로 설정될 수 있다.
ECC 엔진(400)은 스위칭 회로들(291a~291d)과 상응하는 제1 데이터 라인들 및 제2 데이터 라인들(EDBIO) 각각을 통하여 연결될 수 있다.
제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 스위칭 회로들(291a~291d)을 제어하는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290a)에 제공하고, ECC 엔진(400)을 제어하는 제2 제어 신호(CTL2)를 ECC 엔진(400)에 제공할 수 있다. 또한, 제어 로직 회로(210)는 제3 제어 신호(CTL3)를 어드레스 FIFO 버퍼(283)와 제1 서브 디코더(271)에 제공하고, 제4 제어 신호(CTL4)를 패리티 FIFO 버퍼(281)와 어드레스 FIFO 버퍼(283)에 제공할 수 있다.
제어 로직 회로(210)는 메모리 컨트롤러(100)로부터 인가되는 제1 커맨드와 제2 커맨드의 수신 시점을 모니터링하는 커맨드 모니터(213)를 포함할 수 있다.
제1 커맨드(CMD)가 기입 커맨드인 경우, 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 데이터 영역(DCR)의 타겟 페이지에 기입 데이터(WMD)가 기입되도록 하면서, 제2 제어 신호(CTL2)를 ECC 엔진(400)에 제공한다. ECC 엔진(400)은 제2 제어 신호(CTL2)에 기초하여 기입 데이터(WMD)에 ECC 인코딩을 수행하여 기입 패리티 데이터(WPRT)를 생성하고, 기입 패리티 데이터(WPRT)를 패리티 FIFO 버퍼(281)에 저장한다.
제어 로직 회로(210)는 제1 커맨드에 연속하는 제2 커맨드가 기준 구간의 종료 이전에 수신되는지 여부에 기초하여 기입 패리티 데이터(WPRT)의 기입 타이밍을 조절할 수 있다.
예를 들어, 제2 커맨드가 기준 구간이 종료되기 전에 수신되는 경우, 제어 로직 회로(210)는 제2 커맨드에 의하여 수신되는 기입 데이터(제2 기입 데이터)가 데이터 영역(DCR)에 기입되는 타이밍에 기입 패리티 데이터(WPRT)가 패리티 영역(PCR)에 기입되도록 패리티 FIFO 버퍼(281), 어드레스 FIFO 버퍼(283) 및 입출력 게이팅 회로(290)를 제어할 수 있다.
예를 들어, 제2 커맨드가 기준 구간이 종료된 이후에 수신되는 경우, 제어 로직 회로(210)는 기준 구간이 종료되는 시점에 내부 기입 커맨드를 생성하고 상기 내부 기입 커맨드에 의하여 기입 패리티 데이터(WPRT)가 패리티 영역(PCR)에 기입되도록 패리티 FIFO 버퍼(281), 어드레스 FIFO 버퍼(283) 및 입출력 게이팅 회로(290)를 제어할 수 있다.
예를 들어, 제1 커맨드가 마스크된 기입 동작을 지시하는 경우, 제어 로직 회로(210)의 제어에 따라 입출력 게이팅 회로(290)는 타겟 어드레스가 지정하는 메모리 영역으로부터 독출된 기저장된 데이터와 패리티 데이터를 독출 데이터(RMD)와 독출 패리티 데이터(RPRT)로서 ECC 엔진(400)에 제공한다.
ECC 엔진(400)은 독출 패리티 데이터(RPRT)를 기초로 독출 데이터(RMD)을 ECC 디코딩을 수행하여 독출 데이터(RMD)의 적어도 하나의 에러 비트를 정정하여 정정된 데이터를 생성하고, 정정된 데이터와 제1 기입 데이터를 병합하여 제1 패리티 데이터를 생성하고, 제1 패리티 데이터를 패리티 FIFO 버퍼(281)에 저장할 수 있다.
제1 커맨드가 노멀 기입 동작을 지시하는 경우, 제어 로직 회로(210)의 제어에 따라 ECC 엔진(400)은 기입 데이터에 ECC 인코딩을 수행하여 제1 패리티 데이터를 생성하고, 제1 패리티 데이터를 패리티 FIFO 버퍼(281)에 저장할 수 있다.
제1 커맨드가 독출 동작을 지시하는 경우, 제어 로직 회로(210)의 제어에 따라 입출력 게이팅 회로(290)는 타겟 어드레스가 지정하는 메모리 위치로부터 독출된 기저장된 데이터와 패리티 데이터를 독출 데이터(RMD)와 독출 패리티 데이터(RPRT)로서 ECC 엔진(400)에 제공한다. ECC 엔진(400)은 독출 패리티 데이터(RPRT)를 기초로 독출 데이터(RMD)을 ECC 디코딩을 수행하여 독출 데이터(RMD)의 적어도 하나의 에러 비트를 정정하여 정정된 데이터를 생성하고, 정정된 데이터(C_MD)를 데이터 입출력 버퍼(295)에 제공할 수 있다.
제1 서브 칼럼 디코더(271)는 칼럼 어드레스(CADDR)를 디코딩하고 제3 제어 신호(CTL3)에 응답하여 데이터 영역(DCR)을 액세스하기 위한 칼럼 선택 신호(CSL)룰 활성화할 수 있다.
패리티 FIFO 버퍼(281)는 기입 패리티 데이터(WPRT)를 저장하고, 제4 제어 신호(CTL4)에 응답하여 지연된 기입 패리티 데이터(WPRT_D)를 기입 드라이버(293b)에 제공할 수 있다. 패리티 FIFO 버퍼(281)는 제4 제어 신호(CTL4)에 응답하여 제2 기입 데이터의 기입 타이밍 또는 내부 기입 커맨드가 생성되는 시점에 지연된 기입 패리티 데이터(WPRT_D)를 기입 드라이버(293b)에 제공할 수 있다.
어드레스 FIFO 버퍼(283)는 칼럼 어드레스(CADDR)를 저장하고, 제3 제어 신호(CTL3) 및 제4 제어 신호(CTL4) 중 적어도 하나에 응답하여 지연된 칼럼 어드레스(CADDR_D)를 제2 서브 칼럼 디코더(272)에 제공할 수 있다. 어드레스 FIFO 버퍼(283)는 제4 제어 신호(CTL4)에 응답하여 제2 기입 데이터의 기입 타이밍 또는 내부 기입 커맨드가 생성되는 시점에 지연된 칼럼 어드레스(CADDR_D)를 제2 서브 칼럼 디코더(272)에 제공할 수 있다.
제2 서브 칼럼 디코더(272)는 지연된 칼럼 어드레스(CADDR_D)를 디코딩하여 패리티 영역(PCR)을 액세스하기 위한 패리티 칼럼 선택 신호(PCSL)룰 활성화할 수 있다.
제1 서브 칼럼 디코더(271) 및 제2 서브 칼럼 디코더(272)는 도 2의 뱅크 칼럼 디코더(270a)에 포함될 수 있다.
도 6은 본 발명의 실시예들에 따른 도 5의 ECC 엔진을 나타내는 블록도이다.
도 6에서는 설명의 편의를 위하여 데이터 입출력 버퍼(295)를 함께 도시한다.
도 6을 참조하면, ECC 엔진(410)은 패리티 생성기(410), ECC 디코더(430) 및 플래그 생성기(470)를 포함할 수 있다. ECC 디코더(430)는 신드롬 생성 회로(440), 신드롬 디코더(450) 및 데이터 정정기(460)를 포함할 수 있다. 신드롬 생성 회로(440)는 체크 비트 생성기(441) 및 신드롬 생성기(443)를 포함할 수 있다.
신드롬 생성 회로(440)는 입출력 게이팅 회로(290)를 통하여 뱅크 어레이(310)에 연결되고, 신드롬 디코더(450)는 신드롬 생성 회로(440)에 연결되고, 데이터 정정기(460)는 신드롬 디코더(450)에 연결될 수 있다.
플래그 생성기(470)는 데이터 마스크 신호(DM)를 수신하고, 데이터 마스크 신호(DM)가 마스크된 기입 동작을 나타내는 경우 플래그 신호(FL)를 제1 로직 레벨(하이 레벨)로 출력하고, 노멀 기입 동작을 나타내는 경우, 래그 신호(FL)를 제2 로직 레벨(로우 레벨)로 출력할 수 있다. 플래그 생성기(470)는 플래그 신호(FL)를 패리티 생성기(410)와 ECC 디코더(430)에 제공할 수 있다.
패리티 생성기(410)는 플래그 신호(FL)에 기초하여 기입 데이터(WMD)를 이용하여 기입 패리티 데이터(WPRT)를 생성하거나 기입 데이터(WMD) 및 정정된 데이터(C_MD)를 병합하여 기입 패리티 데이터(WPRT)를 생성할 수 있다.
즉, 패리티 생성기(410)는 플래그 신호(FL)에 기초하여 기입 데이터(WMD)에 ECC 인코딩을 수행하여 기입 패리티 데이터(WPRT)를 생성하거나 기입 데이터(WMD) 및 정정된 데이터(C_MD)를 병합된 병합 데이터에 ECC 인코딩을 수행하여 기입 패리티 데이터(WPRT)를 생성할 수 있다.
체크 비트 생성기(441)는 독출 데이터(RMD)에 기초하여 체크 비트들(CHB)를 생성한다. 신드롬 생성기(443)는 독출 패리티 데이터(RPRT) 및 체크 비트들(CHB)의 상응하는 비트들 각각을 비교하여 신드롬 데이터(SDR)을 생성한다.
신드롬 디코더(450)는 신드롬 데이터(SDR)를 디코딩하여 독출 데이터(RMD)에 포함될 수 있는 적어도 하나의 에러 비트의 위치를 나타내는 에러 위치 신호(EPS)를 출력한다. 데이터 정정기(460)는 에러 위치 신호(EPS)와 독출 데이터(RMD)를 수신하고, 에러 위치 신호(EPS)에 기초하여 독출 데이터(RMD)의 적어도 하나의 에러 비트를 정정하고 정정된 데이터(C_MD)를 패리티 생성기(410)와 데이터 입출력 버퍼(295)에 제공할 수 있다.
마스크된 기입 동작에서 데이터 정정기(460)는 정정된 데이터(C_MD)를 패리티 생성기(410)에 제공하고 독출 동작에서는 데이터 정정기(460)는 정정된 데이터(C_MD)를 패리티 생성기(410)와 데이터 입출력 버퍼(295)에 제공할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 5의 커맨드 모니터를 나타내는 블록도이다.
도 7을 참조하면, 커맨드 모니터(213)는 타이머(214), 구간 비교기(215) 및 레지스터(216)를 포함할 수 있다. 레지스터(216)는 기준 구간(RINT)에 해당하는 시간 또는 기준 구간(RINT) 내의 클럭 신호(CLK)의 토글링 횟수를 저장할 수 있다.
타이머(214)는 커맨드(CMD)를 수신하고, 커맨드(CMD)가 인가될 때마다 일정한 폭을 가지는 구간 신호(INS)를 생성하여 구간 신호(INS)를 구간 비교기(215)에 제공할 수 있다. 구간 비교기(215)는 제1 커맨드에 상응하는 구간 신호(INS)가 인가되는 시점으로부터 클럭 신호(CLK)의 카운팅 동작을 시작하여, 기준 구간이 종료되기 전에 제2 커맨드가 인가되면 제1 펄스 폭을 가지는 판정 신호(DS)를 출력할 수 있다.
또한 구간 비교기(215)는 제2 커맨드의 수신 없이 기준 구간이 종료되면 기준 구간의 종료 시점에 제2 펄스 폭을 가지는 판정 신호(DS)를 출력할 수 있다. 구간 비교기(215)는 판정 신호(DS)를 도 2의 모드 레지스터(212)에 제공할 수 있다.
또한, 구간 비교기(215)는 제1 펄스 폭 또는 제2 펄스 폭을 가지는 판정 신호(DS)를 출력할 때 리셋 신호(RST)를 타이머(214)에 인가하여 타이머(214)를 리셋시킬 수 있다.
도 8 및 도 9는 메인 데이터와 데이터 마스크 신호를 나타낸다.
도 8 및 도 9를 참조하면, 메인 데이터(MD)는 복수의 단위 데이터들(UN1~UNr, r은 3 이상의 자연수)을 포함하고, 단위 데이터들(UN1~UNr) 각각은 복수의 데이터 비트들을 포함할 수 있다.
데이터 마스크 신호(DM)는 단위 데이터들(UN1~UNr)에 대응되며, 단위 데이터들(UN1~UNr) 각각의 마스킹 여부를 나타내는 마스크 비트들(DMB1~DMBr)을 포함할 수 있다. 마스크 비트들(DMB1~DMBr) 중 제1 로직 레벨을 가지는 마스크 비트는 대응되는 단위 데이터가 마스킹되는 것을 나타낸다.
즉, 도 8에서와 같이, 마스크 비트들(DMB1~DMBr) 중 적어도 하나가 제1 로직 레벨이면, 메인 데이터(MD)에 대하여 마스크된 기입 동작이 수행됨을 나타낸다. 도 9에서와 같이, 마스크 비트들(DMB1~DMBr)이 모두 제2 로직 레벨이면, 메인 데이터(MD)에 대하여 노멀 기입 동작이 수행됨을 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 6의 플래그 생성기를 나타낸다.
도 10을 참조하면, 플래그 생성기(470)는 마스크 비트들(DMB1~DMBr)에 대하여 오어 연산을 수행하여 플래그 신호(FL)를 출력하는 오어 게이트(471)를 포함할 수 있다.
마스크 비트들(DMB1~DMBr) 중 적어도 하나가 제1 로직 레벨(하이 레벨)인 경우에는 플래그 신호(FL)가 제1 로직 레벨로서 마스크된 기입 동작을 나타낼 수 있다.
마스크 비트들(DMB1~DMBr) 모두가 제2 로직 레벨(로우 레벨)인 경우에는 플래그 신호(FL)가 제2 로직 레벨로서 노멀 기입 동작을 나타낼 수 있다.
도 11은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 5 내지 도 7 및 도 11을 참조하면, 메모리 컨트롤러(100)로부터의 기입 커맨드에 응답하여 제어 로직 회로(210)에서 생성되는 내부 커맨드(ICMD)가 기입 동작(WR)을 지시하고, 기입 동작(WR)이 지시되고 시간(tWRITE)이 소요되면 기입 칼럼 선택 신호(WCSL)이 활성화되고, 기입 칼럼 선택 신호(WCSL)가 활성화되면 기입 데이터(WMD)가 데이터 영역(DCR)의 타겟 메모리 위치에 기입된다.
여기서 시간(tWRITE)은 기입 동작(WR)이 시작되어, 데이터가 기입되기 전까지의 시간을 의미할 수 있다. 즉, 시간(tWRITE)은 반도체 메모리 장치(200) 내부에서 기입 동작(WR)을 지시하는 기입 신호가 생성되고, 상기 생성된 기입 신호에 기초하여 기입 데이터(WMD)가 데이터 영역(DCR)의 타겟 메모리 위치에 기입될 때까지의 비동기 딜레이를 의미할 수 있다. 보다 상세하게는 반도체 메모리 장치(200)의 제어 로직 회로(210)가 메모리 컨트롤러(100)로부터 기입 커맨드를 수신한 시점으로부터 기입 레이턴시+버스트 길이/2의 시간이 경과한 후에 기입 동작(WR)을 지시하는 기입 신호가 반도체 메모리 장치(200) 내부적으로 생성될 수 있다.
기입 동작(WR)이 지시되고 입력되고 칼럼 액세스 지연 시간(tCCD_L) 후에 마스크된 기입 동작(MWR)을 지시하는 커맨드가 메모리 컨트롤러(100)로부터 입력된다.. 칼럼 액세스 지연 시간(tCCD_L)은 상술한 기준 구간보다 작다고 가정한다. 마스크된 기입 동작(MWR)을 지시하는 내부 커맨드(ICMD)에 응답하여 기저장된 데이터와 패리티 데이터를 독출하기 위한 내부 독출 칼럼 선택 신호(iRCSL)가 활성화되어 기저장된 데이터와 패리티 데이터가 독출 데이터와 독출 패리티 데이터로서 ECC 엔진(400)에 제공된다.
마스크된 기입 동작(MWR)을 지시되고 시간(tWRITE)이 소요되면 마스크 기입 칼럼 선택 신호(M_WCSL)이 활성화되고, 마스크 기입 칼럼 선택 신호(M_WCSL)가 활성화되면 마스크되지 않은 기입 데이터(unM_WMD)가 데이터 영역(DCR)의 타겟 메모리 위치에 기입된다.
마스크 기입 칼럼 선택 신호(M_WCSL)가 활성화되는 시점에 패리티 영역(PCR)의 기입 칼럼 선택 신호(WCSL)이 활성화되고, 활성화된 기입 칼럼 선택 신호(WCSL)에 응답하여 기입 데이터(WMD)에 기초하여 생성된 기입 패리티 데이터(WPRT)가 패리티 영역(PCR)의 해당 영역에 기입된다.
마스크된 기입 동작(MWR)이 지시되고 시간(tPRTGEN) 동안, ECC 엔진(400)은 마스크되지 않은 기입 데이터(unM_WMD)와 독출 데이터를 병합하여 병합 데이터에 해당하는 패리티 데이터(MPRT)를 생성한다. 마스크된 기입 동작(MWR)이 지시되고, 제1 구간(INT1)에 해당하는 시간(tPRTGEN)과 제2 구간(INT2)의 합에 해당하는 시간이 경과할 동안, 새로운 커맨드가 입력되지 않았으므로, 시간(tPRTGEN)이 종료되는 타이밍에 제어 로직 회로(210)는 내부 기입 신호(iWR)를 생성하고, 내부 기입 신호(iWR)에 응답하여 내부 패리티 영역(PCR)의 내부 기입 칼럼 선택 신호(iWCSL)이 활성화된다.
여기서, 제2 구간(INT2)는 제1 커맨드에 의하여 수신된 기입 데이터(WMD)가 데이터 영역(DCR)의 타겟 메모리 위치에 기입되는 시점부터 상기 메모리 위치로부터 독출될 수 있는 시점까지의 구간을 의미할 수 있다. 따라서, 기준 구간(INT)은 제1 구간(INT1)과 제2 구간(INT2)의 합과 같거나 합보다 큰 구간에 해당할 수 있다. 즉 제2 구간(INT2)은 기입 칼럼 선택 신호(WCSL)가 활성화되는 시점부터 내부 독출 칼럼 선택 신호(iRCSL)가 활성화되기 직전까지의 시점의 구간에 해당할 수 있다.
내부 기입 칼럼 선택 신호(iWCSL)가 활성화되면, 병합 데이터에 해당하는 패리티 데이터(MPRT)가 패리티 영역(PCR)의 해당 영역에 기입된다. 여기서 시간(tPRTGEN)은 패리티 생성기(410)가 병합 데이터에 기초하여 병합 데이터에 해당하는 패리티 데이터(MPRT)를 생성하는데 소요되는 시간에 해당할 수 있다.
내부 기입 커맨드(iWR)가 생성된 후, 메모리 컨트롤러(100)로부터의 커맨드에 응답하여 독출 동작(RD) 또는 프리차지 동작(PRE)이 지시될 수 있다. 도 12는 도 5의 반도체 메모리 장치에서 노멀 기입 동작이 수행되는 것을 나타낸다.
도 5, 도 8 내지 도 10 및 도 12를 참조하면, 플래그 신호(FL)가 제2 로직 레벨로 노멀 기입 동작을 지시하는 경우에, 패리티 생성기(410)는 64 비트의 기입 데이터(MD)에 기초하여 8 비트의 기입 패리티 데이터(WPRT)를 생성(512)하고, ECC 엔진(400)은 기입 데이터(MD)를 제1 뱅크 어레이(310)의 타겟 영역에 기입(511)한 후에 기입 패리티 데이터(WPRT)를 제1 뱅크 어레이(310)의 패리티 영역(PCR)에 기입한다(513).
도 13은 도 5의 반도체 메모리 장치에서 마스크된 기입 동작이 수행되는 것을 나타낸다.
도 5, 도 8 내지 도 10 및 도 13을 참조하면, 플래그 신호(FL)가 제1 로직 레벨로 마스크된 기입 동작을 지시하는 경우에, 입출력 게이팅 회로(290)는 독출 동작을 수행하여(533) 제1 뱅크 어레이(310)의 타겟 메모리 위치에 기저장된 데이터(521)와 패리티 데이터(PRT1)를 ECC 디코더(430)에 제공한다(531, 532). ECC 디코더(430)는 패리티 데이터(PRT1)를 이용하여 데이터(521)에 대하여 ECC 디코딩을 수행하여(534), 정정된 데이터(521’)를 생성기(410)에 제공한다.
패리티 생성기(410)는 일부분이 마스크된 기입 데이터(M-MD)와 정정된 데이터(521’)를 병합하여 제2 패리티 데이터(PRT2)를 생성한다(535). 입출력 게이팅 회로(290)는 일부분이 마스크된 기입 데이터(M_MD)를 제1 뱅크 어레이(310)의 타겟 메모리 위치에 기입(536)한 후에 제2 패리티 데이터(PRT2)를 기입한다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 14를 참조하면, 데이터 영역과 패리티 영역을 구비하는 메모리 셀 어레이(300), ECC 엔진(400) 및 상기 ECC 엔진(400)을 제어하는 제어 로직 회로(210)를 포함하는 반도체 메모리 장치(200)의 동작 방법에서는 제어 로직 회로(210)가 외부의 메모리 컨트롤러(100)로부터 제1 커맨드와 제1 어드레스를 수신한다(S110).
제어 로직 회로(210)는 ECC 엔진(400)과 입출력 게이팅 회로(290)를 제어하여 제1 커맨드에 의하여 수신되는 기입 데이터에 기초하여 ECC 엔진(400)에서 제1 패리티 데이터를 생성하면서, 상기 기입 데이터를 상기 데이터 영역의 타겟 페이지에 기입한다(S200).
제어 로직 회로(210)는 메모리 컨트롤러로부터의 제2 커맨드의 수신 타이밍에 기초하여 상기 제1 패리티 데이터의 상기 패리티 영역으로서 기입 타이밍을 조절한다(S300).
도 15는 본 발명의 실시예들에 따른 도 14의 동작 방법에서 제1 패리티 데이터를 생성하면서, 상기 기입 데이터를 상기 데이터 영역의 타겟 페이지에 기입하는 단계를 나타내는 흐름도이다.
도 2 내지 도 15를 참조하면, 패리티 데이터를 생성하면서, 상기 기입 데이터를 상기 데이터 영역의 타겟 페이지에 기입하기 위하여(S200), 제어 로직 회로(210)는 상기 제1 커맨드가 마스크된 기입 동작을 지시하는지 여부를 판단한다(S210).
상기 제1 커맨드가 노멀 기입 동작을 지시하는 경우(S210에서 NO), 제어 로직 회로(210)는 ECC 엔진(400)을 제어하여 기입 데이터에 기초하여 제1 패리티 생성한다(S230).
상기 제1 커맨드가 마스크된 기입 동작을 지시하는 경우(S210에서 YES), 제어 로직 회로(210)는 ECC 엔진(400)과 입출력 게이팅 회로(290)를 독출-수정 동작을 백그라운드에서 수행하여 제1 패리티 생성한다(S250). 상기 독출 수정 동작은 제어 로직 회로(210)가 입출력 게이팅 회로(290)를 제어하여 상기 제1 커맨드에 의하여 수신되는 타겟 어드레스에 해당하는 상기 메모리 셀 어레이(300)의 메모리 위치에 기 저장된 데이터와 패리티 데이터를 독출 데이터와 독출 패리티 데이터로서 ECC 엔진(400)에 제공하고, ECC 엔진(400)을 제어하여 상기 독출 패리티 데이터에 기초하여 상기 독출 데이터의 적어도 하나의 에러 비트를 정정하여 정정된 데이터를 생성하고, 상기 정정된 데이터와 상기 제1 기입 데이터에 기초하여 상기 제1 패리티 데이터를 생성한다.
도 16은 본 발명의 실시예들에 따른 도 14의 동작 방법에서 독출-수정 동작을 수행하여 제1 패리티 생성하는 단계를 나타내는 흐름도이다.
도 2 내지 도 14 및 도 16을 참조하면, 독출-수정 동작을 수행하여 제1 패리티 생성하기 위하여(S300), 제어 로직 회로(210)는 제2 커맨드가 기준 구간이 종료되기 이전에 수신되었는지 여부를 판단한다(S310).
제2 커맨드가 기준 구간이 종료되기 이전에 수신된 경우(S310에서 YES), 제어 로직 회로(210)는 ECC 엔진(400)과 입출력 게이팅 회로(290)를 제어하여 제2 커맨드에 의하여 수신된 기입 데이터의 기입 타이밍에 제1 패리티 데이터가 메모리 셀 어레이(300)의 패리티 영역(PCR)에 기입되도록 한다(S330).
제2 커맨드가 기준 구간이 종료된 후에 수신된 경우, 즉 기준 구간이 종료되기까지 제2 커맨드가 수신되지 않는 경우(S310에서 NO), 제어 로직 회로(210)는 기준 구간의 종료 타이밍에 내부 기입 커맨드를 생성하고 ECC 엔진(400)과 입출력 게이팅 회로(290)를 제어하여 상기 내부 기입 커맨드에 응답하여 제1 패리티 데이터가 메모리 셀 어레이(300)의 패리티 영역(PCR)에 기입되도록 한다(S350).
상술한 바와 같이, 상기 기준 구간은 패리티 생성기(410)가 기입 데이터나 병합된 기입 데이터에 기초하여 패리티 데이터를 생성하는데 소요되는 시간에 해당할 수 있다.
기입 데이터와 기입 데이터에 기초한 패리티 데이터는 서로 다른 칼럼 어드레스에 기초하여 서로 다른 시점에 동일한 칼럼 어드레스에 기초하여 각각 데이터 영역(DCR)과 패리티 영역(PRT)에 기입될 수 있다. 즉, 기입 데이터와 패리티 데이터는 서로 다른 시점에 활성화되는 칼럼 선택 신호에 응답하여 각각 데이터 영역(DCR)과 패리티 영역(PRT)에 기입될 수 있다. 또한, 제1 패리티 데이터를 생성하는 것은 반도체 메모리 장치(200)의 백그라운드 동작에 포함시켜 제1 패리티 데이터의 생성이 기입 데이터의 기입에 영향을 미치지 않도록 할 수 있다. 따라서 반도체 메모리 장치(200)는 기입 데이터와 패리티 데이터의 기입 타이밍을 분리할 수 있고, 이에 의하여 성능을 향상시킬 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 17을 참조하면, 반도체 메모리 장치(600)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 제1 그룹 다이(610)와 제2 그룹 다이(620)를 포함할 수 있다.
상기 제1 그룹 다이(610)는 적어도 하나의 버퍼 다이(Buffer Die, 611)를 포함할 수 있다. 상기 제2 그룹 다이(620)는 상기 버퍼 다이(611) 의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(620-1,620-2,...,620-p)을 포함할 수 있다.
상기 복수의 메모리 다이들(620-1,620-2,...,620-p) 각각은 셀 코어(622)를 포함할 수 있고, 상기 셀 코어(622)는 데이터 영역과 패리티 영역을 구비하는 메모리 셀 어레이, 입출력 게이팅 회로, 제어 로직 회로 등을 포함할 수 있다.
버퍼 다이(611)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 ECC 엔진(612)을 포함할 수 있다. 여기서, ECC 엔진(612)은 전송로의 페일을 정정하기 위한 회로이므로 비아 ECC 엔진으로 칭해질 수 있다.
반도체 메모리 장치(600)는 상기 TSV 라인들을 통해 상기 데이터 및 제어신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
전송 데이터에 발생된 전송 에러는 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성될 수 있다. 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성되는 데이터 페일은 메모리 다이 자체에 기인하여 발생되는 데이터 페일과는 구별되는 것이므로 소프트 데이터 페일일 수 있다. 이러한 소프트 데이터 페일은 전송로 전송 페일에 의해 발생된 것이므로 ECC 동작 구현에 의해 검출 및 구제될 수 있다.
전송 데이터가 64비트인 경우에 상기 전송 패리티 비트들은 8비트로 설정될 수 있다. 실시예들에 따라서, 설정되는 비트수는 가변될 수 있다.
따라서, 하나의 메모리 다이(620-p)에 형성되는 데이터 TSV 라인 그룹(632)은 64개의 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(634)은 8개의 TSV 라인들(L10~Lq)로 구성될 수 있다
데이터 TSV 라인 그룹(632)의 TSV 라인들(L1~Lp)과 패리티 TSV 라인 그룹(634)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(620-1~620-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(620-1~620-p)들 각각은 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(600)는 데이터 버스(B10)를 통해 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(610)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
비아 ECC 엔진인 ECC 엔진(612)은 데이터 TSV 라인 그룹(632)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는 지의 여부를 패리티 TSV 라인 그룹(634)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다. 전송 에러가 발생되는 경우에 ECC 엔진(612)은 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 ECC 엔진(612)은 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
상기 ECC 엔진(611)은 도 6의 ECC 엔진(400)으로 구성될 수 있다. 따라서 ECC 엔진(611)은 기입 데이터와 기입 패리티 데이터의 제공 시점을 분리할 수 있다. 실시예에 따라서, 메모리 다이들(620-1,620-2,...,620-p) 중 적어도 하나는 도 6의 ECC 엔진(400)을 포함할 수 있다. 이 경우에, 메모리 다이들(620-1,620-2,...,620-p) 중 적어도 하나에 포함되는 ECC 엔진은 기입 데이터와 기입 패리티 데이터의 기입 타이밍을 분리/조절할 수 있다.
고대역폭 메모리(high bandwidth memory; HBM) 이나 스택드 칩 구조에서 독출되는 데이터에 에러가 발생된 경우에 메모리 다이의 자체에서 발생된 에러인지 쓰루 실리콘 비아를 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러인지가 불량 유형의 분석을 위해 구별되어야 한다.
본 발명의 실시예들에서는 도 17에서와 같이 버퍼 다이에는 비아 ECC 엔진을 설치함으로써 소프트 데이터 페일의 검출 및 정정을 검증할 수 있다. 소프트 데이터 페일은 쓰루 실리콘 비아 라인들을 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러를 포함할 수 있다.
도 18은 본 발명의 실시예들에 따른 도 17의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 18은 인터포저 층의 개재 없이 호스트와 HBM을 직접 적으로 연결한 3D 칩 구조(700)를 나타낸다.
도 18을 참조하면, PCB(720)의 상부에는 플립 칩 범프(FB)들을 통해 SoC, CPG, 혹은 GPU 일 수 있는 호스트 다이(710)가 배치된다. 상기 호스트 다이(710)의 상부에는 도 17의 메모리 다이들(620)과 같은 HBM 구조를 형성하기 위한 메모리 다이들(D11~D14)이 적층된다.
도 18에서는 도 17의 버퍼 다이(610) 혹은 로직 다이가 생략되어 있으나, 메모리 다이(D11)와 호스트 다이(710) 사이에 버퍼 다이(610)가 배치될 수 있다. HBM(620) 구조를 구현하기 위해 메모리 다이들(D11~D14)에는 실리콘 관통 전극이라 불려지는 TSV 라인들이 형성된다. TSV 라인들은 메모리 다이들 사이에 형성된 마이크로 범프(MCB)들과 전기적으로 연결될 수 있다.
도 19는 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 19를 참조하면, 반도체 패키지(900)는 하나 이상의 적층형 메모리 장치(910) 및 메모리 컨트롤러(920)를 포함할 수 있다.
상기 적층형 메모리 장치(910) 및 메모리 컨트롤러(920)는 인터포저(Interposer, 930) 상에 장착되고, 적층형 메모리 장치(910) 및 메모리 컨트롤러(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 메모리 컨트롤러(920) 도 1의 메모리 컨트롤러(100)와 실질적으로 동일한 기능을 수행할 수 있다.
적층형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 적층형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 적층형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고 상기 버퍼 다이는 ECC 엔진을 포함할 수 있고. 복수의 메모리 다이들은 각각 메모리 셀 어레이를 구비할 수 있고, 메모리 셀 어레이는 데이터 영역 및 패리티 영역을 구비할 수 있다. 또한 복수의 메모리 다이들 각각은 어드레스 FIFO 버퍼 및 패리티 FIFO 버퍼를 포함할 수 있다. 따라서 복수의 메모리 다이들 각각은 기입 데이터와 패리티 데이터의 기입 타이밍을 분리하고, 패리티 데이터의 기입 타이밍을 조절할 수 있다.
인터포저(930) 상에는 다수 개의 적층형 메모리 장치(910)들이 장착될 수 있으며, 메모리 컨트롤러(920)는 다수개의 적층형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 적층형 메모리 장치(910)들 각각과 , 메모리 컨트롤러(920)는 물리 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 적층형 메모리 장치(910)들과 메모리 컨트롤러(920) 사이에서 통신이 수행될 수 있다. 한편, 적층형 메모리 장치(910)가 직접 액세스 영역을 포함하는 경우, 패키지 기판(940)의 하부에 장착되는 도전 수단(예컨대, 솔더볼(950)) 및 직접 액세스 영역을 통해 테스트 신호가 스택형 메모리 장치(910) 내부로 제공될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에서는 반도체 메모리 장치가 제1 커맨드와 제2 커맨드에 수신 타이밍에 기초하여 패리티 데이터의 기입 타이밍을 조절할 수 있다. 또한, 패리티 데이터를 생성하는 것은 반도체 메모리 장치의 백그라운드 동작에 포함시켜 패리티 데이터의 생성이 기입 데이터의 기입에 영향을 미치지 않도록 할 수 있다. 따라서 반도체 메모리 장치는 기입 데이터와 패리티 데이터의 기입 타이밍을 분리할 수 있고, 이에 의하여 성능을 향상시킬 수 있다.
본 발명은 반도체 메모리 장치 및 반도체 메모리 장치를 채용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 데이터 영역과 패리티 영역을 구비하는 메모리 셀 어레이;
    에러 정정 코드(error correction code; 이하 ‘ECC’) 엔진;
    상기 메모리 셀 어레이와 상기 ECC 엔진 사이에 연결되는 입출력 게이팅 회로;
    외부의 메모리 컨트롤러로부터의 커맨드를 디코딩하여 제어 신호들을 생성하는 제어 로직 회로를 포함하고,
    상기 ECC 엔진은 제1 커맨드에 의하여 수신되는 제1 기입 데이터에 기초하여 제1 패리티 데이터를 생성하고,
    상기 제어 로직 회로는 상기 제1 커맨드에 이어서 수신되는 제2 커맨드의 수신 시점과 기준 구간에 기초하여 상기 제1 패리티 데이터의 상기 패리티 영역으로의 기입 시점을 조절하고,
    상기 기준 구간은 상기 ECC 엔진이 상기 제1 기입 데이터에 기초하여 상기 제1 패리티 데이터를 생성하는 구간과 상기 제1 기입 데이터를 기입한 시점부터 상기 제1 기입 데이터를 독출할 수 있는 시점까지의 구간의 합과 같거나 큰 구간에 해당하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 패리티 영역을 액세스하기 위한 칼럼 어드레스를 저장하는 어드레스 FIFO 버퍼; 및
    상기 제1 패리티를 저장하는 패리티 FIFO 버퍼를 더 포함하고,
    상기 제어 로직 회로는 상기 기준 구간이 종료되기 이전에 상기 제2 커맨드가 수신되는 경우, 상기 제2 커맨드에 의하여 수신되는 제2 기입 데이터가 상기 데이터 영역에 기입되는 시점에, 상기 제1 패리티 데이터가 상기 패리티 영역에 기입되도록 상기 입출력 게이팅 회로, 상기 어드레스 FIFO 버퍼 및 상기 패리티 FIFO 버퍼를 제어하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 패리티 영역을 액세스하기 위한 칼럼 어드레스를 저장하는 어드레스 FIFO 버퍼; 및
    상기 제1 패리티를 저장하는 패리티 FIFO 버퍼를 더 포함하고,
    상기 제어 로직 회로는 상기 기준 구간이 종료된 후에 상기 제2 커맨드가 수신되는 경우, 상기 제어 로직 회로는 상기 기준 구간의 종료되는 시점에 내부 기입 커맨드를 생성하여 상기 제1 패리티 데이터가 상기 패리티 영역에 기입되도록 상기 입출력 게이팅 회로, 상기 어드레스 FIFO 버퍼 및 상기 패리티 FIFO 버퍼를 제어하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 패리티 영역을 액세스하기 위한 칼럼 어드레스를 저장하는 어드레스 FIFO 버퍼; 및
    상기 제1 패리티를 저장하는 패리티 FIFO 버퍼를 더 포함하고,
    상기 제어 로직 회로는 서로 다른 시점에 활성화되는 칼럼 선택 신호들에 의하여 상기 제1 기입 데이터와 상기 제1 패리티 데이터가 각각 상기 데이터 영역과 상기 패리티 영역에 기입되도록 상기 입출력 게이팅 회로, 상기 어드레스 FIFO 버퍼 및 상기 패리티 FIFO 버퍼를 제어하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 커맨드가 마스크된 기입 동작을 지시하는 경우, 상기 제어 로직 회로는
    상기 입출력 게이팅 회로를 제어하여 상기 제1 커맨드에 의하여 수신되는 타겟 어드레스에 해당하는 상기 메모리 셀 어레이의 메모리 위치에 기 저장된 데이터와 패리티 데이터를 독출 데이터와 독출 패리티 데이터로서 상기 ECC 엔진에 제공하고,
    상기 ECC 엔진을 제어하여 상기 독출 패리티 데이터에 기초하여 상기 독출 데이터의 적어도 하나의 에러 비트를 정정하여 정정된 데이터를 생성하고, 상기 정정된 데이터와 상기 제1 기입 데이터에 기초하여 상기 제1 패리티 데이터를 생성하는 독출-수정 동작을 수행하도록 하고,
    상기 제어 로직 회로는 상기 독출-수정 동작이 상기 제1 기입 데이터의 기입 동작과 무관하도록 상기 ECC 엔진과 상기 입출력 게이팅 회로를 제어하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 ECC 엔진은
    ECC 디코더; 및
    패리티 생성기를 포함하고,
    상기 ECC 디코더는
    상기 입출력 게이팅 회로를 통하여 상기 메모리 셀 어레이에 연결되는 신드롬 생성 회로;
    상기 신드롬 생성 회로에 연결되는 신드롬 디코더; 및
    상기 신드롬 디코더에 연결되는 데이터 정정기를 포함하고,
    상기 제1 커맨드가 마스크된 기입 동작을 지시하는 경우,
    상기 신드롬 생성 회로는 상기 제1 커맨드에 의하여 수신되는 타겟 어드레스에 해당하는 상기 메모리 셀 어레이의 메모리 위치에 기 저장된 데이터와 패리티 데이터를 독출 데이터와 독출 패리티 데이터로서 제공받고 상기 독출 데이터와 상기 독출 패리티 데이터에 기초하여 신드롬 데이터를 생성하고,
    상기 신드롬 디코더는 상기 신드롬 데이터를 디코딩하여 상기 독출 데이터의 적어도 하나의 에러 비트의 위치를 나타내는 에러 위치 신호를 생성하고,
    상기 데이터 정정기는 상기 에러 위치 신호에 기초하여 상기 독출 데이터의 상기 적어도 하나의 에러 비트를 정정하여 정정된 데이터를 출력하고,
    상기 패리티 생성기는 플래그 신호에 기초하여 상기 제1 기입 데이터와 상기 정정된 데이터를 병합하여 상기 제1 패리티 데이터를 생성하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 마스크된 기입 동작을 지시하는 데이터 마스크 신호에 기초하여 상기 플래그 신호를 생성하는 플래그 생성기를 더 포함하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 제어 로직 회로는 상기 제1 커맨드와 상기 제2 커맨드의 수신 시점을 모니터링하는 커맨드 모니터를 포함하고,
    상기 제어 로직 회로는 상기 모니터링 결과에 더 기초하여 상기 제어 신호들을 생성하는 반도체 메모리 장치.
  9. 데이터 영역과 패리티 영역을 구비하는 메모리 셀 어레이;
    에러 정정 코드(error correction code; 이하 ‘ECC’) 엔진;
    상기 메모리 셀 어레이와 상기 ECC 엔진 사이에 연결되는 입출력 게이팅 회로;
    외부의 메모리 컨트롤러로부터의 커맨드를 디코딩하여 제어 신호들을 생성하는 제어 로직 회로;
    상기 패리티 영역을 액세스하기 위한 칼럼 어드레스를 저장하는 어드레스 FIFO(first-in first-out) 버퍼; 및
    제1 패리티 데이터를 저장하는 패리티 FIFO 버퍼를 포함하고,
    상기 ECC 엔진은 제1 커맨드에 의하여 수신되는 제1 기입 데이터에 기초하여 상기 제1 패리티 데이터를 생성하고,
    상기 제어 로직 회로는 상기 제1 기입 데이터와 상기 제1 패리티 데이터가 서로 다른 시점에 동일한 칼럼 어드레스에 기초하여 상기 데이터 영역과 상기 패리티 영역에 기입되도록 상기 입출력 게이팅 회로, 상기 어드레스 FIFO 버퍼 및 상기 패리티 FIFO 버퍼를 제어하는 반도체 메모리 장치.
  10. 데이터 영역과 패리티 영역을 구비하는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ‘ECC’) 엔진 및 상기 ECC 엔진을 제어하는 제어 로직 회로를 포함하는 반도체 메모리 장치의 동작 방법으로서,
    상기 제어 로직 회로에서 외부의 메모리 컨트롤러로부터 제1 커맨드와 제1 어드레스를 수신하는 단계;
    상기 제1 커맨드에 의하여 수신되는 기입 데이터에 기초하여 상기 ECC 엔진에서 패리티 데이터를 생성하면서, 상기 기입 데이터를 상기 데이터 영역의 타겟 페이지에 기입하는 단계; 및
    상기 제어 로직 회로에서, 상기 메모리 컨트롤러로부터의 제2 커맨드의 수신 타이밍에 기초하여 상기 패리티 데이터의 상기 패리티 영역으로서 기입 타이밍을 조절하는 반도체 메모리 장치의 동작 방법.
KR1020190059967A 2019-05-22 2019-05-22 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 Active KR102652001B1 (ko)

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