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CN116741224B - 数据写入电路、数据写入方法存储器 - Google Patents

数据写入电路、数据写入方法存储器 Download PDF

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CN116741224B
CN116741224B CN202210203725.5A CN202210203725A CN116741224B CN 116741224 B CN116741224 B CN 116741224B CN 202210203725 A CN202210203725 A CN 202210203725A CN 116741224 B CN116741224 B CN 116741224B
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Abstract

本公开涉及半导体电路设计领域，特别涉及一种数据写入电路、数据写入方法存储器，包括：延时生成模块，基于初始抓取信号和每一存储区域的数据传输延迟，生成每一存储区域的子抓取信号，并基于所有子抓取信号生成抓取使能信号；每一存储区域的接收到全局数据线传输的数据的时间和接收到列选择信号的时间之间的时间间距满足预设范围；读写控制模块基于抓取使能信号，将数据总线上的数据写入全局数据线；全局数据线基于列选择信号通过列译码模块将数据传输至存储区域，以优化DRAM的tCCD。

Description

数据写入电路、数据写入方法存储器
技术领域
本公开涉及半导体电路设计领域，特别涉及一种数据写入电路、数据写入方法存储器。
背景技术
动态随机存储存储器(Dynamic Random Access Memory，DRAM)在进行写操作时，首先会激活字线WL，需要被写入的数据通过传输总线DQ传输至目标存储区域的读写控制模块RWCB处，由读写控制模块RWCB抓取后，数据由传输总线DQ传输至全局数据线YIO上，经过全局数据线YIO传输至相应存储阵列中，在存储阵列中，通过列选择信号YS驱动列译码模块Ydec将全局数据线YIO上的数据传输至本地数据线LIO上，通过本地数据线LIO将数据传输至相应位线BL，从而写入相应存储单元(由字线WL和位线BL选中)中。
由于列译码模块和读写控制模块的位置设置关系及列选择信号YS存在较高的RC负载，导致列选择信号YS在不同存储区域实际起作用的耗时存在差异，对于不同存储区域列选择信号YS和全局数据线YIO的传输方向相反的情况，列选择信号YS需要在全局数据线YIO上的数据传输完毕后打开，在进行连续写操作时，部分存储区域全局数据线YIO传输时间长，但列选择信号YS打开较早；部分存储区域全局数据线YIO传输时间短，但列选择信号YS打开时间最晚，严重限制了对DRAM的tCCD(Cas to Cas delay)的提升。
对于不同存储区域列选择信号YS和全局数据线YIO的传输方向相同的情况，在进行连续写操作时，部分存储区域全局数据线YIO传输时间长，相应列选择信号YS打开较晚；但由于列选择信号YS存在较高的RC负载，仍会导致列选择信号YS在不同存储区域实际起作用的耗时存在差异，若读写控制模块RWCB抓取数据总线DQ的时间是固定的，不同存储区域实际进行数据写入的时间仍然存在差异，从而也将限制DRAM的tCCD(Cas to Cas delay)，影响DRAM的读写速度。
发明内容
本公开实施例提供一种数据写入电路、数据写入方法存储器，以统一不同存储区域接收到列选择信号YS和全局数据线YIO传输的数据的时间间距，从而优化DRAM的tCCD。
本公开实施例提供了一种数据写入电路，应用于存储器，存储器包括读写控制模块、列译码模块及多个存储区域，包括：延时生成模块，被配置为，基于初始抓取信号和每一存储区域的数据传输延迟，生成每一存储区域的子抓取信号，并基于所有子抓取信号生成抓取使能信号；其中，靠近列译码模块的存储区域对应的数据传输延迟小于远离列译码模块的存储区域对应的数据传输延迟；每一存储区域的接收到全局数据线传输的数据的时间和接收到列选择信号的时间之间的时间间距满足预设范围；读写控制模块被配置为，基于抓取使能信号，将数据总线上的数据写入全局数据线；全局数据线被配置为，基于列选择信号通过列译码模块将数据传输至存储区域。
本实施例通过根据初始抓取信号生成每一存储区域的子抓取信号，以调整每一存储区域的待写入数据，在不同时刻被读写控制模块抓取，以实现对不同存储区域接收到全局数据线的数据与接收列选择信号之间的时间间距的统一，使得每一存储区域的接收到全局数据线传输的数据的时间和接收到列选择信号的时间之间的时间间距满足预设范围，从而统一不同存储区域中列选择信号和数据在全局数据线上传输完毕之间的时间间距，优化DRAM的tCCD。
另外，延时生成模块，包括：延时单元，被配置为，生成对应于每一存储区域的子抓取信号；整合单元，被配置为，基于具有开启状态字线所属的存储区域对应的子抓取信号，生成抓取使能信号。
另外，延时单元包括多个延时子单元；多个延时子单元相互串联；串联的多个延时子单元中，第一级延时子单元的输入端用于接收初始抓取信号，相邻两个延时子单元的连接线和最后一级延时子单元的输出端用于输出对应于不同存储区域的子抓取信号；其中，不同的子抓取信号具有不同的数据传输延迟。
另外，每一延时子单元中设置有偶数个反相器，且部分延时子单元中反相器的数量不相同。
另外，每一延时子单元中设置有偶数个反相器，且每一延时子单元中反相器的数量相同。
另外，整合单元，包括：多个初级与非门，每一初级与非门对应一存储区域，其中，初级与非门的一输入端用于接收对应存储区域的区域指示信号，另一输入端用于接收对应存储区域的子抓取信号；区域指示信号用于表征处于开启状态的字线所属的存储区域；多个初级与非门的输出端连接至同一输出或门，输出或门用于输出抓取使能信号；通过将多个有效的子抓取信号中的有效电平集成到同一有效电平上，获取抓取使能信号，从而基于抓取使能信号驱动被选中的多个存储区域，以实现对不用存储区域的连续读写。
另外，整合单元，还包括：多个次级与非门，次级与非门的数量小于初级与非门的数量，且每一次级与非门至少连接两个初级与非门；多个初级与非门的输出端连接至同一输出或门，输出或门用于输出抓取使能信号，包括：多个次级与非门的输出端连接至同一输出或门。
另外，延时生成模块，包括：处理单元，被配置为，根据被开启的字线地址，获取被开启的字线地址所属的存储区域，并基于存储区域的位置获取存储区域对应的预设值；计数单元，连接处理单元，被配置为，接收到初始抓取信号，基于时钟信号进行计数，当计数值等于预设值时，输出对应存储区域的子抓取信号；整合单元，被配置为，基于具有开启状态字线所属的存储区域对应的子抓取信号，生成抓取使能信号。
另外，延时生成模块，还包括：预存单元，连接处理单元，被配置为，预存各存储区域所对应的预设值。
另外，时钟信号为存储器的内部时钟信号。
另外，每一存储区域的接收到全局数据线传输的数据的时间和接收到列选择信号的时间之间的时间间距相等，以进一步优化DRAM的tCCD。
另外，数据传输延迟的值等于数据在存储区域与读写控制模块之间全局数据线上的传输延迟。
本公开实施例还提供了一种数据写入方法，应用于上述数据写入电路，包括：提供初始抓取信号；基于初始抓取信号和每一存储区域的数据传输延迟，生成每一存储区域的子抓取信号，数据传输延迟为数据在存储区域与读写控制模块之间全局数据线上的传输延迟，以使每一存储区域的接收到全局数据线传输的数据的时间和接收到列选择信号的时间之间的时间间距满足预设范围；其中，靠近列译码模块的存储区域对应的数据传输延迟小于远离列译码模块的存储区域对应的数据传输延迟；基于所有子抓取信号，生成抓取使能信号；基于抓取使能信号，将数据总线上的数据写入全局数据线；基于列选择信号，将全局数据线上的数据写入子抓取信号对应存储区域。
另外，基于所有子抓取信号，生成抓取使能信号，包括：将每一子抓取信号的有效电平集成在同一信号上，生成抓取使能信号；或，将部分子抓取信号共有的有效电平，集成在次级抓取信号上，将每一次级抓取信号的有效电平集成在同一信号上，生成抓取使能信号。
另外，基于初始抓取信号和存储区域与读写控制模块之间全局数据线的数据传输延迟，生成对应于每一存储区域的子抓取信号，包括：获取每个存储区域与读写控制模块之间全局数据线的数据传输延迟；基于初始抓取信号以及数据传输延迟，生成对应于每一存储区域的子抓取信号。
另外，基于初始抓取信号和存储区域与读写控制模块之间全局数据线的数据传输延迟，生成对应于每一存储区域的子抓取信号，包括：获取被开启的字线地址；获取被开启的字线所属的存储区域，并基于存储区域的位置获取存储区域对应的预设值；基于所初始抓取信号和时钟信号进行计数，当计数值等于预设值，输出预设值对应存储区域的子抓取信号。
另外，数据传输延迟的值等于数据在存储区域与读写控制模块之间全局数据线上的传输延迟。
本公开实施例还提供了一种存储器，多个存储区域及列译码模块；采用上述数据写入电路将数据传输至全局数据线；每一存储区域连接全局数据线，并基于列选择信号，通过列译码模块接收并存储全局数据线上传输的数据。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领缺普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的DRAM进行数据存储的部分结构示意图；
图2为本公开一实施例提供的初始抓取信号和子抓取信号的时序示意图；
图3为本公开一实施例提供的数据写入电路对于不同存储区域的信号写入时序；
图4和图5为本公开一实施例提供的延时生成模块的结构示意图；
图6为本公开一实施例提供的延时单元的结构示意图；
图7为本公开一实施例提供的整合单元的结构示意图；
图8为本公开另一实施例提供的数据写入方法的流程示意图。
具体实施方式
由于列译码模块和读写控制模块的位置设置关系，对于不同存储区域，列选择信号YS和全局数据线YIO的传输方向相反的情况，列选择信号YS需要在全局数据线YIO上的数据传输完毕后打开，在进行连续写操作时，部分存储区域全局数据线YIO传输时间长，但列选择信号YS打开最早；部分存储区域全局数据线YIO传输时间短，但列选择信号YS打开时间最晚，严重限制了对DRAM的tCCD(Cas to Cas delay,CAS命令到CAS命令之间的时间间隔，CAS是指Column Address Strobe，列地址选通)的提升。
对于不同存储区域列选择信号YS和全局数据线YIO的传输方向相同的情况，在进行连续写操作时，部分存储区域全局数据线YIO传输时间长，相应列选择信号YS打开较晚；但由于列选择信号YS存在较高的RC负载，仍会导致列选择信号YS在不同存储区域实际起作用的耗时存在差异，若读写控制模块RWCB抓取数据总线DQ的时间是固定的，不同存储区域实际进行数据写入的时间仍然存在差异，从而也将限制DRAM的tCCD(Cas to Cas delay)，影响DRAM的读写速度。
本公开一实施例提供了一种数据写入电路，以统一不同存储区域接收到列选择信号YS和全局数据线YIO传输的数据的时间间距，从而优化DRAM的tCCD。
参考图1，对于部分DRAM的设置，由于工艺无法在降低位线BL的电容，通过两端驱动列选择信号YS的方式，可以提高DRAM的读写速率，此时部分存储区域列选择信号YS和全局数据线YIO的传输方向相同，例如，以DRAM的数据块(bank)划分为72个存储区域为例，存储区域36～存储区域71中列选择信号YS和全局数据线YIO的传输方向相同，这部分存储区域的tCCD便于控制；部分存储区域列选择信号YS和全局数据线YIO的传输方向相反，例如存储区域0～存储区域35，同样存在上述问题。
本实施例以图1所示的结构，基于存储区域0～存储区域35，对列选择信号YS和全局数据线YIO的传输方向相反的存储区域的tCCD优化进行详细说明，并不构成对本实施例的限定，同样适用于存储区域36～存储区域71；在其他实施例中，若DRAM并未设置为两端驱动列选择信号YS的方式，本实施例所提到的特征则仍适用于DRAM中的存储区域。
本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本公开的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的DRAM进行数据存储的部分结构示意图，图2为本实施例提供的初始抓取信号和子抓取信号的时序示意图，图3为本实施例提供的数据写入电路对于不同存储区域的信号写入时序，图4和图5为本实施例提供的延时生成模块的结构示意图，图6为本实施例提供的延时单元的结构示意图，图7为本实施例提供的整合单元的结构示意图，以下结合附图对本实施例提供的数据写入电路作进一步详细说明，具体如下：
参考图1，数据写入电路应用于存储器，包括列译码模块102和多个存储区域101，包括：
延时生成模块104，被配置为，基于初始抓取信号gEn和每一存储区域101的数据传输延迟，生成每一存储区域101的子抓取信号gxEn，并基于所有子抓取信号gxEn生成抓取使能信号GEn。
其中，靠近列译码模块102的存储区域对应的数据传输延迟小于远离列译码模块102的存储区域对应的数据传输延迟，即靠近读写控制模块103的存储区域对应的数据传输延迟大于远离读写控制模块103的存储区域对应的数据传输延迟。
具体地，对于图1所示电路，对于存储区域0-35而言，存储区域0与读写控制模块103之间的距离较远，此时数据由读写控制模块103通过全局数据线YIO传输至存储区域0的时间较长，即存储区域0的数据传输延迟大；存储区域35与读写控制模块103之间的距离较近，此时数据由读写控制模块103通过全局数据线YIO传输至存储区域35的时间较短，即存储区域35的数据传输延迟小。对于存储区域36-71而言，存储区域71与读写控制模块103之间的距离近，此时数据由读写控制模块103通过全局数据线YIO传输至存储区域71的时间较短，即存储区域71的数据传输延迟小；存储区域36与读写控制模块103之间的距离较远，此时数据由读写控制模块103通过全局数据线YIO传输至存储区域36的时间较长，即存储区域36的数据传输延迟大。
其中，每一存储区域101的接收到全局数据线YIO传输的数据的时间和接收到列选择信号YS的时间之间的时间间距满足预设范围。
在一些实施例中，数据传输延迟的值大于等于数据在存储区域101与读写控制模块103之间全局数据线YIO上的传输延迟。
进一步地，在一些实施例中，数据传输延迟的值等于数据在存储区域101与读写控制模块103之间全局数据线YIO上的传输延迟。
对于存储区域0～35，由图可知，对于列译码模块102发出的列选择信号YS，靠近列译码模块102的存储区域接收到列选择信号YS的时间优先于远离列译码模块102的存储区域接收到列选择信号YS的时间；参考图1，假设在T时刻提供列选择信号YS，存储区域0接收到列选择信号YS的时间为T0，存储区域1～存储区域35接收到列选择信号YS的时间延迟为T0+△T0(对于不同的存储区域101，△T0不同)。
由上文可知，靠近列译码模块102的存储区域对应的数据传输延迟小于远离列译码模块102的存储区域对应的数据传输延迟；参考图1，假设在0时刻读写控制模块103抓取数据，存储区域0接收到全局数据线YIO的数据的时间为T1，存储区域1～存储区域35接收到全局数据线YIO的数据的时间延迟为T1-△T1(对于不同的存储区域101，△T1不同)。
在理想情况下(无列选择信号YS的延迟及无全局数据线数据传输延迟)，存储区域接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距为T，而实际情况下，存储区域接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距为(T0+△T0)-(T1-△T1)；通过根据初始抓取信号gEn生成每一存储区域101的子抓取信号gxEn，以调整每一存储区域的待写入数据，在不同时刻被读写控制模块103抓取，以实现对不同存储区域接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距的统一，使得每一存储区域101的接收到全局数据线YIO传输的数据的时间和接收到列选择信号YS的时间之间的时间间距满足预设范围。通过根据初始抓取信号gEn生成每一存储区域101的子抓取信号gxEn，以调整每一存储区域的待写入数据的在读写控制模块103的抓取时间，以实现对不同存储区域接收到的列选择信号YS结束的时间与下一次开启全局数据线YIO的数据传输的时间之间的时间间距的统一，使得每一存储区域101列选择信号YS结束的时间与下一次开启全局数据线YIO的数据传输的时间之间的时间间距满足预设范围。
具体地，参考图2，对于靠近列译码模块102的存储区域101，例如存储区域0，可以较快接收到列选择信号YS，即T0+△T0较小，且对于该存储区域101，需要缓慢接收到全局数据线YIO的数据，即T1-△T1较大，此时存储区域101接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距小，即(T0+△T0)-(T1-△T1)小，而当YS指令结束时，需要等待较长时间开启下一次全局数据线YIO的数据传输。参考图3，针对存储区域0，通过提前控制读写控制模块103抓取数据，从而减小存储区域101接收到全局数据线YIO的数据的时间，即减小T1-△T1，使得存储区域101接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距d0满足预设范围；通过控制读写控制模块103提前开启抓取数据，从而提前全局数据线YIO的下一次数据传输的时间，使得列选择信号YS结束的时间与下一次开启全局数据线YIO的数据传输的时间之间的时间间距d0’满足预设范围。在进行写操作切换到读操作时，离读写控制模块103较远的存储区域101连接的全局数据线YIO能够提早进行均衡操作充电到高电位，优化了在tWTR(Write to Read delay，写到读延时)限制下，远端的YIO无法完全充电到高电位的问题。
在一个实施例中，存储区域0接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距d0，与列选择信号YS结束的时间与下一次开启全局数据线YIO的数据传输的时间之间的时间间距d0’的差值大于等于零且小于等于预设阈值，例如|d0-d0’|小于等于10皮秒。通过缩短由存储器的结构布局带来的延迟时间，提升了tCCD。
继续参考图2，对于远离列译码模块102的存储区域101，例如存储区域35，需要缓慢接收到列选择信号YS，即T0+△T0较大，且对于该存储区域101，可以较快接收到全局数据线YIO的数据，即T1-△T1较小，此时存储区域101接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距大，即(T0+△T0)-(T1-△T1)小，而当YS指令结束时，启动下一次全局数据线YIO的数据传输的时间较短。参考图3，针对存储区域35，通过延迟控制读写控制模块103抓取数据，从而延迟存储区域101接收到全局数据线YIO的数据的时间，即增大T1-△T1，使得存储区域101接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距d35满足预设范围；通过控制读写控制模块103延迟下一次抓取数据，从而延迟全局数据线YIO的下一次数据传输的时间，使得列选择信号YS结束的时间与下一次开启全局数据线YIO的数据传输之间的时间间距d35’满足预设范围。
在一个实施例中，存储区域35接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距d35，与列选择信号YS结束的时间与下一次开启全局数据线YIO的数据传输的时间之间的时间间距d35’的差值大于等于零且小于等于预设阈值，例如|d35-d35’|小于等于10皮秒。通过利用由存储器的结构布局带来的延迟时间，提升了tCCD。
对于存储区域36～71，基于上述论述假设，存储区域36～存储区域71接收到列选择信号YS的时间延迟为T0+△T0(对于不同的存储区域101，△T0不同)；存储区域36～存储区域71的数据通过全局数据线传输至读写控制模块103的延迟为T1-△T1(对于不同的存储区域101，△T1不同)。
对于靠近列译码模块102的存储区域101，可以较快接收到全局数据线YIO的数据，即T1-△T1较小，且对于该存储区域101，可以较快接收到列选择信号YS，即T0+△T0较小，对于远离列译码模块102的存储区域101，需要缓慢接收到全局数据线YIO的数据，即T1-△T1较大，且对于该存储区域101，需要缓慢接收到列选择信号YS，即T0+△T0较大，但由于列选择信号YS存在较高的RC负载，使得不同存储区域101接收到全局数据线YIO的数据的进行数据写入的时间间距(T0+△T0)-(T1-△T1)仍会存在差异，其中，T0+△T0越大，(T0+△T0)-(T1-△T1)越大，即对于远离列译码模块102的存储区域101，需要通过延迟控制读写控制模块103抓取数据，从而增大存储区域101接收到全局数据线YIO的数据的时间。
每一子抓取信号gxEn用于配置对应的存储区域101完成数据的写入，若连续对数据进行写入，即根据所需写入的存储区域，将对应的子抓取信号gxEn中的有效电平集成在同一信号上，生成抓取使能信号GEn，抓取使能信号GEn用于指示对应的存储区域完成连续的数据写入。
读写控制模块103被配置为，基于抓取使能信号GEn，将数据总线DQ上的数据写入全局数据线YIO。
全局数据线YIO被配置为，基于列选择信号YS通过列译码模块102将数据传输至存储区域101。
在一些实施例中，为了进一步优化DRAM的tCCD，每一存储区域101的接收到全局数据线YIO传输的数据的时间和接收到列选择信号YS的时间之间的时间间距相等。
在一些实施例中，参考图4，延时生成模块104，包括：
延时单元114，被配置为，生成对应于每一存储区域101的子抓取信号gxEn。
整合单元124，被配置为，基于具有开启状态字线所属的存储区域101对应的子抓取信号gxEn，生成抓取使能信号GEn。
在一个例子中，延时单元104包括多个延时子单元201，多个延时子单元201相互串联，串联的多个延时子单元201中，第一级延时子单元201的输入端用于接收初始抓取信号gEn，相邻两个延时子单元201的连接线和最后一级延时子单元201的输出端用于输出对应于不同存储区域的子抓取信号；其中，不同的子抓取信号gxEn具有不同的数据传输延迟。
参考图5，第一级延时子单元201用于接收初始抓取信号gEn，并生成子抓取信号gxEn0；第二级延时子单元201用于接收子抓取信号gxEn0，并生成子抓取信号gxEn1；第三级延时子单元201用于接收子抓取信号gxEn1，并生成子抓取信号gxEn2；第四级延时子单元201用于接收子抓取信号gxEn2，并生成子抓取信号gxEn3；第五级延时子单元201用于接收子抓取信号gxEn3，并生成子抓取信号gxEn4；第六级延时子单元201用于接收子抓取信号gxEn4，并生成子抓取信号gxEn5；第七级延时子单元201用于接收子抓取信号gxEn5，并生成子抓取信号gxEn6；第八级延时子单元201用于接收子抓取信号gxEn6，并生成子抓取信号gxEn7。
对于图1所示电路，每一子抓取信号gxEn都用于四个存储区域101的数据写入，即子抓取信号gxEn0用于存储区域0～存储区域3的数据存储，子抓取信号gxEn1用于存储区域4～存储区域7的数据存储，子抓取信号gxEn2用于存储区域8～存储区域11的数据存储，子抓取信号gxEn3用于存储区域12～存储区域15的数据存储……需要说明的是，在其他实施例中，每一子抓取信号可以用于任意个存储区域的数据写入，且应用于的存储区域的个数较少，对存储区域的数据写入控制越精准，应用于的存储区域的个数较多，可以节省存储器数据写入时的消耗。
在一些实施例中，每一延时子单元201中设置有偶数个反相器，且部分延时子单元201中反相器的数量不相同，即不同延时子单元用于产生不同的数据延迟；在另一些实施例中，每一延时子单元201中设置有偶数个反相器，且部分延时子单元201中反相器的数量相同，即每一延时子单元都用于产生相同的数据延迟。
在一些实施例中，参考图6，整合单元124，包括：
多个初级与非门301，每一初级与非门301对应至少一个存储区域，其中，初级与非门301的一输入端用于接收对应存储区域101的区域指示信号，另一输入端用于接收对应存储区域的子抓取信号。
区域指示信号用于表征处于开启状态的字线所属的存储区域101。
多个初级与非门301的输出端连接至同一输出或门303，输出或门303用于输出抓取使能信号GEn。
通过将多个有效的子抓取信号gxEn中的有效电平集成到同一有效电平上，获取抓取使能信号GEn，从而基于抓取使能信号GEn驱动被选中的多个存储区域101，以实现对不用存储区域101的连续读写。
需要说明的是，图6中以8个初级与非门301为例进行详细说明，即4个存储区域101共用一初级与非门301，并不构成对本实施例的限定，在其他实施例中，还可以采用一个初级与非门301对应任数量的存储区域101进行具体设置。
在一些实施例中，整合单元124，还包括：
多个次级与非门302，次级与非门302的数量小于初级与非门301的数量，且每一次级与非门302至少连接两个初级与非门301。
多个初级与非门的输出端连接至同一输出或门303，输出或门303用于输出抓取使能信号GEn，包括：多个次级与非门302的输出端连接至同一输出或门303。
通过次级与非门对多个初级与非门的子抓取信号gxEn进行与操作，获取新的使能信号，以同时驱动多个存储区域，在一些实施例中，还可以直接设置为子抓取信号gxEn对应驱动等多的存储区域101。
在一些实施例中，参考图7，延时生成模块104，包括：
处理单元401，被配置为，根据被开启的字线地址，获取被开启的字线地址的存储区域101，并基于存储区域101的位置获取存储区域101对应的预设值。
计数单元402，连接处理单元401，被配置为，接收到初始抓取信号gEn，基于时钟信号Clk进行计数，当计数值等于预设值时，输出对应存储区域的子抓取信号gxEn。
整合单元403，被配置为，基于具有开启状态字线所属的存储区域对应的子抓取信号gxEn，生成抓取使能信号GEn。
进一步地，在一些例子中，延时生成模块104还包括：预存单元404，连接处理单元401，被配置为，预存各存储区域101所对应的预设值。
需要说明的是，在本实施例中，计数单元402所采用的时钟信号Clk为存储器的内部时钟信号，在其他实施例中，计数单元所采用的时钟信号可以设置为根据外部时钟信号获取。
本实施例通过根据初始抓取信号gEn生成每一存储区域101的子抓取信号gxEn，以调整每一存储区域的待写入数据，在不同时刻被读写控制模块103抓取，以实现对不同存储区域接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距的统一，使得每一存储区域的接收到全局数据线YIO传输的数据的时间和接收到列选择信号YS的时间之间的时间间距满足预设范围，从而统一不同存储区域中列选择信号YS和数据在全局数据线YIO上传输完毕之间的时间间距，优化DRAM的tCCD。
本实施例中所涉及到的各单元均为逻辑单元，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本公开的创新部分，本实施例中并没有将与解决本公开所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
需要说明的是，上述实施例所提供的数据写入电路中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的数据写入电路实施例。
本公开另一实施例提供一种数据写入方法，以统一不同存储区域中列选择信号和数据在全局数据线上传输完毕之间的时间间距，从而优化DRAM的tCCD。
图8为本实施例提供的数据写入方法的流程示意图，以下结合附图对本实施例提供的数据写入方法作进一步详细说明，具体如下：
参考图8，数据写入方法，包括：
步骤501，提供初始抓取信号。
步骤502，基于初始抓取信号和每一存储区域的数据传输延迟，生成每一存储区域的子抓取信号。
具体地，基于初始抓取信号和每一存储区域的数据传输延迟，生成每一存储区域的子抓取信号，以使每一存储区域的接收到全局数据线传输的数据的时间和接收到列选择信号的时间之间的时间间距满足预设范围。
其中，靠近列译码模块的存储区域对应的数据传输延迟小于远离列译码模块的存储区域对应的数据传输延迟。
在一些实施例中，数据传输延迟的值大于等于数据在存储区域101与读写控制模块103之间全局数据线YIO上的传输延迟。
进一步地，在一些实施例中，数据传输延迟的值等于数据在存储区域101与读写控制模块103之间全局数据线YIO上的传输延迟。
在一个例子中，基于初始抓取信号和存储区域与读写控制模块之间全局数据线的数据传输延迟，生成对应于每一存储区域的子抓取信号，包括：获取每个存储区域与读写控制模块之间全局数据线的数据传输延迟，基于初始抓取信号及数据传输延迟，生成对应于每一存储区域的子抓取信号。
在一个例子中，基于初始抓取信号和存储区域与读写控制模块之间全局数据线的数据传输延迟，生成对应于每一存储区域的子抓取信号，包括：获取被开启的字线地址，获取被开启的字线地址所属的存储区域，并基于存储区域的位置获取存储区域对应的预设值，基于初始抓取信号和时钟信号进行计数，当计数值等于预设值，输出预设值对应存储区域的子抓取信号。
对于存储区域0～35，由图可知，对于列译码模块102发出的列选择信号YS，靠近列译码模块102的存储区域接收到列选择信号YS的时间优先于远离列译码模块102的存储区域接收到列选择信号YS的时间；参考图1，假设在T时刻提供列选择信号YS，存储区域0接收到列选择信号YS的时间为T0，存储区域1～存储区域35接收到列选择信号YS的时间延迟为T0+△T0(对于不同的存储区域101，△T0不同)。
由上文可知，靠近列译码模块102的存储区域对应的数据传输延迟小于远离列译码模块102的存储区域对应的数据传输延迟；参考图1，假设在0时刻读写控制模块103抓取数据，存储区域0接收到全局数据线YIO的数据的时间为T1，存储区域1～存储区域35接收到全局数据线YIO的数据的时间延迟为T1-△T1(对于不同的存储区域101，△T1不同)。
在理想情况下(无列选择信号YS的延迟及无全局数据线数据传输延迟)，存储区域接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距为T，而实际情况下，存储区域接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距为(T0+△T0)-(T1-△T1)；通过根据初始抓取信号gEn生成每一存储区域101的子抓取信号gxEn，以调整每一存储区域的待写入数据，在不同时刻被读写控制模块103抓取，以实现对不同存储区域接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距的统一，使得每一存储区域101的接收到全局数据线YIO传输的数据的时间和接收到列选择信号YS的时间之间的时间间距满足预设范围。
具体地，对于存储区域0～35，参考图2，对于靠近列译码模块102的存储区域101，可以较快接收到列选择信号YS，即T0+△T0较小，且对于该存储区域101，需要缓慢接收到全局数据线YIO的数据，即T1-△T1较大，此时存储区域101接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距小，即(T0+△T0)-(T1-△T1)小。参考图3，通过提前控制读写控制模块103抓取数据，从而减小存储区域101接收到全局数据线YIO的数据的时间，即减小T1-△T1，从而增大存储区域101接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距。
继续参考图2，对于远离列译码模块102的存储区域101，需要缓慢接收到列选择信号YS，即T0+△T0较大，且对于该存储区域101，可以较快接收到全局数据线YIO的数据，即T1-△T1较小，此时存储区域101接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距大，即(T0+△T0)-(T1-△T1)小。参考图3，通过延迟控制读写控制模块103抓取数据，从而增大存储区域101接收到全局数据线YIO的数据的时间，即增大T1-△T1，从而增大存储区域101接收到全局数据线YIO的数据与接收列选择信号YS之间的时间间距。
对于存储存取36～71，基于上述论述假设，存储区域36～存储区域71接收到列选择信号YS的时间延迟为T0+△T0(对于不同的存储区域101，△T0不同)；存储区域36～存储区域71的数据通过全局数据线传输至读写控制模块103的延迟为T1-△T1(对于不同的存储区域101，△T1不同)。
对于靠近列译码模块102的存储区域101，可以较快接收到全局数据线YIO的数据，即T1-△T1较小，且对于该存储区域101，可以较快接收到列选择信号YS，即T0+△T0较小，对于远离列译码模块102的存储区域101，需要缓慢接收到全局数据线YIO的数据，即T1-△T1较大，且对于该存储区域101，需要缓慢接收到列选择信号YS，即T0+△T0较大，但由于列选择信号YS存在较高的RC负载，使得不同存储区域101接收到全局数据线YIO的数据的进行数据写入的时间间距(T0+△T0)-(T1-△T1)仍会存在差异，其中，T0+△T0越大，(T0+△T0)-(T1-△T1)越大，即对于远离列译码模块102的存储区域101，需要通过延迟控制读写控制模块103抓取数据，从而增大存储区域101接收到全局数据线YIO的数据的时间。
每一子抓取信号gxEn用于配置对应的存储区域101完成数据的写入，若连续对数据进行写入，即根据所需写入的存储区域，将对应的子抓取信号gxEn中的有效电平集成在同一信号上，生成抓取使能信号GEn，抓取使能信号GEn用于指示对应的存储区域完成连续的数据写入。
步骤503，基于所有子抓取信号，生成抓取使能信号。
具体地，将每一子抓取信号的有效电平集成在同一信号上，生成抓取使能信号；或，将部分子抓取信号共有的有效电平，集成在次级抓取信号上，将每一次级抓取信号的有效电平集成在同一信号上，生成抓取使能信号。
步骤504，基于抓取使能信号，将数据总线上的数据写入全局数据线。
步骤505，基于列选择信号，将全局数据线上的数据写入子抓取信号对应存储区域。
本实施例通过根据初始抓取信号生成每一存储区域的子抓取信号，以调整每一存储区域的待写入数据，在不同时刻被读写控制模块抓取，以实现对不同存储区域接收到全局数据线的数据与接收列选择信号之间的时间间距的统一，使得每一存储区域的接收到全局数据线传输的数据的时间和接收到列选择信号的时间之间的时间间距满足预设范围，从而统一不同存储区域中列选择信号和数据在全局数据线上传输完毕之间的时间间距，优化DRAM的tCCD。
由于上述实施例与本实施例相互对应，因此本实施例可与上述实施例互相配合实施。上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述实施例中。
本公开又一实施例提供一种存储器，包括多个存储区域和列译码模块，采用上述数据写入电路将数据传输至全局数据线，每一存储区域连接全局数据线，并基于列选择信号，痛殴过列译码模块接收并存储全局数据线上传输的数据，以统一不同存储区域中列选择信号YS和数据在全局数据线YIO上传输完毕之间的时间间距，从而优化DRAM的tCCD。
在一些实施例中，存储器为动态随机存取存储器DRAM芯片，其中，动态随机存取存储器DRAM芯片的内存符合DDR2内存规格。
在一些实施例中，存储器为动态随机存取存储器DRAM芯片，其中，动态随机存取存储器DRAM芯片的内存符合DDR3内存规格。
在一些实施例中，存储器为动态随机存取存储器DRAM芯片，其中，动态随机存取存储器DRAM芯片的内存符合DDR4内存规格。
在一些实施例中，存储器为动态随机存取存储器DRAM芯片，其中，动态随机存取存储器DRAM芯片的内存符合DDR5内存规格。
本领域的普通技术人员可以理解，上述各实施例是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (18)

1.一种数据写入电路，应用于存储器，所述存储器包括读写控制模块、列译码模块及多个存储区域，其特征在于，包括：
延时生成模块，被配置为，基于初始抓取信号和每一所述存储区域的数据传输延迟，生成每一所述存储区域的子抓取信号，并基于所有所述子抓取信号生成抓取使能信号；
其中，靠近所述列译码模块的所述存储区域对应的所述数据传输延迟小于远离所述列译码模块的所述存储区域对应的所述数据传输延迟；
每一所述存储区域的接收到全局数据线传输的数据的时间和接收到列选择信号的时间之间的时间间距满足预设范围；
所述读写控制模块被配置为，基于所述抓取使能信号，将数据总线上的数据写入全局数据线；
所述全局数据线被配置为，基于所述列选择信号通过所述列译码模块将数据传输至所述存储区域。
2.根据权利要求1所述的数据写入电路，其特征在于，所述延时生成模块，包括：
延时单元，被配置为，生成对应于每一所述存储区域的所述子抓取信号；
整合单元，被配置为，基于具有开启状态字线所属的所述存储区域对应的所述子抓取信号，生成所述抓取使能信号。
3.根据权利要求2所述的数据写入电路，其特征在于，所述延时单元包括多个延时子单元；
多个所述延时子单元相互串联；
串联的多个所述延时子单元中，第一级所述延时子单元的输入端用于接收所述初始抓取信号，相邻两个所述延时子单元的连接线和最后一级延时子单元的输出端用于输出对应于不同所述存储区域的所述子抓取信号；
其中，不同的所述子抓取信号具有不同的所述数据传输延迟。
4.根据权利要求3所述的数据写入电路，其特征在于，每一所述延时子单元中设置有偶数个反相器，且部分所述延时子单元中所述反相器的数量不相同。
5.根据权利要求3所述的数据写入电路，其特征在于，每一所述延时子单元中设置有偶数个反相器，且每一所述延时子单元中所述反相器的数量相同。
6.根据权利要求2所述的数据写入电路，其特征在于，所述整合单元，包括：
多个初级与非门，每一所述初级与非门对应一所述存储区域，其中，所述初级与非门的一输入端用于接收对应所述存储区域的区域指示信号，另一输入端用于接收对应所述存储区域的所述子抓取信号；
所述区域指示信号用于表征处于开启状态的字线所属的所述存储区域；
多个所述初级与非门的输出端连接至同一输出或门，所述输出或门用于输出所述抓取使能信号。
7.根据权利要求6所述的数据写入电路，其特征在于，所述整合单元，还包括：
多个次级与非门，所述次级与非门的数量小于所述初级与非门的数量，且每一所述次级与非门至少连接两个所述初级与非门；
所述多个所述初级与非门的输出端连接至同一输出或门，所述输出或门用于输出所述抓取使能信号，包括：多个所述次级与非门的输出端连接至同一所述输出或门。
8.根据权利要求1所述的数据写入电路，其特征在于，所述延时生成模块，包括：
处理单元，被配置为，根据被开启的字线地址，获取所述被开启的字线地址所属的所述存储区域，并基于所述存储区域的位置获取所述存储区域对应的预设值；
计数单元，连接所述处理单元，被配置为，接收到所述初始抓取信号，基于时钟信号进行计数，当计数值等于所述预设值时，输出对应所述存储区域的所述子抓取信号；
整合单元，被配置为，基于具有开启状态字线所属的所述存储区域对应的所述子抓取信号，生成所述抓取使能信号。
9.根据权利要求8所述的数据写入电路，其特征在于，所述延时生成模块，还包括：预存单元，连接所述处理单元，被配置为，预存各所述存储区域所对应的所述预设值。
10.根据权利要求8所述的数据写入电路，其特征在于，所述时钟信号为所述存储器的内部时钟信号。
11.根据权利要求1所述的数据写入电路，其特征在于，每一所述存储区域的接收到所述全局数据线传输的数据的时间和接收到列选择信号的时间之间的时间间距相等。
12.根据权利要求1所述的数据写入电路，其特征在于，所述数据传输延迟的值等于数据在所述存储区域与读写控制模块之间全局数据线上的传输延迟。
13.一种数据写入方法，应用于权利要求1~12任一项所述的数据写入电路，其特征在于，包括：
提供初始抓取信号；
基于初始抓取信号和每一所述存储区域的数据传输延迟，生成每一所述存储区域的子抓取信号，以使每一所述存储区域的接收到所述全局数据线传输的数据的时间和接收到列选择信号的时间之间的时间间距满足预设范围；
其中，靠近所述列译码模块的存储区域对应的数据传输延迟小于远离所述列译码模块的存储区域对应的数据传输延迟；
基于所有所述子抓取信号，生成抓取使能信号；
基于所述抓取使能信号，将数据总线上的数据写入全局数据线；
基于所述列选择信号，将所述全局数据线上的数据写入所述子抓取信号对应存储区域。
14.根据权利要求13所述的数据写入方法，其特征在于，所述基于所有所述子抓取信号，生成抓取使能信号，包括：
将每一所述子抓取信号的有效电平集成在同一信号上，生成所述抓取使能信号；
或，将部分子抓取信号共有的有效电平，集成在次级抓取信号上，将每一所述次级抓取信号的有效电平集成在同一信号上，生成所述抓取使能信号。
15.根据权利要求13所述的数据写入方法，其特征在于，所述基于所述初始抓取信号和存储区域与读写控制模块之间全局数据线的数据传输延迟，生成对应于每一所述存储区域的子抓取信号，包括：
获取每个所述存储区域与所述读写控制模块之间全局数据线的数据传输延迟；
基于所述初始抓取信号以及所述数据传输延迟，生成对应于每一存储区域的所述子抓取信号。
16.根据权利要求13所述的数据写入方法，其特征在于，所述基于所述初始抓取信号和存储区域与读写控制模块之间全局数据线的数据传输延迟，生成对应于每一所述存储区域的子抓取信号，包括：
获取被开启的字线地址；
获取被开启的字线所属的存储区域，并基于所述存储区域的位置获取所述存储区域对应的预设值；
基于所初始抓取信号和时钟信号进行计数，当计数值等于所述预设值，输出所述预设值对应所述存储区域的所述子抓取信号。
17.根据权利要求13所述的数据写入方法，其特征在于，所述数据传输延迟的值等于数据在所述存储区域与读写控制模块之间全局数据线上的传输延迟。
18.一种存储器，其特征在于，包括：
读写控制模块、列译码模块及多个存储区域；
采用权利要求1~12任一项数据写入电路将数据传输至全局数据线；
每一所述存储区域连接所述全局数据线，并基于列选择信号，通过所述列译码模块接收并存储所述全局数据线上传输的数据。
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