KR20000077284A

KR20000077284A - 반도체 메모리

Info

Publication number: KR20000077284A
Application number: KR1020000026103A
Authority: KR
Inventors: 마에다가즈노리
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1999-05-17
Filing date: 2000-05-16
Publication date: 2000-12-26
Also published as: JP2000331498A; US6252812B1

Abstract

정상적인 동작에 영향을 미치지 않고 선적하기 전에 수행될 다양한 테스트를 저가로 수행할 수 있는 반도체 메모리가 제공된다. 테스트신호 TESTA가 활성화되면, 홀수 어드레스에 데이터를 기록하기 위한 증폭기 AMPO64나 짝수 어드레스에 데이터를 기록하기 위한 증폭기 AMPE66 는 컬럼 어드레스 Y0 의 논리레벨에 따라서 효력을 상실하고 동시에 하나의 어드레서를 기록하는 것을 가능하게 한다. 이런 식으로, 다양한 테스트들이 정상 SDRAM 과 동일한 조건에서 수행되어 제조비용을 절감할 수 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리, 특히 DDR-SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)에 관한 것이다.

최근에, CPU 의 성능이 매우 향상되었다. 그러나, 비록 CPU 의 동작속도가 향상될 수 있더라도, 주메모리로서 사용될 DRAM 의 데이터전송 속도는 그것을 따라잡지 못하고, CPU 는 그 성능을 보일 수 없을 것이다. 이러한 이유로, 최근 DRAM 의 데이터전송 속도 향상이 절실히 요구되어 왔고, 이러한 요구를 만족시키는 SDRAM(Synchronous Dynamic Random Access Memory)가 이미 개발되었다.

SDRAM 은 칩 외부로부터 클럭신호를 수신하면, 클럭신호와 동기적으로 연속적 주소에 저장된 각각의 데이터를 연속적으로 판독할 수 있고, 그 내부는 동작을 고속으로 하기 위하여 파이프라인(pipeline)으로 된다.

그러나, SDRAM 을 위해 사용될 클럭신호의 주파수는 약 100 MHz 보다 높지 않지만, 여전히 CPU 동작주파수에 비하여 낮다. 한편, DRAM 내의 회로특성의 관점에서 클럭신호의 주파수를 더 증가시키는 것은 어렵다.

이 문제를 해결하기 위해서, DDR-SDRAM 이 제안되었고 실질적으로 클럭신호의 상승에지와 하강에지가 모두 이용되었다. DDR-SDRAM 은 클럭신호의 두 에지를 모두 사용하므로, 클럭신호의 주파수가 다시 두 배가 되는 것과 등가적으로 빠른 속도로 데이터전송을 수행할 수 있다.

도 8 는 DDR-SDRAM 에서 종래의 입력/래치회로(100)를 도시하는 도면이다. 도 8 에 도시된 입력/래치회로(100)에는 타이밍신호 DQS 의 상승에지에서 데이터 입력/출력단자 DQ 로 제공되는 기록데이터를 유지하기 위한 플립플롭(104), 그 하강에지에서 유지하기 위한 플립플롭(106), 반전(inversion) 클럭신호 CLKB 의 상승에지에 응답하여 플립플롭(104)으로부터의 출력(114)을 유지하기 위한 플립플롭 (108), 및 클럭신호 CLK 의 상승에지에 응답하여 각각 플립플롭(108)으로부터의 출력(116)과 플립플롭(106)으로부터의 출력(118)을 유지하기 위한 플립플롭(110 및 112)가 제공된다. 이러한 관점에서, 초기단계 회로(102)는 데이터 입력/출력 단자 DQ 로 제공되는 기록데이터의 크기를 칩 내부에서 이용될 크기로 변환하는 회로이다.

도 9 는 입력/래치회로(100)의 동작을 도시한다. 이에 관하여, 도 9 에서 도시된 것처럼, 반전 클럭신호 CLKB 는 클럭신호 CLK 의 위상을 반전함으로써 획득되는 신호이고, 타이밍신호 DQS 는 클럭신호 CLK 와 동기되는 타이밍 신호다.

도 9 에서 도시된 것처럼, 데이터 입력/출력단자 DQ 로 제공될 기록데이터는 클럭신호 CLK 의 반주기와 일치하는 주기에서 변동하고, 이 기록데이터는 타이밍신호 DQS 의 상승에지에 응답하여 플립플롭(104)에 의해서 유지되고, 타이밍신호 DQS 의 하강에지에 응답하여 플립플롭(106)에 의해서 유지된다. 플립플롭(104)에 의해서 유지되는 신호는 출력(114)으로 표시되고, 플립플롭(106)에 의해서 유지되는 신호는 출력(118)으로 표시된다. 이들중, 출력(116)은 반전 클럭신호 CLKB 의 상승에지에 응답하여 플립플롭(108)에 의해서 유지되고, 그 출력은 116 으로서 표시된다.

출력(116 및 118)은 클럭신호 CLK 의 상승에지에 응답하여 각각 플립플롭 (110 및 112)에 의하여 유지되고, 그 출력은 각각 D상승과 D하강이 된다.

이 D상승과 D하강은 데이터 기록회로(도시하지 않음)를 통하여 메모리셀에 병렬로 기록된다.

전술된 바와 같이, 입력/래치회로(100)에서, 데이터 입력/출력단자 DQ 로 제공될 기록데이터는 타이밍신호 DQS 의 상승 및 하강에지를 모두 이용하여 래치되고, 이렇게 래치된 기록데이터는 내부에서 병렬로 배열된다. 따라서, 명백하게, 클럭신호 CLK 의 주파수보다 두 배 높은 주파수에서 동작이 수행되는 것으로 보인다. 예를 들어, 클럭신호 CLK 의 주파수가 100 MHz 라면, 기록데이터의 주파수는 200 MHz 로 될 것이다. 이 경우에, DDR-SDRAM 의 내부는 100 MHz 에서 확고하게 동작하고 데이터전송 속도는 칩내에서 동작주파수를 상승시키지 않고 증가되는 것을 알 수 있다.

전술된 바와 같이, DDR-SDRAM 은 타이밍신호 DQS 및 반전 클럭신호 CLKB 를 사용하여 타이밍신호 DQS 의 두 에지를 이용함으로써 기록데이터를 획득하고, 내부에서 기록데이터를 병렬로 배열하므로, 고속 데이터전송이 실현된다. 이러한 이유로, 선적되기 전에 수행될 DDR-SDRAM 의 다양한 테스트에서도, 타이밍신호 DQS 와 반전 클럭신호 CLKB 를 칩으로 제공할 필요가 있으나, 타이밍신호 DQS 와 반전 클럭신호 CLKB 는 SDRAM 에서 일반적으로 사용되는 신호가 아니다. 이런 이유로, 타이밍신호 DQS 와 반전 클럭신호 CLKB 가 사용되지 않는 정상적인 SDRAM 테스트에서 사용되는 테스트장치는 그 자체로 DDR-SDRAM 에 대한 테스트를 위하여 이용될 수 없고, DDR-SDRAM 만을 위하여 사용되는 테스트장치가 필요하다.

그러나, 선적되기 전에 수행될 다양한 테스트들 가운데, 고속으로 동작하는 동안 수행될 필요가 없고 다수의 테스트, 예를 들면 바-인(bar-in) 테스트(가속 테스트)같은 테스트들도 포함되고 만일 DDR-SDRAM 을 위하여만 사용되는 테스트장치가 그러한 테스트들을 위하여 이용되어야 한다면, 비용이 증가하여 칩의 단가를 증가시킬 것이다.

따라서, 본 발명의 목적은 선적되기 전에 수행될 다양한 테스트를 저비용으로 수행할 수 있는 반도체 메모리를 제공하는 것이다.

본 발명에 따르면, 타이밍신호의 한 에지에 응답하여 페치(fetch)된 기록데이터를, 클럭신호에 응답하여 유지하기 위한 제 1 플립플롭회로, 타이밍신호의 다른 에지에 응답하여 페치된 기록데이터를, 클럭신호에 응답하여 유지하기 위한 제 2 플립플롭 회로, 메모리셀 어레이에서 제 1 및 제 2 플립플롭 회로에 의해 병렬로 유지되는 기록데이터를 메모리셀 어레이에 병렬로 기록하기 위한 기록회로를 포함하고, 테스트동안 타이밍신호와 무관하게 클럭신호에 응답하여 제 1 및 제 2 플립플롭 회로에 공통의 기록데이터를 저장하기 위한 수단을 갖는 것을 특징으로 하는 반도체 메모리가 제공된다.

또한, 타이밍신호의 한 에지에 응답하여 기록데이터를 유지하기 위한 제 3 플립플롭 회로, 및 타이밍신호의 다른 에지에 응답하여 기록데이터를 유지하기 위한 제 4 플립플롭 회로를 더 포함하고, 정상적인 동작동안 제 3 및 제 4 플립플롭회로에 의해서 유지된 기록데이터를 각각 제 1 및 제 2 플립플롭 회로로 제공하며, 테스트시 공통으로 제 3 및 제 4 플립플롭회로에 의해서 유지된 기록데이터가 각각 제 1 및 제 2 플립플롭 회로로 제공되는 것이 금지되는 동안, 제 1 및 제 2 플립플롭으로 기록데이터를 제공하는 것을 특징으로 하는 반도체 메모리가 제공된다.

또한, 기록회로는, 제 1 플립플롭 회로에 의해서 유지된 기록데이터를 메모리셀 어레이에 기록하기 위한 제 1 증폭기, 제 2 플립플롭 회로에 의해서 유지된 기록데이터를 메모리셀 어레이에 기록하기 위한 제 2 증폭기, 및 테스트동안 제 1 및 제 2 증폭기중 어느 하나의 동작을 금지하기 위한 금지수단을 포함하는 것을 특징으로 한다.

또한, 금지수단은 어드레스 신호의 일부에 기초하여 어느 증폭기의 동작이 금지되어야 하는지를 결정함으로써 또한 특징지어진다.

또한, 어드레스 신호의 일부가 컬럼 어드레스의 특정 비트이고, 메모리셀 어레이에서, 컬럼 어드레스의 특정 비트에서만 서로 다른 두 메모리셀이 서로 근접하여 배열되는 것을 특징으로 한다.

또한, 본 발명에 따라, 타이밍신호의 한 쪽 또는 다른 쪽 에지에서 기록데이터를 페치하기 위한 DDR-SDRAM 에서, 타이밍신호의 한 에지에서 페치된 기록데이터를 수신하여 그것을 메모리셀 어레이에 기록하기 위한 제 1 기록수단, 타이밍신호의 다른 에지에서 페치된 기록데이터를 수신하여 그것을 메모리셀 어레이에 기록하기 위한 제 2 기록수단, 및 테스트신호와 컬럼 어드레스의 특정비트를 수신하는 즉시 테스트신호가 활성상태로 될 때, 제 1 또는 제 2 기록수단의 기록동작중 어느 하나를 컬럼 어드레스의 특정비트에 기초하여 금지시키는 수단을 구비하는 DDR-SDRAM 이 제공된다.

또한, 제 1 및 제 2 기록수단은 제 1 및 제 2 증폭기를 각각 포함하고, 금지수단은 각각의 제 1 및 제 2 증폭기의 동작을 금지시키기 위하여 제 1 및 제 2 마스크신호중 어느 하나를 강제로 활성화시키는 것을 특징으로 한다.

도 1 는 본 발명의 일 실시예에 따른 반도체 메모리에 포함된 입력/래치회로 (10)를 도시하는 도면.

도 2 는 도 1 에서 도시된 스위치회로(20, 22)의 회로도.

도 3 는 도 1 에서 도시된 입력/래치회로(10)의 동작을 도시하는 타이밍차트.

도 4 는 본 발명의 또 다른 실시예에 따른 반도체 메모리에 포함된 입력장치(60)를 도시하는 도면.

도 5 는 도 4 에서 도시된 선택기(62)의 회로도.

도 6 는 도 1 에서 도시된 입력/래치회로(10)의 동작 및 도 4 에서 도시된 입력장치(60)의 동작을 도시하는 타이밍차트.

도 7 는 도 4 에서 도시된 입력장치(60)의 동작을 도시하는 타이밍차트.

도 8 는 종래의 입력/래치회로(100)를 도시하는 도면.

도 9 는 입력/래치회로(100)의 동작을 도시하는 타이밍차트.

도 10 는 컬럼 어드레스 Y0 의 논리레벨에 따라서 셀어레이가 분할되는 칩구조의 예를 도시하는 도면.

도 11 는 컬럼 어드레서 Y0 의 논리레벨에 따라서 셀어레이가 분할되지만, 컬럼 어드레스 Y0=1 를 갖는 주소에 대응하는 메모리셀과, 컬럼 어드레스 Y0=0 를 갖는 주소에 대응하는 메모리셀은 서로 인접한, 칩구조의 예를 도시한 도면.

다음, 도면을 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리에 대한 상세한 설명이 이루어질 것이다.

도 1 는 본 발명의 일 실시예에 따른 반도체 메모리에 포함된 입력/래치회로(10)을 도시하는 블럭도이다.

도 1 에 도시된 바와 같이, 입력/래치회로(10)는, 타이밍신호 DQS 의 한 상승에지에 응답하여 데이터 입력/출력단자 DQ 로 제공된 기록데이터를 유지하기 위한 플립플롭(14), 타이밍신호 DQS 의 하강에지에 응답하여 기록데이터를 유지하기 위한 플립플롭(18), 반전 클럭신호 CLKB 의 한 상승에지에 응답하여 플립플롭(14)으로부터의 출력(30)을 유지하기 위한 플립플롭(16), 선택(SELECT)입력에 기초하여 입력단 (A 및 B) 중 하나를 출력단 C 에 접속하기 위한 스위치회로(20 및 22), 클럭신호 CLK 의 한 상승에지에 응답하여 스위치회로(20 및 22)로부터의 각 출력(34 및 38)을 유지하기 위한 플립플롭(24 및 26), 및 AND 게이트(28)가 제공된다. 이와 관련해서, 초기단계회로(12)는 데이터 입력/출력단자 DQ 로 제공될 기록데이터 크기를 칩내부에서 사용될 크기로 변환하는 회로이다.

도 2 는 스위치회로(20, 22)의 회로구성을 도시한다. 도 2 에서 도시된 바와 같이, 스위치회로(20, 22)는 두 개의 전송게이트(50 및 52)를 구비하고, 그중 하나는 선택신호의 논리레벨에 따라서 도통된다. 구체적으로, 선택신호의 논리레벨이 "L" 일 때, 전송게이트(50)가 도통하고, 입력단 A 이 출력단 C 에 접속된다. 선택신호의 논리레벨이 "H" 일 때, 전송게이트(52)가 도통하고, 입력단 B 가 출력단 C 에 접속된다. 그러나 도 2 에서 도시된 스위치회로(20 및 22)의 회로구성은, 단지 본 발명의 바람직한 예이고, 동일한 기능을 갖는다면 도 2 에서 도시된 회로 이외의 다른 회로들도 이용될 수 있다.

도 3 및 6 는 입력/래치회로(10)의 동작을 도시한다. 도 3 는 테스트신호 TESTA 가 고레벨(activated state)일 때의 타이밍차트이고, 도 6 는 테스트신호 TESTA 가 저레벨(inactivated state)일 때의 타이밍차트이다.

테스트신호 TESTA 에 대하여 설명한다. 테스트신호 TESTA 는 칩의 내부를 테스트모드로 하기 위한 내부신호이고, 칩내에 제공된 모드 레지스터(도시하지 않음)에서 테스트모드를 나타내는 정보를 저장함으로써 활성화된다. 모드 레지스터는 칩에 대하여 제공된 다양한 동작모드 가운데 어느 동작모드에서 동작이 수행되어야 하는지를 선택하기 위한 레지스터이고, CAS 레이턴시(latency), 버스트길이 (burst length) 등은 이 모드 레지스터의 내용을 바꿈으로써 설정된다. 모드 레지스터의 내용의 변경은 소정의 외부 핀을 소정의 논리레벨로 설정함으로써 허용된다. 예를 들면, 만일 /CS(Chip Select)단자, /RAS(Row Address Strobe)단자, /CAS(Column Address Strobe)단자 및 /WE(Write Enable)단자(모두 도시하지 않음)가 모두 저레벨로 설정되면(활성상태), 그에 따라 모드 레지스터의 설정이 허용되고, 그 때 특정 어드레스 단자(도시하지 않음)로 제공될 정보가 모드 레지스터로 설정된다. 테스트신호 TESTA 는 선택될 다양한 동작모드로부터 테스트모드가 선택될 때 내부적으로 생성된 신호이고, 테스트모드가 시작되면 고레벨로 될 것이다. 다른 경우에는, 항상 저레벨이 유지된다.

우선, 그러한 테스트신호 TESTA 가 저레벨인 경우(정상적인 동작동안)에 대한 설명을 한다. 테스트신호 TESTA 가 저레벨일 때, 저레벨 신호는 스위치(20 및 22)의 선택단자중 어느 하나로 제공되므로, 스위치(20 또는 22)에서 입력단자 A 가 선택된다. 이 경우, 입력/래치회로(10)의 동작은 종래의 동작(도 6)과 동일하게 된다. 따라서, 타이밍신호 DQS 의 상승에지에 응답하여 페치된 기록데이터와 타이밍신호 DQS 의 하강에지에 응답하여 페치된 기록데이터는 각각 D상승과 D하강으로서 병렬로 배치되고, 데이터기록 회로(도시하지 않음)를 통하여 병렬로 메모리셀에 기록된다. 따라서, 명백히, 이미 전술된 것처럼 동작은 클럭신호 CLK 보다 두 배 높은 주파수에서 수행된다.

이에 관련하여, 반전 클럭신호 CLKB 는 클럭신호 CLK 의 위상을 반전함으로써 획득되는 신호이고, 타이밍신호 DQS 는 클럭신호 CLK 에 동기하는 타이밍신호이다.

다음, 테스트신호 TESTA 가 고레벨(테스트 동작동안)인 경우에 대한 설명을 한다. 테스트신호 TESTA 가 고레벨일 때, 고레벨 신호는 스위치회로(20 및 22)의 선택단자중 어느 하나로 제공되므로, 입력단자 B 는 스위치회로(20 또는 22)중 어느 하나에서 선택된다. 이 경우, 입력단 A 으로 제공될 모든 신호들은 무시되므로, 플립플롭(14, 16, 18)의 동작은 완전히 무시된다.

입력단 B 로 제공된 신호(40)는, AND 게이트(28)을 통해 데이터 입력/출력단자 DQ 로 제공된 기록데이터와 테스트신호 TESTA 를 논리합함으로써 획득된 신호이다. 이 때, 테스트신호 TESTA 가 고레벨이므로, 신호(40)는 데이터 입력/출력단자 DQ 로 제공된 기록데이터 자체가 된다. 즉, 기록데이터는 그대로 플립플롭 (24 및 26)으로 인가될 것이다.

이 상태는 도 3 의 타이밍차트에서 도시되고, 데이터 입력/출력단자 DQ 로 제공된 기록데이터는 클럭신호 CLK 의 상승에지에 응답하여 D상승 및 D하강이 됨을 알 수 있다.

테스트신호 TESTA 가 전술된 것처럼 고레벨일 때 플립플롭(14, 16, 18)의 동작은 무시되므로, 플립플롭(14, 16, 18)을 위한 제어신호인 타이밍신호 DQS 와 반전 클럭신호 CLKB 를 제공할 필요가 없다. 즉, 도 1 에서 도시된 것 같이 바-인(bar-in) 테스트같은 테스트동안 이 DQS 단자 및 CLKB 단자가 테스터(테스팅장치)로 접속되지 않을지라도, DQ 단자와 CLK 단자같은 보통의 SDRAM 에서 사용되는 단자들만을 테스터로 접속시킴으로써 메모리셀에 기록하는 것이 실현될 수 있다. 이런 식으로, 바-인 테스트같이 DDR-SDRAM 에 필수적인 임의의 고속동작을 수행할 필요가 없는 테스트를 수행할 때, 보통의 SDRAM 을 위하여 이용된 테스터는 그 자체로 DDR-SDRAM 을 위한 테스트를 위해 사용될 수 있다. 이런 이유로, 테스트비용의 증가를 막을 수 있다.

이에 관하여, 전술된 예에서, DQ 단자와 CLKB 단자에 아무 것도 접속시키지 않고 테스트가 수행되는 경우에 대하여 설명하는데, 본 발명은 이에 국한하는 것은 아니지만, 예를 들면, 이 단자들은 테스트동안 접지전위에 고정될 수 있다. 어느 경우에서도, 플립플롭(14, 16, 및 18)으로부터의 신호들이 스위치회로(20 및 22)에서 선택되지 않으므로, 입력/래치회로(10)의 동작은 DQ 단자와 CLBK 단자 상태의 영향을 받지 않는다. 본 실시예에서는, 도 1 에서 도시된 것처럼, 각각 CLK 단자와 CLKB 단자로 인가된 클럭신호와 반전 클럭신호가 그대로 플립플롭 (16) 등으로 제공된다. 그러나 본 발명은 거기에 한정되지 않고, 예를 들면 CLK 단자로 인가될 클럭신호와 CLKB 단자로 인가될 반전 클럭신호를 수신하기 위한 차동증폭기가 제공되고, 이 차동증폭기로부터의 출력이 칩내에서 클럭신호와 반전 클럭신호로서 플립플롭(16)등으로 제공되도록 구성할 수 있다. 구체적으로, 바람직하게는 CLK 단자로 인가될 클럭신호와 CLKB 단자로 인가될 반전 클럭신호를 수신하기 위하여 두 개의 차동증폭기가 제공되어, 한 차동증폭기는 클럭신호의 상승에지(반전 클럭신호의 하강에지)에서 상승하는 내부 클럭신호를 생성하고, 다른 차동증폭기는 클럭신호의 하강에지(반전 클럭신호의 상승에지)에서 상승하는 내부 반전 클럭신호를 생성하여 플립플롭(16)등으로 내부 클럭신호와 내부 반전신호를 제공한다. 그런 구조가 적용될 때, 중간전위, 예를 들면 참조전위 Vref 는 테스트동안 CLKB 단자로 제공될 수 있다.

전술된 바와 같이, 테스트신호 TESTA 가 고레벨일 때, D상승 = D하강이고, 동일한 데이터가 컬럼 어드레스 Y0 에서만 서로 다른 두 어드레스에 기록될 것이다. 따라서, 예를 들면, 도 10 에서 도시된 것처럼 셀어레이가 컬럼 어드레스 Y0 에 의해 분할되는 칩구성인 경우, 동일한 데이터가 두 셀어레이(206 및 208)에 기록될 것이다. 이 경우, 예를 들어, 바-인 테스트에서 서로 인접한 메모리셀에 저장될 데이터를 서로 다른 데이터로 만들 필요가 있을 때에도, 그런 데이터 패턴이 동시에 두 셀어레이에 기록될 수 있다.

다음, 도 4 내지 7 를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 메모리에 대한 설명을 한다.

도 4 는 본 실시예에 따른 반도체 메모리에서 입력장치(60)를 도시한다. 입력장치(60)는, 입력/래치회로(10), 출력을 선택하기위한 선택기(62), 선택기(62)로부터 각각 출력 D홀수와 D짝수를 수신하기 위한 증폭기 AMP064 와 증폭기 AMPE66, 및 다양한 게이트회로가 제공된다.

입력/래치회로(10)는 도 1 에서 도시된 입력/래치회로(10)이고, 그 회로 구성 및 동작은 이미 설명되었다. 선택기(62)는 D홀수와 D짝수및 D상승과 D하강중 어느 것이 컬럼 어드레스 Y0 에 기초하여 설정되어야 하는지를 선택하기 위한 회로이고, 그 회로 구성은 도 5 에서 도시된다. 도 5 에 도시된 것처럼, 선택기(62)는 4 개의 전송게이트(90 내지 96)가 제공되어 그들중 임의의 둘이 컬럼 어드레스 Y0 의 논리레벨에 따라서 도통된다. 구체적으로, 컬럼 어드레스 Y0 의 논리레벨이 "H"일 때, 전송게이트(90 및 96)가 도통하고, D상승과 D홀수가 서로 접속되고, D하강과 D짝수가 서로 접속된다. 컬럼 어드레스 Y0 의 논리레벨이 "L"일 때, 전송게이트(92 및 94)가 도통하고, D상승과 D홀수가 서로 접속되고, D하강과 D짝수가 서로 접속된다. 그러나, 도 5 에서 도시된 선택기(62)의 회로구성은 본 발명에 따른 바람직한 실시예일 뿐이며, 동일한 기능을 갖기만 하면, 도 5 에서 도시된 회로와 다른 임의의 회로들이 이용될 수 있다.

증폭기 AMP064 는 D홀수를 기록신호 D0 로 증폭시키는 증폭기이고, 마스크신호 MA' 가 고레벨(활성상태)일 때, 동작이 금지된다. 또한, 증폭기 AMPE66 는 D짝수를 기록신호 DE 로 증폭시키는 증폭기이고, 마스크 신호 MB' 가 고레벨(활성상태)일 때, 동작이 금지된다.

또한, 마스크 신호 MA 및 MB 는, 기록될 연속적인 어드레스중, 연속적인 기록시에 특정 어드레스에서의 기록을 금지하는(막는) 신호이다. 이 마스크 신호들 MA 및 MB 은 마스크단자 DM(도시하지 않음)로 제공될 마스크신호가 활성상태로 들어갈 때 칩내에서 생성된 신호들이다. 마스크단자 DM 로 제공될 마스크신호가 홀수 어드레스의 기록타이밍시 활성상태로 들어가면, 마스크신호 MA 가 활성화되고, 마스크단자 DM 로 제공될 마스크신호가 짝수 어드레스의 기록 타이밍시 활성상태로 들어가면 마스크신호 MB 가 활성화된다.

도 4 에서 도시된 것처럼, 마스크신호 MA 는 NOR 게이트(74)와 인버터(78)를 통하여 마스크신호 MA' 가 된다. 따라서, 마스크신호 MA 가 고레벨에 도달할 때, 마스크신호 MA' 도 항상 고레벨에 도달하므로, 증폭기 AMP064 의 동작을 금지시킨다. 유사하게, 마스크신호 MB 는 또한 NOR 게이트(76)와 인버터(80)를 통하여 마스크신호 MB'이 된다. 따라서, 마스크신호 MB 가 고레벨에 도달할 때, 마스크신호 MB'도 항상 고레벨에 도달하므로, 증폭기 AMPE66 의 동작을 금지시킨다.

전술한 바와 같이 구성된 입력장치(60)의 동작에 관하여, 각각 테스트신호 TESTA 가 저레벨(불활성 상태)일 때와 고레벨(활성 상태)일 때의 동작을 설명할 것이다.

도 6 는 테스트신호 TESTA 가 저레벨일 때 입력장치(60)의 동작을 도시하는 타이밍차트이다. 도 6 에서, 데이터 입력/출력단자 DQ 로 제공될 신호는 타이밍신호 DQS 의 양쪽 에지에 응답하여 페치되고, 각각 D상승과 D하강이 되는 부분들은 이미 설명된 바와 같다. 도 6 는 컬럼 어드레스 Y0 가 고레벨이고, 그에 응답하여, 선택기(62)가 D홀수로서 D상승을, D짝수로서 D하강을 선택한다. D홀수 와 D짝수는 증폭기 AMP064 와 증폭기 AMPE66 에 의해서 각각 증폭되고 기록신호 DO 및 DE 로서 병렬로 메모리셀에 기록된다. 이에 관하여, 컬럼 어드레스 Y0 는, 컬럼 어드레스가 페치되어야 하는 타이밍에서 어드레스 단자(도시하지 않음)로 인가된 최하위 어드레스이다.

이 경우, 만일 마스크신호 MA 및 MB 가 저레벨을 유지한다면, D홀수와 D짝수는 증폭기 AMP064 와 AMPE66 에 의해서 각각 증폭되어 기록신호 D0 및 DE 로 되고, 대응되는 메모리셀에 병렬로 기록된다. 만일 마스크신호 MA 또는 MB 가 소정의 타이밍에서 고레벨에 도달하면, 그 타이밍에서의 기록만이 금지될 것이다. 예를 들면, 마스크신호 MA 가, D홀수와 D짝수가 각각 D2 및 D3 가 되는 타이밍(도 6 참조)에서 고레벨에 도달하면, D2 의 기록만이 금지되고, 다른 데이터 D0, D1 및 D3 의 기록은 평상시와 같이 수행될 것이다.

도 7 를 참조하여, 테스트신호 TESTA 가 고레벨일 경우에 대하여 설명한다. 이 경우, D상승과 D하강중 어느 하나는, 전술된 바대로 입력/래치회로(10)에서 타이밍신호 DQS 와 반전 클럭신호 CLKB 에 관계없이 클럭신호 CLK 의 상승에지에서 페치될 신호이다. 도 7 는 또한 컬럼 어드레스 Y0 가 고레벨인 경우, 테스트신호 TESTA 가 고레벨일 때, D상승과 D하강은 동일한 데이터를 갖으므로, 선택기(62)에 의한 선택동작은 컬럼 어드레스 Y0 가 고레벨인 경우와 저레벨인 경우 사이에서 변화가 없다.

테스트신호 TESTA 는 또한 NAND 게이트(68 및 70)으로 제공되고, 컬럼 어드레스 Y0 를 반전함으로써 얻어진 신호는 NAND 게이트(68)의 다른 입력단으로 인가되는 한편 컬럼 어드레스 Y0 는 NAND 게이트(70)의 다른 입력단으로 제공된다.

이러한 이유로 테스트신호 TESTA 가 고레벨일 때, NAND 게이트(68 및 70)중 어느 하나의 출력은 항상 저레벨에 도달한다. 구체적으로, 컬럼 어드레스 Y0 가 저레벨일 때, NAND 게이트(68)로부터의 출력은 저레벨에 도달하고, 컬럼 어드레스 Y0 가 고레벨일 때, NAND 게이트(70)로부터의 출력은 저레벨에 도달한다. 이것은 테스트신호 TESTA 가 고레벨일 때, 마스크신호 MA' 및 MB' 중 어느 하나는 항상 고레벨(활성상태)에 도달한다는 것을 의미한다. 특히, 컬럼 어드레스 Y0 가 저레벨일 때, 마스크신호 MA' 가 활성화되어 증폭기 AMP064 의 동작을 금지하고, 컬럼 어드레스 Y0 가 고레벨일 때, 마스크신호 MB' 가 활성화되어 증폭기 AMPE66 의 동작을 금지시킨다. 도 7 에서는, 컬럼 어드레스 Y0 가 고레벨인 경우를 도시하므로 마스크신호 MB' 가 활성화되어 증폭기 AMPE66 의 동작을 금지시킨다.

컬럼 어드레스 Y0 가 전술된 것처럼 저레벨을 나타낼 때, 즉 컬럼 어드레스가 짝수일 때, 증폭기 AMP064 의 동작은 금지되고 기록데이터는 짝수 어드레스측으로만 제공되는 한편, 컬럼 어드레스 Y0 가 고레벨을 나타낼 때, 즉, 컬럼 어드레스가 홀수일 때, 증폭기 AMPE66 의 동작은 금지되고 기록데이터는 홀수 어드레스측으로만 제공된다. 전술한 대로 테스트신호 TESTA 가 고레벨일 때, 기록은 한 번에 한 어드레스마다 수행된다.

그런 기록이 수행될 수 있는 장점은 다음과 같다. 즉, DDR-SDRAM 에서, 2, 4 및 8 이 버스트길이(burst length)로 설정될 수 있지만, 클럭신호 CLK 의 경우보다 두 배 높은 주파수에서 제공될 데이터가 내부에서 병렬로 배열되므로, 1 의 버스트길이는 설정될 수 없지만, 마스크신호를 사용하는 제어가 이루어지지 않으면 근본적으로 한 번에 하나의 어드레스를 기록할 수 없다. 그러나, 정상적인 SDRAM 에서, 버스트길이를 1 로 설정할 수 있으므로, 버스트길이 1 이 가정되는 테스트 패턴이 준비되는 경우에는, 테스트신호 TESTA가 고레벨에 도달할 때, 본 실시예에 따라서 자동적으로 한 번에 하나의 어드레스를 기록할 수 있다. 따라서,그러한 테스트 패턴을 그대로 DDR-SDRAM 으로 인가하는 것이 가능해진다.

또한, 바-인 테스트에서, 서로 인접한 메모리셀에 저장된 데이터가 전술된 것처럼 서로 다른 데이터로 되는 조건에서 테스트가 수행될 수 있다. 그러나, 칩의 구조에 따라서, 셀어레이가 컬럼 어드레스 Y0 의 논리레벨에 따라서 분할되는 경우(도 10 참조), 및 셀어레이가 컬럼 어드레스 Y0 의 논리레벨에 의하여 분할되는 경우(도 11 참조)가 있지만, 컬럼 어드레스 Y0=1 의 어드레스에 대응하는 메모리셀과 컬럼 어드레스 Y0=0 의 어드레스에 대응하는 메모리셀은 서로 인접한다. 후자의 경우, 테스트동안 항상 D0=DE 의 관계가 존재할 때, 전술한 바와 같이 그러한 패턴을 저장하는 것은 불가능하다.

그러나, 만일 증폭기 AMP064 또는 증폭기 AMPE66 의 동작이 도 4 에서 도시된 입력장치(60)같이 컬럼 어드레스 Y0 의 논리레벨에 응답하여 금지되고 D0 에서만이나 DE 에서만 기록하는 것이 가능해지면, 도 11 에서 도시된 것 같은 구조를 갖는 칩에서도 소정의 패턴을 기록할 수 있을 것이다. 따라서, 도 4 에서 도시된 입력장치(60)같이 증폭기중 하나의 동작을 금지시키는 것은 특히 도 11 에서 도시된 것 같은 칩구조의 경우에 적절하다.

비록 상세한 설명이 본 발명의 실시예들에 대하여 이전에 설명되었지만, 본 발명은 그곳에 국한되지 않고 다양한 변형이 가능하다. 예를 들면, 입력장치(60)에서 D0 나 DE 를 막기 위한 수단으로서, 증폭기 AMP064 나 증폭기 AMPE66 의 동작이 금지되지만, 본 발명은 거기에 국한되지 않고, 처리될 메모리셀에 D0 나 DE 가 기록되는 것을 막기 위한 수단이기만 하면 다른 임의의 수단들도 사용될 수 있다.

전술한 바와 같이, 본 발명에 따라서, 정상적인 동작에 영향을 미치지 않고, 선적하기 전에 수행될 다양한 테스트를 저가로 수행할 수 있는 반도체 메모리를 제공할 수 있다.

Claims

타이밍신호의 한 에지에 응답하여 페치된 기록데이터를, 클럭신호에 응답하여, 유지하기 위한 제 1 플립플롭 회로, 상기 타이밍신호의 다른 에지에 응답하여 페치된 기록데이터를, 상기 클럭신호에 응답하여, 유지하기 위한 제 2 플립플롭 회로, 및 상기 제 1 및 제 2 플립플롭회로에 의해 유지되는 기록데이터를 메모리셀 어레이에 병렬로 기록하기 위한 기록회로를 포함하고, 테스트동안 상기 타이밍신호와 무관하게 상기 클럭신호에 응답하여 상기 제 1 및 제 2 플립플롭 회로에 공통의 기록데이터를 저장하기 위한 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 상기 타이밍신호의 상기 한 에지에 응답하여 기록데이터를 유지하기 위한 제 3 플립플롭 회로, 상기 타이밍신호의 상기 다른 에지에 응답하여 기록데이터를 유지하기 위한 제 4 플립플롭 회로를 더 포함하며, 상기 수단은 정상적인 동작동안 상기 제 3 및 제 4 플립플롭 회로에 의해 유지된 기록데이터를 상기 제 1 및 제 2 플립플롭 회로로 각각 제공하고, 상기 제 3 및 제 4 플립플롭 회로에 의해서 유지된 기록데이터가 상기 테스트동안 상기 제 1 및 제 2 플립플롭 회로로 각각 제공되는 것이 금지되는 동안 기록데이터를 상기 제 1 및 제 2 플립플롭에 공통으로 제공하는 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서, 상기 기록회로에는, 상기 제 1 플립플롭 회로에 의해서 유지된 기록데이터를 상기 메모리셀 어레이에 기록하기 위한 제 1 증폭기, 상기 제 2 플립플롭 회로에 의해서 유지된 기록데이터를 상기 메모리셀 어레이에 기록하기 위한 제 2 증폭기, 및 상기 테스트동안에 상기 제 1 및 제 2 증폭기중 어느 하나의 동작을 금지시키기 위한 금지수단이 제공되는 것을 특징으로 하는 반도체 메모리.
제 3 항에 있어서, 상기 금지수단은 어드레스 신호의 일부에 기초하여 상기 증폭기중 어느 것의 동작이 금지되어야 하는지를 결정하는 것을 특징으로 하는 반도체 메모리.
제 4 항에 있어서, 상기 어드레스 신호의 상기 일부는 컬럼 어드레스의 특정 비트이고, 상기 메모리셀 어레이에서, 상기 컬럼 어드레스의 상기 특정 비트에서만 서로 상이한 두 개의 메모리셀이 서로 인접하여 배치되는 것을 특징으로 하는 반도체 메모리.
타이밍신호의 한쪽 및 다른 쪽 에지에서 기록데이터를 페치하기 위한 DDR-SDRAM 으로서, 상기 타이밍신호의 상기 한쪽 에지에서 페치된 기록데이터를 수신하여 그것을 메모리셀 어레이에 기록하기 위한 제 1 기록수단, 상기 타이밍신호의 상기 다른 쪽 에지에서 페치된 기록데이터를 수신하여 그것을 상기 메모리셀 어레이에 기록하기 위한 제 2 기록수단, 및 테스트신호와 컬럼 어드레스의 특정 비트를 수신하고, 상기 테스트신호가 활성 상태일 때, 상기 컬럼 어드레스의 상기 특정 비트에 기초하여 상기 제 1 및 제 2 기록수단중 어느 하나의 기록동작을 금지하기 위한 수단을 포함하는 것을 특징으로 하는 DDR-SDRAM.
제 6 항에 있어서, 상기 제 1 및 제 2 기록수단은 제 1 및 제 2 증폭기를 각각 포함하며, 상기 제 1 및 제 2 증폭기의 동작을 각각 금지시키기 위하여 상기 금지수단은 제 1 및 제 2 마스크신호중 어느 하나를 강제로 활성화시키는 것을 특징으로 하는 DDR-SDRAM.