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KR100890042B1 - 입력 버퍼 회로 - Google Patents

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KR100890042B1
KR100890042B1 KR1020060138795A KR20060138795A KR100890042B1 KR 100890042 B1 KR100890042 B1 KR 100890042B1 KR 1020060138795 A KR1020060138795 A KR 1020060138795A KR 20060138795 A KR20060138795 A KR 20060138795A KR 100890042 B1 KR100890042 B1 KR 100890042B1
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김미혜
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주식회사 하이닉스반도체
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Abstract

본 발명은 전원전압과 접지단 사이에 복수의 저항이 직렬 연결되고, 상기 저항과 각각 병렬 연결된 복수의 스위치로 구성하여, 상기 스위치의 개폐 여부에 따라 입력되는 전원전압의 레벨을 조정하여 제어신호를 출력하는 제어부와, 인에이블 신호에 응답하여 동작하고, 입력신호를 수신하여 이를 버퍼링하는 구동부를 포함하는 버퍼부와, 상기 버퍼부의 구동부와 접지단 사이에 연결되어 상기 메탈 옵션의 개폐 여부와 상기 인에이블 신호에 응답하여 동작하는 제1 NMOS소자와, 상기 제1 NMOS소자와 상기 접지단 사이에 직렬 연결되어 상기 제어신호의 전압레벨에 따라 턴-온 정도를 달리하는 제2 NMOS소자로 구성되는 전류 조절부를 포함하고, 상기 전류 조절부는 상기 제어신호의 전압레벨에 따라 상기 버퍼부의 전류를 조절하되, 상기 인에이블 신호가 디스에이블될 때에는 동작이 오프되어 누설전류를 차단하는 입력 버퍼 회로에 관한 것이다.
반도체 메모리, 버퍼부, 인에이블, 차동 증폭부, 전류조절부

Description

입력 버퍼 회로{INPUT BUFFER CIRCUIT}
도 1 은 종래 기술에 의한 입력 버퍼 회로도.
도 2 는 본 발명에 의한 입력 버퍼를 나타낸 블럭도.
도 3 은 도 2 의 버퍼부와 전류 조절부를 나타낸 회로도.
도 4a와 도 4b는 도 2 의 제어부를 나타낸 회로도.
<도면의 주요부분에 대한 부호의 설명>
10 : 버퍼부
11 : 제1구동부
12 : 제2구동부
13 : 제1인에이블부
14 : 제2인에이블부
20 : 전류 조절부
30 : 제어부
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 입력신호를 수신하여 이를 차동 증폭하여 버퍼링하는 입력 버퍼 회로에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 데이터를 저장하기 위한 다수의 메모리 셀을 포함하는 메모리 어레이로 구성된다.
특히, 디램 중에서도 동기식 디램(Synchronous DRAM, 이하 SDRAM)은 외부에서 인가되는 외부 클럭 신호에 동기되어 데이터의 리드(read)/라이트(write) 동작을 수행한다. 이에 따라, SDRAM은 외부 클럭 신호에 동기되는 내부 클럭 신호를 생성하기 위한 입력 버퍼 회로를 필요로 한다.
위와 같은 입력 버퍼 회로로 DRAM 에에서는 QCR(Quadri Coupled Receiver) 버퍼를 사용하고 있다.
이러한 입력 버퍼 회로는 클럭 신호뿐만 아니라 어드레스 신호 또는 커맨드 신호를 수신하고, 그 수신된 신호를 내부 신호로 변환한 후 변화된 내부 신호를 DRAM 내의 각 회로 블록들로 공급한다.
다시 설명하면, 입력 버퍼 회로는 DRAM에서 수신하는 불안정하거나 작은 레벨의 입력을 받아들여서 증폭시키는 역할을 한다.
버퍼의 성능이 좋을수록 작은 레벨의 신호가 입력되어도 입력 신호가 하 이(high)인지 로우(low)인지 판별 가능하고, 버퍼를 통과하는데 걸리는 시간도 짧다.
버퍼의 성능에 밀접한 연관이 있는 것이 버퍼가 동작할 때 사용하는 전류의 양이다.
사용하는 전류의 양이 크면 버퍼의 성능은 좋아지지만 그만큼 전력 소모가 커지게 되고, 사용하는 전류의 양이 적으면 성능은 떨어지지만 전력 소모를 줄일 수 있다.
이처럼 DRAM이 점점 고속과 저전력으로 가고 있는 상황에서 버퍼의 전류를 적절하게 조절하는 것이 보다 어려워지고 중요해졌다. 그러나 종래의 QCR 버퍼에는 유동적으로 전류를 조절하는 기능이 부족한 상태이다.
도 1 은 종래 기술에 의한 입력 버퍼 회로도로서, 전류 조절에 대한 기능을 살펴보면 다음과 같다.
버퍼가 사용하는 전류를 좌우하는 것이 싱크(sink) 트랜지스터(N5)이다. 설계단계에서는 싱크 트랜지스터의 사이즈 조절을 통해 전류의 양을 제어한다. 그러나 불량분석 단계에서는 트랜지스터 사이즈를 조절하는 것이 불가능하기 때문에 여분의 싱크 트랜지스터(N6)를 옵션으로 달아놓는다.
도 1의 N5는 메인 싱크 트랜지스터이고, N6은 여분의 싱크 트랜지스터이다. N6의 드래인에 연결되어 있는 메탈 옵션을 오픈(open)하면 N6를 사용하지 않는 것이고, 메탈 옵션을 클로즈(close)하면 N6을 사용해 전류의 양을 늘려주는 것이다.
이와 같이 종래의 버퍼는 싱크 트랜지스터의 게이트에 하이 또는 로우로 구 분되는 씨모스(CMOS) 레벨을 인가하여 전류의 양을 조절하는 방식이었다. 따라서, 종래에는 버퍼 전류의 양을 조절함에 있어 하나의 단계(step)밖에 하지 못하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제 중의 하나는 입력 버퍼 회로의 전류 조절을 여러 단계로 조절할 수 있는 입력 버퍼 회로를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제 중의 하나는 싱크 트랜지스터의 턴-온 정도를 조절하여 전류의 양을 조절할 수 있는 입력 버퍼 회로를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제 중의 하나는 버퍼의 성능 또는 특성에 중요하게 작용하는 싱크 전류의 양을 유동적으로 제어할 수 있어 설계변경 없이 불량분석 단계에서 적절한 전류의 양을 찾아 적용할 수 있는 입력 버퍼 회로를 제공하는 것이다.
상기 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 입력 버퍼 회로는 전원전압과 접지단 사이에 복수의 저항이 직렬 연결되고, 상기 저항과 각각 병렬 연결된 복수의 스위치로 구성하여, 상기 스위치의 개폐 여부에 따라 입력되는 전원전압의 레벨을 조정하여 제어신호를 출력하는 제어부와, 인에이블 신호에 응답하여 동작하고, 입력신호를 수신하여 이를 버퍼링하는 구동부를 포함하는 버퍼부와, 상기 버퍼부의 구동부와 접지단 사이에 연결되어 상기 메탈 옵션의 개폐 여부와 상기 인에이블 신호에 응답하여 동작하는 제1 NMOS소자와, 상기 제1 NMOS소자와 상기 접지단 사이에 직렬 연결되어 상기 제어신호의 전압레벨에 따라 턴-온 정도를 달리하는 제2 NMOS소자로 구성되는 전류 조절부를 포함하고, 상기 전류 조절부는 상기 제어신호의 전압레벨에 따라 상기 버퍼부의 전류를 조절하되, 상기 인에이블 신호가 디스에이블될 때에는 동작이 오프되어 누설전류를 차단한다.
그리고, 본 발명의 다른 실시예에 따른 입력 버퍼 회로는 전원전압과 접지단 사이에 복수의 저항이 직렬 연결되고, 상기 저항과 저항 사이에 스위치가 연결되며, 상기 스위치를 병렬 연결시켜 구성하여, 상기 스위치의 개폐 여부에 따라 입력되는 전원전압 레벨을 조정하여 제어신호를 출력하는 제어부와, 인에이블 신호에 응답하여 동작하고, 입력신호를 수신하여 이를 버퍼링하는 구동부를 포함하는 버퍼부와, 상기 버퍼부의 구동부와 접지단 사이에 연결되어 상기 메탈 옵션의 개폐 여부와 상기 인에이블 신호에 응답하여 동작하는 제1 NMOS소자와, 상기 제1 NMOS소자와 상기 접지단 사이에 직렬 연결되어 상기 제어신호의 레벨에 따라 턴-온 정도를 달리하는 제2 NMOS소자로 구성되는 전류 조절부를 포함하고, 상기 전류 조절부는 상기 제어신호의 전압레벨에 따라 상기 버퍼부의 전류를 조절하되, 상기 인에이블 신호가 디스에이블될 때에는 동작이 오프되어 누설전류를 차단한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.
도 2 는 본 발명에 의한 입력 버퍼를 나타낸 블럭도이고, 도 3 은 도 2 의 버퍼부와 전류 조절부를 나타낸 회로도이며, 도 4a와 도 4b는 도 2 의 제어부를 나타낸 회로도이다.
도 2 내지 도 3에 도시한 바와 같이, 본 발명은 입력신호(Input)를 수신하여 이를 차동 증폭하여 버퍼링하는 구동부(12)를 포함하는 버퍼부(10)와, 제어신호(Control)에 응답하여 상기 버퍼부(10)의 전류를 조절하는 전류 조절부(20)와, 전원전압의 전압 레벨을 조정하여 상기 전류 조절부(20)로 제어신호(Control)를 출력하는 제어부(30)를 포함한다.
상기 버퍼부(10)는 입력신호(Input)에 응답하여 풀-업 또는 풀-다운 구동하는 제1구동부(11)와, 레퍼런스 신호에 응답하여 풀-업 또는 풀-다운 구동하는 제2구동부(12)와, 인에이블 신호에 응답하여 버퍼부의 동작을 인에이블시키는 제1인에이블부(13)와, 인에이블 신호에 응답하여 버퍼부의 동작을 인에이블시키는 제2인에이블부(14)를 포함한다.
도 3 을 참고하면, 상기 전류 조절부(20)는 인에이블 신호(Enable)에 응답하여 턴-온하는 제1NMOS 소자(N6)와, 제어신호(Control)의 전압 레벨에 따라 턴-온 정도를 달리하는 제2NMOS 소자(N7)를 포함한다. 여기서, 상기 제1NMOS 소자(N6)와 제2NMOS 소자(N7)는 상기 버퍼부(10)의 구동부(11)(12)와 접지단(VSS) 사이에 병렬 연결시켜 구성한다. 이러한 전류 조절부(20)는 인에이블 신호(Enable)가 로우로 디스에이블될 때에는 제1NMOS 소자(N6)을 오프시켜 제2NMOS 소자(N7)를 통해 흐르는 누설전류를 차단한다.
상기 제어부(30)는 도 4a 와 도 4b에 도시한 바와 같이 스위치(sw0, sw1, sw2, sw3)의 개폐 여부에 따라 전원전압(VDD)의 전압 레벨을 조정하여 출력하는 전압 분배 회로를 포함한다.
상기 전압 분배 회로는 도 4a에 도시한 바아 같이 전원전압(VDD)과 접지단(VSS) 사이에 복수의 저항(R1,R2,R3,R4)이 직렬 연결되고, 상기 저항과 저항 사이에 스위치(SW0, SW1, SW2, SW3)가 연결되며, 상기 스위치를 병렬 연결시켜 구성한다.
또는 도 4b에 도시한 바와 같이, 상기 전압 분배 회로를 전원전압(VDD)과 접지단(VSS) 사이에 복수의 저항(R1,R2,R3,R4)을 직렬 연결하고, 상기 저항과 스위치를 각각 병렬 연결시켜 구성한다.
즉, 위와 같이 본 발명은 입력신호(Input)를 수신하여 이를 차동 증폭하는 구동부(11)(12)를 포함하여 버퍼링하는 버퍼부(10)와, 상기 버퍼부(10)의 구동부와 접지단(VSS) 간에 설치되고, 입력되는 전압 레벨에 따라 턴-온 정도를 달리하여 구동하는 드라이버(N7)를 포함하는 전류 조절부를 포함하여 구성한다.
위와 같이 구성된 본 발명의 실시예에 따른 입력 버퍼 회로의 동작을 설명하면 다음과 같다.
먼저, 도 2와 도 3에 도시한 바와 같이 상기 버퍼부(10)는 인에이블 신호로 하이가 입력되면 제1인에이블부(13)와 제2인에이블부(14)를 통해 버퍼부의 동작을 인에이블시킨다.
그러면, 버퍼부(10)의 제1구동부(11)는 입력신호(Input)에 응답하여 를 통해 풀-업 또는 풀-다운 구동하고, 제2구동부(12)는 레퍼런스 신호에 응답하여 풀-업 또는 풀-다운 구동하여 출력한다.
즉, 버퍼부(10)는 입력신호(Input)를 수신하여 이를 차동 증폭하는 구동부를 통해 버퍼링한 후 출력한다.
이때, 전류 조절부(20)는 제어신호(Control)에 응답하여 상기 버퍼부(10)의 전류를 조절하고, 제어부(30)는 상기 전류 조절부(20)로 전원전압의 전압 레벨을 조정하여 제어신호(Control)를 출력한다.
이러한 본원의 입력 버퍼 회로의 전류 조절에 대한 동작을 상세히 살펴 보면 다음과 같다.
버퍼부(10)의 제2인에이블부(N5)와 옵션 싱크 트랜지스터인 제1NMOS 소자(N6)의 게이트에 인에이블 신호가 인가되어 있다. 인에이블 신호는 하이 또는 로우의 씨모스(CMOS) 레벨이다.
상기 제1NMOS 소자(N6)의 드래인에 연결되어 있는 메탈 옵션을 오픈(open)하면 제1NMOS 소자(M6)를 사용하지 않는 것이고, 메탈 옵션을 클로즈(close)하면 제 1NMOS 소자(N6)을 사용해 전류의 양을 늘려주는 것이다.
또한, 본 발명은 상기 제1NMOS 소자(N6)와 병렬 연결된 제2NMOS 소자(N7)를 통해 전류의 양을 조절한다. 전류의 양 조절은 제어신호(Control)의 전압 레벨에 따라 턴-온 정도를 달리하는 제2NMOS 소자(N7)를 통해 이루어진다.
상기 제2NMOS 소자(N7)의 전류는 도 5 에 도시한 바와 같이 VGS에 비례한다. 이는 제2NMOS 소자(N7)의 게이트 전압은 전압 분배 회로에 의한 제어신호이고, 소스 전압은 접지전압이기 때문에 제어신호 레벨로 전류를 제어할 수 있는 것이다.
상기 제어신호의 전압 레벨 조절은 스위치(sw0, sw1, sw2, sw3)의 개폐 여부에 따라 전원전압(VDD)을 전압 분배하여 전압전압 레벨을 조정한다.
도 4a에 도시한 바와 같이 전원전압(VDD)과 접지단(VSS) 사이에 복수의 저항(R1,R2,R3,R4)이 직렬 연결되고, 상기 저항과 저항 사이에 스위치(SW0, SW1, SW2, SW3)가 연결되며, 상기 스위치를 병렬 연결시켜 구성한 전압 분배 회로를 통해 전원전압 레벨을 조정한다.
전류는 저항(R1,R2,R3,R4) 값에 의해 결정된다. 전류(I)=VDD/(R1+R2+R3+R4)이다. v1=VDD-(I*R1), v2=VDD-(I*R2), v3=VDD-(I*R3)가 된다. 제어신호의 전압 레벨은 스위치(SW0,SW1,SW2,SW3)의 개폐 여부에 의해 결정된다.
예를 들어 스위치(SW0)가 클로즈(close)이고 나머지 스위치가 오픈(open)이면 제어신호 레벨은 전원전압(VDD) 레벨이 되고, 스위치(SW1)가 클로즈이고 나머지는 오픈이면 제어신호 레벨은 v1가 된다. 스위치(SW2)가 클로즈이고 나머지는 오픈 이면 제어신호 레벨은 v2가 되고, 스위치(SW3)가 클로즈이고 나머지는 오픈이면 제어신호 레벨은 v3가 된다.
또는 도 4b에 도시한 바와 같이, 상기 전압 분배 회로를 전원전압(VDD)과 접지단(VSS) 사이에 복수의 저항(R1,R2,R3,R4)을 직렬 연결하고, 상기 저항과 스위치를 각각 병렬 연결시켜 구성한 전압 분배 회로를 통해 전원전압 레벨을 조정한다.
이 또한 제어신호의 전압레벨은 저항값과 스위치의 개폐 여부에 의해 결정된다.
도 4a와 도 4b를 비교해 볼 때 같은 저항 개수 즉 같은 레이아웃 면적을 가지고도 도 4a에서는 제어신호의 전압레벨을 네 가지로 만드는 반면 도 4b에서는 8가지의 레벨을 만들 수 있다. 도 4a, 도 4b의 방법 둘 다 저항의 개수와 크기에 따라 제어신호의 전압 레벨을 달리하여 생성한다.
위와 같이 본 발명은 제어신호의 전압 레벨에 따라 턴-온 정도를 달리하여 입력 버퍼의 싱크 트랜지스터의 전류의 양을 유동적으로 조절할 수 있다. 또한 본 발명은 설계변경 없이 불량분석 단계에서 적절한 전류의 양을 찾아 적용할 수 있다.
상술한 바와 같이, 본 발명은 입력 버퍼 회로의 전류 조절을 여러 단계로 조절할 수 있다.
또한, 본 발명은 입력되는 제어신호의 전압 레벨에 따라 턴-온 정도를 달리 하여 입력 버퍼의 싱크 트랜지스터의 전류의 양을 유동적으로 조절할 수 있다.
또한, 본 발명은 입력 버퍼의 성능 또는 특성에 중요하게 작용하는 싱크 전류의 양을 유동적으로 제어할 수 있어 설계변경 없이 불량분석 단계에서 적절한 전류의 양을 찾아 적용할 수 있다.

Claims (11)

  1. 전원전압과 접지단 사이에 복수의 저항이 직렬 연결되고, 상기 저항과 각각 병렬 연결된 복수의 스위치로 구성하여, 상기 스위치의 개폐 여부에 따라 입력되는 전원전압의 레벨을 조정하여 제어신호를 출력하는 제어부와;
    인에이블 신호에 응답하여 동작하고, 입력신호를 수신하여 이를 버퍼링하는 구동부를 포함하는 버퍼부와;
    상기 버퍼부의 구동부와 접지단 사이에 연결되어 상기 메탈 옵션의 개폐 여부와 상기 인에이블 신호에 응답하여 동작하는 제1 NMOS소자와, 상기 제1 NMOS소자와 상기 접지단 사이에 직렬 연결되어 상기 제어신호의 전압레벨에 따라 턴-온 정도를 달리하는 제2 NMOS소자로 구성되는 전류 조절부를 포함하고,
    상기 전류 조절부는 상기 제어신호의 전압레벨에 따라 상기 버퍼부의 전류를 조절하되, 상기 인에이블 신호가 디스에이블될 때에는 동작이 오프되어 누설전류를 차단하는 입력 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 전류 조절부는
    버퍼부의 구동부와 접지단 간에 설치되고, 입력되는 전압 레벨에 따라 턴-온 정도를 달리하여 구동하는 드라이버를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 버퍼부는
    입력신호에 응답하여 풀-업 또는 풀-다운 구동하는 제1구동부와;
    레퍼런스 신호에 응답하여 풀-업 또는 풀-다운 구동하는 제2구동부와;
    인에이블 신호에 응답하여 버퍼부의 동작을 인에이블시키는 제1인에이블부와;
    인에이블 신호에 응답하여 버퍼부의 동작을 인에이블시키는 제2인에이블부;
    를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
  5. 전원전압과 접지단 사이에 복수의 저항이 직렬 연결되고, 상기 저항과 저항 사이에 스위치가 연결되며, 상기 스위치를 병렬 연결시켜 구성하여, 상기 스위치의 개폐 여부에 따라 입력되는 전원전압 레벨을 조정하여 제어신호를 출력하는 제어부와;
    인에이블 신호에 응답하여 동작하고, 입력신호를 수신하여 이를 버퍼링하는 구동부를 포함하는 버퍼부와;
    상기 버퍼부의 구동부와 접지단 사이에 연결되어 상기 메탈 옵션의 개폐 여부와 상기 인에이블 신호에 응답하여 동작하는 제1 NMOS소자와, 상기 제1 NMOS소자와 상기 접지단 사이에 직렬 연결되어 상기 제어신호의 레벨에 따라 턴-온 정도를 달리하는 제2 NMOS소자로 구성되는 전류 조절부를 포함하고,
    상기 전류 조절부는 상기 제어신호의 전압레벨에 따라 상기 버퍼부의 전류를 조절하되, 상기 인에이블 신호가 디스에이블될 때에는 동작이 오프되어 누설전류를 차단하는 입력 버퍼 회로.
  6. 제 5 항에 있어서,
    상기 전류 조절부는
    버퍼부의 구동부와 접지단 간에 설치되고, 제어신호의 전압 레벨에 따라 턴-온 정도를 달리하여 구동하는 드라이버를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 5 항에 있어서,
    상기 버퍼부는
    입력신호에 응답하여 풀-업 또는 풀-다운 구동하는 제1구동부와;
    레퍼런스 신호에 응답하여 풀-업 또는 풀-다운 구동하는 제2구동부와;
    인에이블 신호에 응답하여 버퍼부의 동작을 인에이블시키는 제1인에이블부와;
    인에이블 신호에 응답하여 버퍼부의 동작을 인에이블시키는 제2인에이블부;
    를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
KR1020060138795A 2006-12-29 2006-12-29 입력 버퍼 회로 KR100890042B1 (ko)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791075B1 (ko) * 2006-11-15 2008-01-03 삼성전자주식회사 파워 업 리셋 회로 및 이를 구비한 반도체 장치
KR100997430B1 (ko) * 2008-12-26 2010-11-30 주식회사 하이닉스반도체 반도체 메모리의 데이터 입력장치 및 그 제어방법
KR101038992B1 (ko) * 2009-04-14 2011-06-03 주식회사 하이닉스반도체 비휘발성 반도체 메모리 회로
KR101053524B1 (ko) * 2009-06-08 2011-08-03 주식회사 하이닉스반도체 반도체 버퍼 회로
WO2012077041A2 (en) * 2010-12-10 2012-06-14 Sendyne Corp. Voltage reference and temperature sensor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100295064B1 (ko) * 1997-12-31 2001-07-12 박종섭 반도체메모리장치의데이타입력버퍼
KR100558548B1 (ko) * 2003-11-27 2006-03-10 삼성전자주식회사 상변화 메모리 소자에서의 라이트 드라이버 회로 및라이트 전류 인가방법
KR100650847B1 (ko) * 2005-12-28 2006-11-28 주식회사 하이닉스반도체 전원 전압의 변화에 무관하게 안정적으로 동작하는 반도체장치의 입력 버퍼 회로 및 그 동작 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4611130A (en) * 1984-02-13 1986-09-09 At&T Bell Laboratories Floating input comparator with precharging of input parasitic capacitors
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
JP2000306382A (ja) * 1999-02-17 2000-11-02 Hitachi Ltd 半導体集積回路装置
IT1311441B1 (it) * 1999-11-16 2002-03-12 St Microelectronics Srl Generatore di tensione programmabile, in particolare per laprogrammazione di celle di memoria non volatili di tipo multilivello.
JP2004096702A (ja) * 2002-02-20 2004-03-25 Mitsubishi Electric Corp 駆動回路
US6801061B2 (en) 2002-08-29 2004-10-05 Micron Technology, Inc. Reduced current input buffer circuit
KR100480916B1 (ko) 2002-10-30 2005-04-07 주식회사 하이닉스반도체 전류 소모를 줄인 입력 버퍼 회로
CN1307720C (zh) * 2003-06-27 2007-03-28 富士通株式会社 半导体集成电路
KR100616501B1 (ko) * 2004-07-27 2006-08-25 주식회사 하이닉스반도체 리시버

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100295064B1 (ko) * 1997-12-31 2001-07-12 박종섭 반도체메모리장치의데이타입력버퍼
KR100558548B1 (ko) * 2003-11-27 2006-03-10 삼성전자주식회사 상변화 메모리 소자에서의 라이트 드라이버 회로 및라이트 전류 인가방법
KR100650847B1 (ko) * 2005-12-28 2006-11-28 주식회사 하이닉스반도체 전원 전압의 변화에 무관하게 안정적으로 동작하는 반도체장치의 입력 버퍼 회로 및 그 동작 방법

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