KR100599443B1

KR100599443B1 - 반도체 기억 장치

Info

Publication number: KR100599443B1
Application number: KR1020040022541A
Authority: KR
Inventors: 김용기
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-04-01
Filing date: 2004-04-01
Publication date: 2006-07-12
Anticipated expiration: 2024-04-01
Also published as: KR20050097280A

Abstract

본 발명은 반도체 기억 장치의 외부에서 인가되는 신호에 의해 천이(transition)되는 데이터 신호의 논리상태에 따라 슬루율을 선택적으로 조절할 수 있는 슬루율 조절 장치를 제공함에 목적이 있다.

이를 달성하기 위한 본원 제1 발명에 따른 슬루율 조절 장치는, 반도체 기억 장치로부터 출력되는 데이터 신호의 슬루율을 조절함에 있어서, 외부에서 인가되는 명령신호의 제어를 받아 외부에서 인가되는 복수의 제어 코드군을 조합하여 복수의 슬루율 변조신호군을 출력하기 위한 슬루율 변조신호 발생부; 및 상기 복수의 슬루율 변조신호군을 이용하여 데이터 패드로 출력되는 데이터 신호가 천이되는 논리 상태에 따라 상기 데이터 신호의 슬루율을 선택적으로 조절할 수 있는 데이터 출력 버퍼를 포함할 수 있다.

반도체 기억 장치, 슬루율, 데이터, 조절, 데이터 출력 버퍼

Description

반도체 기억 장치{A SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래기술에 따른 반도체 기억 장치의 전체 블럭도,

도 2는 도 1의 데이터 출력 버퍼에 관한 상세 회로도,

도 3의 종래기술에 따른 개선된 반도체 기억 장치의 전체 블럭도,

도 4는 도 3의 데이터 출력 버퍼에 관한 상세 회로도,

도 5(A)는 넓은 윈도우를 갖는 데이터 파형도,

도 5(B)는 좁은 윈도우를 갖는 데이터 파형도,

도 6은 본 발명에 따른 반도체 기억 장치의 전체 블록도,

도 7은 본 발명에 따른 슬루율 변조신호 발생부의 일실시 회로도,

도 8은 본 발명에 따른 데이터 출력 버퍼의 일실시예 회로도,

도 9는 본 발명에 따른 데이터 출력 버퍼의 다른 실시예 회로도,

도 10(a)는 높은 슬루율을 갖는 데이터 출력 신호 파형도,

도 10(b)는 낮은 슬루율을 갖는 데이터 출력 신호 파형도.

* 도면의 주요 부분에 대한 설명 *

102: 커맨드 및 어드레스 버퍼

103: 로우 디코더 104: 컬럼 디코더

105: 디램 코어 106: 입/출력 핀

107: 데이터 입력 버퍼 108: 데이터 입력 레지스터

109: 데이터 출력 레지스터 610: 슬루율 변조신호 발생부

611: 데이터 출력 버퍼

본 발명은 반도체 기억 장치의 데이터 출력 버퍼에 관한 기술로서, 특히 고속으로 동작하는 반도체 기억 장치의 데이터 출력 버퍼에 관한 기술이다.

반도체 기억 장치는 수백만개의 메모리 셀을 포함하고 있으며, 이들 메모리 셀에 데이터를 쓰거나 혹은 씌여진 데이터를 읽기 위해 데이터를 입출력하는 것이 기본적인 기능이다. 반도체 기억 장치는 싱크로너스 디램(Synchronous DRAM)으로부터 DDR 그리고 DDR II에 이르기까지 동작을 위해 기능상 일부 변화가 있어 왔지만, 메모리 셀을 갖추고 메모리 셀을 리프레쉬 시키는 등의 기본 특징은 변하지 않았다.

향후에도 반도체 기억 장치는 위와 같은 고유의 특징을 유지한 채, 고속으로 데이터를 쓰거나 읽기 위한 기술과 원가를 절감하기 위한 기술의 개발이 모색될 것 이다.

도 1은 종래기술에 따른 반도체 기억 장치의 전체 블럭도이다.

종래기술에 따른 반도체 기억 장치는 커맨드 및 어드레스 버퍼(102), 로우 디코더(103), 컬럼 디코더(104), 디램 코어(105), 데이터 입력 버퍼(107), 데이터 입력 레지스터(108), 데이터 출력 레지스터(109), 데이터 출력 버퍼(110) 등을 포함하여 구성된다. 이들 각각의 기능에 대해서는 당해 분야에 종사하는 통상의 지식을 가진 자에게 너무나도 당연한 사항에 불과하므로 여기서는 상세히 언급하지 않기로 한다. 다만, 본 발명에 필요로 하는 구성 블럭에 대해서만 간략히 설명하기로 한다.

디램 코어(105)는 디램 메모리 셀과 메모리 셀내 저장된 데이터를 증폭하는 센스 앰프를 포함한다. 로우 디코더(103)와 컬럼 디코더(104)는 외부에서 인가되는 명령(COMMAND)과 주소(ADDRESS)에 대응하여 위치를 선택하는 기능을 수행한다. 여기서, 명령(COMMAND)이라 함은 라스 신호(RAS: Row Address Strobe), 카스 신호(CAS: Column Address Strobe), 라이트 인에이블 신호(WE: Write Enable) 등 디램 동작에 있어서 로우 액세스(Row Access)와 컬럼 액세스(Column Access)를 담당하는 명령을 의미한다.

라스 신호(RAS)가 활성화되면서 동시에 로우 어드레스를 입력받고, 그 어드레스가 로우 디코더(103)에서 해독(디코딩)되어 복수개의 셀이 활성화되면, 디램 셀 내 저장된 작은 신호는 디램 코어(105)의 센스 앰프 동작에 의해 증폭된다. 즉, 디램 코어(105) 내 센스 앰프는 증폭된 데이터를 보존한 채 읽기 동작 혹은 쓰기 동작을 기다리는 데이터 캐시 역할을 수행한다.

읽기 동작의 경우, 카스 신호가 활성화되면 동시에 컬럼 어드레스가 해독되어 데이터 캐시 역할을 수행 중인 센스 앰프 집단 중에서 일부 데이터를 내부 데이터 버스로 출력시킨다. 이 데이터는 데이터 출력 레지스터(109)에 저장된다. 데이터 출력 레지스터(109)에 저장된 데이터는 데이터 출력 버퍼(110)를 통해 미리 정해진 시간 후에 출력된다.

종래기술의 데이터 출력 버퍼(110)에 관한 상세 회로가 도 2에 도시되어 있다. 출력 인에이블 신호(OE)가 활성화된 상태에서 데이터 클럭 신호(DCLK)가 입력되면 데이터(DATA)의 위상을 판단하여 외부의 입/출력 핀(106)으로 출력시킨다. 이 때 출력되는 신호의 기울기를 슬루율(Slew Rate)이라 한다. 슬루율은, 예를 들어, 3V/ns와 같이 표시하는데, 1ns 시간 동안 3V의 크기로 활성화되는 속도를 의미한다.

도 2에 도시된 저항 R1 및 R2는 슬루율을 결정하는 기능을 하는 수동소자이다. 슬루율의 결정은 저항 뿐 아니라 다양한 형태로써 가능하지만 여기서는 저항을 사용하여 설명한다.

종래기술에 따르면, 슬루율은 디램의 설계시에 결정된 고정값으로 제공되어 왔다. 그러므로 슬루율이 높으면 바운스(Bounce) 잡음에 의해 신호의 품질이 떨어지고, 슬루율이 너무 낮으면 액세스 시간의 변동 폭이 너무 커져서 역시 신호의 품질이 떨어진다. 여기서, 신호의 품질이라 함은 신호의 집적도(Signal Integrity)라 말할 수 있다. 일정한 주기 동안 신호가 출력될 때 데이터가 점유하는 시간과 데이 터가 교차하는 시간이 정해지는데 신호의 집적도가 우수하다는 것은 데이터가 점유하는 시간이 상대적으로 크다는 것을 의미한다. 이를 데이터 눈(DATA EYE) 혹은 데이터 창(DATA WINDOW)라 말한다.

도 10(A)는 슬루율이 높은 경우의 데이터 출력 신호 파형으로서, 데이터 출력 신호가 높은 잡음을 포함하고 있음을 보여주고 있고, 도 10(B)는 슬루율이 낮은 경우의 데이터 출력 신호 파형으로서, 데이터 출력 신호가 좋은 데이터 윈도우를 가지고 있음을 보여준다.

그런데, 종래기술에 따르면 슬루율이 디램의 설계시에 결정된 고정값으로 제공되기 때문에 디램 제품을 설계한 후에는 슬루율을 조절할 수 없다는 데에 한계가 있다.

이와 같은 종래기술의 문제점을 극복하기 위하여 본 출원인은 2003. 12. 19자에 특허출원 제2003-93702호로 출원하여 도 3과 같이 데이터 신호의 슬루율을 조절할 수 있는 개선된 반도체 기억 장치를 제시한 바 있다.

도 3의 개선된 반도체 기억 장치는, 대부분의 구성이 도 1의 종래기술의 반도체 기억 장치와 동일하다. 다만, 슬루율 변조 신호발생부(311)가 추가되고, 데이터 출력 버퍼(310)의 세부 구성이 상이하다. 이들에 대한 세부 구성은 도 4에 도시되어 있다.

도 4는 도 3의 데이터 출력 버퍼에 관한 상세 회로도이다.

도 4에 도시된 데이터 출력 버퍼(310)는 데이터를 최종적으로 출력시키는 최종 드라이버(403)를 포함한다. 최종 드라이버(403)는 제1 및 제2 구동소자(P1, P2) 로 구성된다. 그리고 제1 및 제2 구동소자(P1, P2)를 구동하는 제1 및 제2 프리 드라이버(401, 402)의 소스단에는 제1 및 제2 슬루율 조절부(404, 405)가 위치한다.

제1 슬루율 조절부(404)는 슬루율을 결정하는 직렬연결된 복수의 저항(R11, R12, R13, R14)을 포함하고, 제2 슬루율 조절부(405)는 슬루율을 결정하는 직렬연결된 복수의 저항(R21, R22, R23, R24)을 포함한다. 그리고, 제1 슬루율 조절부(404) 내 직렬연결된 복수의 저항(R11, R12, R13, R14)과 제2 슬루율 조절부(405) 내 직렬연결된 복수의 저항(R21, R22, R23, R24)은 각각 스위칭 소자에 의해 제어받는다.

슬루율을 조절하는 방법은 제1 및 제2 슬루율 조절부(404, 405)에 입력되는 변조신호(a, b, c, d) 중 어느 하나가 "H"상태로 활성화된다. 그러면 노드 n1, n2와 전원 사이의 저항값이 결정되고, 상기 저항값이 커지면 슬루율이 낮아지고, 이들 저항값이 작아지면 슬루율이 높아지게 되어 결과적으로 슬루율이 결정된다.

제1 및 제2 슬루율 조절부(404, 405)에 입력되는 변조신호(a, b, c, d)는 도 5의 슬루율 변조신호 발생부(311)가 두개의 어드레스를 입력받아 디코딩한 결과로서 생성되는 신호이다. 그리고 디코딩 동작은 외부 명령(SLEW)이 언제 인가되느냐에 따라 결정된다.

그런데, 도 3 및 도 4와 같은 슬루율 조절 방식에 따르면 데이터 패드에 출력되는 데이터 신호의 논리 상태에 따라 슬루율이 다르다는 한계를 극복할 수 없다. 즉, "H" 데이터와 "L"데이터의 슬루율을 조절하기 위한 제1 및 제2 슬루율 조절부(404, 405) 내 PMOS와 NMOS의 특성 상 전류 구동 속도에 차이가 존재하는 문제 점을 극복할 수 없다. 따라서, 예를 들어, 도 5B와 보이는 바와 같이, "H" 데이터를 출력하는 경우 라이징 동작은 매우 느린 슬루율을 갖고, "L" 데이터 출력를 출력하는 경우 폴링 동작은 매우 빠른 슬루율을 가진다면 데이터 윈도우(DATA WINDOW)가 좁아질 수 밖에 없다.

상기와 같은 문제점을 해결하기 위하여 본 발명은 반도체 기억 장치의 외부에서 인가되는 신호에 의해 천이(transition)되는 데이터 신호의 논리상태에 따라 슬루율을 선택적으로 조절할 수 있는 반도체 기억 장치를 제공함에 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 데이터 신호에 응답하여 풀업 구동신호 및 풀다운 구동신호를 발생시키기 위한 제1 및 제2 프리 드라이버; 상기 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여 데이터 출력단을 풀업/풀다운 구동하기 위한 최종 드라이버; 외부로부터 인가되는 명령신호와 제1 제어 코드에 응답하여 제1 슬루율 변조신호를 생성하기 위한 제1 슬루율 변조신호 발생부; 및 상기 명령신호와 제2 제어 코드에 응답하여 제2 슬루율 변조신호를 생성하기 위한 제2 슬루율 변조신호 발생부를 구비하며, 상기 제1 프리 드라이버는, 자신의 풀다운 경로에 제공되며, 상기 제1 슬루율 변조신호에 응답하여 상기 풀업 구동신호의 기울기를 조절하기 위한 제1 슬루율 조절부를 구비하고, 상기 제2 프리 드라이버는, 자신의 풀업 경로에 제공되며, 상기 제2 슬루율 변조신호에 응답하여 상기 풀다운 구동신호의 기울기를 조절하기 위한 제2 슬루율 조절부를 구비하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

삭제

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들 이 있을 수 있음을 이해하여야 한다.

도 6은 본 발명에 따른 반도체 기억 장치의 전체 블록도로서, 대부분의 구성이 도 3에 도시된 반도체 기억 장치와 동일하다. 다만, 슬루율 변조신호 발생부(610)에 4개의 어드레스 신호(A0, A1, B0, B1)가 입력되어 8개의 슬루율 변조신호(a, b,c, d, e, f, g, h)가 출력된다는 점과 8개의 슬루율 변조신호(a, b,c, d, e, f, g, h)가 데이터 출력 버퍼(611)에 인가된다는 점이 상이하다.

본 발명에 따른 슬루율 변조신호 발생부(610)의 일실시예 회로는 도 7에 도시되어 있고, 본 발명에 따른 데이터 출력 버퍼(611)의 실시예들은 도 8 및 도 9에 도시되어 있다.

도 7에 도시된 바와 같이, 본 발명의 일실시예에 따른 슬루율 변조신호 발생부(610)는 하나의 명령신호(SLEW)와 네개의 어드레스 신호(A0, A1, B0, B1)를 인가받는다. 어드레스 신호(A0, A1)는 명령신호(SLEW)에 제어에 따라 제1 슬루율 변조신호군(a, b, c, d) 중 적어도 하나 이상의 슬루율 변조신호를 활성화시키며, 어드레스 신호(B0, B1)는 명령신호(SLEW)에 제어에 따라 제2 슬루율 변조신호군(e, f, g, h) 중 적어도 하나 이상의 슬루율 변조신호를 활성화시킨다.

도 8은 본 발명의 일실시예에 따른 데이터 출력 버퍼(611)로서, 도 4의 종래기술의 데이터 출력 버퍼와 달리 제1 슬루율 조절부(804)와 제2 슬루율 조절부(805)에 인가되는 슬루율 변조신호의 원천이 상이하다.

이에 따라 제1 슬루율 조절부(804)와 제2 슬루율 조절부(805) 내에서 턴온되는 스위치의 개수를 달리할 수 있다. 결국, "H" 데이터 출력과 "L" 데이터 출력에 반응하여 전류를 공급하는 PMOS와 NMOS의 특징이 서로 다를 수 밖에 없는 제조상의 한계를 극복하게 한다. 예를 들어, PMOS의 전류 구동 속도가 빠르고, NMOS의 전류 구동 속도가 느리기 때문에 "H" 데이터를 출력하기 위한 데이터 신호의 슬루율은 느리게, "L" 데이터를 출력하기 위한 데이터 신호의 슬루율은 빠르게 조절할 수 있다.

결과적으로, 제1 슬루율 조절부(804)와 제2 슬루율 조절부(805) 내에서 턴온되는 스위치의 개수를 달리함으로써 도 5A에 도시된 바와 같이, 넓은 데이터 윈도우를 얻을 수 있다.

한편, 도 8의 제1 슬루율 조절부(804)와 제2 슬루율 조절부(805)는 병렬연결된 복수의 트랜지스터로 구현되어 트랜지스터의 사이즈를 조절함으로써 슬루율을 조절하도록 한다. 즉, 변조신호(a,b,c,d,e,f,g,h)가 활성화되는 개수에 따라 제1 및 제2 프리 드라이버(801, 802)의 구동력이 증/감될 수 있다.

예를 들어, 도 9에 도시된 본 발명의 다른 실시예에 따른 데이터 출력 버퍼(611)와 같이, 복수의 저항을 직렬연결하고, 개별 저항에 병렬로 연결된 스위칭소자의 온오프를 제어하여 저항값을 달리함으로써 전류의 크기를 변화시켜 데이터 신호의 슬루율을 조절할 수도 있다. 슬루율 조절부에 이용되는 스위치는 이에 국한되지 않고 다양한 방식으로 설계될 수 있다.

만일, 측정된 데이터 출력 신호의 슬루율이 도 10(a)와 같다면 도 10(b)와 같은 파형에 가깝도록 프로그램하는 것이 바람직하다.

한편, 변조 신호와 이를 이용하는 복수의 소자를 4개로 한정하였지만, 이는 하나의 실시예에 불과하며, 필요에 따라 소자수를 증가 혹은 감소시켜 구현할 수도 있음은 당연하다. 바람직하게는 대략 10개 이상일 수 있다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명은 반도체 기억 장치가 공정 변화 등의 이유로 데이터 출력 신호의 품질이 고르지 못할 경우에도 외부에서 인가되는 신호에 의해 데이터 출력 신호의 슬루율을 선택적으로 조절할 수 있는 효과가 있다.

특히, 슬루율 조절부에 사용되는 소자의 특성에 대응하여 슬루율을 선택적으로 조절할 수 있기 때문에 데이터 윈도우를 최적화할 수 있다. 이에 따라, 시스템 버스의 조건과 무관하게 최적의 신호 품질을 얻을 수 있는 효과가 있다.

또한, 본 발명은 외부에서 슬루율을 소프트웨어적으로 조절할 수 있기 때문에 상이한 슬루율 수준을 요구하는 시스템 애플리케이션의 조건에도 유연하게 대응할 수 있다.

Claims

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데이터 신호에 응답하여 풀업 구동신호 및 풀다운 구동신호를 발생시키기 위한 제1 및 제2 프리 드라이버;

상기 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여 데이터 출력단을 풀업/풀다운 구동하기 위한 최종 드라이버;

외부로부터 인가되는 명령신호와 제1 제어 코드에 응답하여 제1 슬루율 변조신호를 생성하기 위한 제1 슬루율 변조신호 발생부; 및

상기 명령신호와 제2 제어 코드에 응답하여 제2 슬루율 변조신호를 생성하기 위한 제2 슬루율 변조신호 발생부를 구비하며,

상기 제1 프리 드라이버는,

자신의 풀다운 경로에 제공되며, 상기 제1 슬루율 변조신호에 응답하여 상기 풀업 구동신호의 기울기를 조절하기 위한 제1 슬루율 조절부를 구비하고,

상기 제2 프리 드라이버는,

자신의 풀업 경로에 제공되며, 상기 제2 슬루율 변조신호에 응답하여 상기 풀다운 구동신호의 기울기를 조절하기 위한 제2 슬루율 조절부를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 최종 드라이버는,

상기 풀업 구동신호에 응답하여 상기 데이터 출력단을 풀업 구동하기 위한 풀업 PMOS 트랜지스터와,

상기 풀다운 구동신호에 응답하여 상기 데이터 출력단을 풀다운 구동하기 위한 풀다운 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제4항 또는 제5항에 있어서,

상기 제1 프리 드라이버는,

그 소오스가 전원전압단에 접속되고 그 드레인이 제1 프리 드라이버 출력단에 접속되며 상기 데이터 신호를 게이트 입력으로 하는 제1 PMOS 트랜지스터;

그 드레인이 상기 제1 프리 드라이버 출력단에 접속되고 상기 데이터 신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터;

상기 제1 NMOS 트랜지스터의 소오스와 접지전압단 사이에 직렬 접속된 다수의 제1 로드 소자; 및

각각의 제1 로드 소자와 상기 접지전압단 사이에 병렬 접속되며, 상기 슬루율 변조신호의 각 비트값에 제어받는 다수의 제1 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서,

상기 제2 프리 드라이버는,

그 소오스가 상기 접지전압단에 접속되고 그 드레인이 제1 프리 드라이버 출력단에 접속되며 상기 데이터 신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터;

그 드레인이 상기 제1 프리 드라이버 출력단에 접속되고 상기 데이터 신호를 게이트 입력으로 하는 제2 PMOS 트랜지스터;

상기 제2 PMOS 트랜지스터의 소오스와 상기 전원전압단 사이에 직렬 접속된 다수의 제2 로드 소자; 및

각각의 제2 로드 소자와 상기 전원전압단 사이에 병렬 접속되며, 상기 슬루율 변조신호의 각 비트값에 제어받는 다수의 제2 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서,

상기 다수의 제1 및 제2 로드 소자는 각각 저항인 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서,

상기 다수의 제1 및 제2 스위칭 소자는 각각 NMOS 트랜지스터인 것을 특징으로 하는 반도체 기억 장치.
제4항 또는 제5항에 있어서,

상기 제1 프리 드라이버는,

그 소오스가 전원전압단에 접속되고 그 드레인이 제1 프리 드라이버 출력단에 접속되며 상기 데이터 신호를 게이트 입력으로 하는 제1 PMOS 트랜지스터;

그 드레인이 상기 제1 프리 드라이버 출력단에 접속되고 상기 데이터 신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및

상기 제1 NMOS 트랜지스터의 소오스와 접지전압단 사이에 병렬 접속되며, 상기 제1 슬루율 변조신호의 각 비트값에 제어받는 다수의 제1 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서,

상기 제2 프리 드라이버는,

그 소오스가 상기 접지전압단에 접속되고 그 드레인이 제1 프리 드라이버 출력단에 접속되며 상기 데이터 신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터;

그 드레인이 상기 제1 프리 드라이버 출력단에 접속되고 상기 데이터 신호를 게이트 입력으로 하는 제2 PMOS 트랜지스터; 및

상기 제2 PMOS 트랜지스터의 소오스와 상기 전원전압단 사이에 병렬 접속되며, 상기 제2 슬루율 변조신호의 각 비트값에 제어받는 다수의 제2 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 기억 장치.
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