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KR100472725B1 - 리프레시 모드를 갖는 반도체 메모리 소자 - Google Patents

리프레시 모드를 갖는 반도체 메모리 소자 Download PDF

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KR100472725B1
KR100472725B1 KR10-2002-0017796A KR20020017796A KR100472725B1 KR 100472725 B1 KR100472725 B1 KR 100472725B1 KR 20020017796 A KR20020017796 A KR 20020017796A KR 100472725 B1 KR100472725 B1 KR 100472725B1
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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 리프레시 동작 제어에 관한 것이며, 리프레시 모드에서의 순간 피크전류를 줄이는 동시에 리프레시 동작 속도의 저하를 방지할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 다수의 셀 매트릭스를 구비하며, 각 셀 매트릭스에 대한 순차적인 리프레시를 수행하는 반도체 메모리 소자에 있어서, 리프레시 동작 모드에서 가장 먼저 리프레시를 수행하는 제1 셀 매트릭스; 리프레시 동작 모드임을 알리는 플래그 신호에 응답하여 상기 제1 셀 매트릭스의 비트라인 감지증폭기의 풀-업 라인을 노말 동작 모드에서는 오버 드라이빙 전압 및 코어전압으로 구동하고, 리프레시 동작 모드에서는 코어전압만으로 구동하는 제1 비트라인 감지증폭기 전원 구동 수단; 리프레시 동작 모드에서 상기 제1 셀 매트릭스 보다 후순위로 리프레시를 수행하는 제2 셀 매트릭스; 및 상기 플래그 신호와 무관하게 노말 동작 모드 및 리프레시 동작 모드에서 상기 제2 셀 매트릭스의 비트라인 감지증폭기의 풀-업 라인을 오버 드라이빙 전압 및 코어전압으로 구동하는 제2 비트라인 감지증폭기 전원 구동 수단을 구비하는 반도체 메모리 소자가 제공된다.

Description

리프레시 모드를 갖는 반도체 메모리 소자{Semiconductor memory device having refresh mode}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 리프레시 동작 제어에 관한 것이다.
반도체 메모리 소자 중에서도 DRAM은 SRAM이나 플래쉬 메모리와 달리 시간이 흐름에 따라 셀(입력된 정보를 저장하는 단위 유닛)에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이를 리프레시 모드라 한다.
DRAM을 이루는 각 셀들은 일정한 개수로 묶여서 하나의 셀 매트릭스(뱅크)를 이루게 되며, 전체 칩의 동작은 이러한 셀 매트릭스를 기준으로 이루어지게 되는데 현재 사용되고 있는 DRAM의 경우 대개 4개의 셀 매트릭스로 구성되어 있다.
일반적으로, 외부로부터 입력된 정보를 처음 저장하는 동작이나 저장된 정보를 읽어오는 동작을 수행할 때에는 전술한 4개의 셀 매트릭스 중에서 하나의 셀 매트릭스를 선택하여 DRAM의 동작이 이루어지며, 나머지 세개의 셀 매트릭스는 동작을 하지 않도록 하는데, 리프레시 모드에서는 4개의 셀 매트릭스에서 동시에 리프레시 동작이 수행되므로, 순간적으로 피크전류가 급증하는 현상이 발생한다.
도 1은 종래기술에 따른 DRAM의 리프레시 경로의 블럭도이다.
도 1을 참조하면, 외부 리프레시 명령 신호를 인가 받아 각 셀 매트릭스(14, 15, 16, 17)별로 내부 리프레시 명령 신호를 생성하기 위한 내부 리프레시 명령 발생 회로(10, 11, 12, 13)와, 각각의 내부 리프레시 명령 발생 회로(10, 11, 12, 13)로부터 출력된 내부 리프레시 명령 신호를 인가받아 동시에 리프레시를 수행하는 셀 매트릭스(14, 15, 16, 17)가 도시되어 있다.
도 2는 상기 도 1의 리프레시 방식에 따른 리프레시 전류 특성도이다.
도 2를 참조하면, 상기와 같이 모든 셀 매트릭스(14, 15, 16, 17)에 대해 동시에 리프레시를 수행하는 경우에는 매우 큰 순간 피크전류가 흘러 전류 소모량이 증가하는 문제점이 있었다.
이와 같은 문제점을 해결하기 위하여 리프레시를 4개의 셀 매트릭스에서 동시에 수행하지 않고 2개의 셀 매트릭스씩 순차적으로 수행하거나, 1개의 셀 매트리스씩 총 4회에 걸쳐 리프레시를 수행하는 방식을 사용하기도 했다.
도 3은 개선된 종래기술에 따른 DRAM의 리프레시 경로의 블럭도이다.
도 3을 참조하면, 첫번째 내부 리프레시 명령 발생 회로(30)는 외부 리프레시 명령 신호를 인가 받아 셀 매트릭스 0(34)을 위한 내부 리프레시 명령 신호를 생성하며, 내부 리프레시 명령 신호 0은 셀 매트릭스 0(34)에 대한 리프레시를 수행하도록 하고, 소정의 지연부(38)를 거쳐 다음 내부 리프레시 명령 발생 회로(31)로 인가된다. 내부 리프레시 명령 발생 회로(31)는 다시 셀 매트릭스 1(35)를 위한 내부 리프레시 명령 신호 1을 생성하고, 셀 매트릭스 1(35)에 대한 리프레시를 수행하도록 한다. 이러한 과정을 나머지 셀 매트릭스(36, 37)에 대해서도 수행하면 4개의 셀 매트릭스(34, 35, 36, 37)에 대한 순차적인 리프레시 동작이 수행된다.
도 4는 상기 도 3의 리프레시 방식에 따른 리프레시 전류 특성도이다.
도 4를 참조하면, 상기와 같이 순차적인 리프레시 동작을 수행하는 경우, 상기 도 2의 전류 그래프에 비해 순간 피크전류가 크게 줄어든 것을 알 수 있다. 따라서, 리프레시 동작에 수반되는 전류 소모량을 크게 줄일 수 있다. 그러나, 이와 같은 리프레시 방식은 상기 도 1 및 도 2에 도시된 리프레시 방식에 비해 동작 속도가 떨어지는 단점이 있다.
한편, 순간 피크전류를 줄이기 위한 대안으로 리프레시 모드에서는 오버 드라이빙을 수행하는 않는 방안도 제안되었다. DRAM의 셀은 정보를 저장하는 구성요소인 캐패시터와 캐패시터에 대한 액세스를 제어하는 트랜지스터로 구성되는데, 정보를 저장하거나 저장된 정보를 읽어오는 경우, 그리고 셀에 대한 리프레시 동작을 수행하는 경우 트랜지스터의 비트라인에 특정 레벨의 전압을 인가하게 되는데, 비트라인 감지증폭기가 비트라인의 전위를 감지하여 이를 증폭시켜 주게 된다. 이러한 감지증폭 동작의 초기에 동작 속도를 개선하기 위하여 셀 메트릭스에 사용되는 코어전압보다 높은 레벨의 외부전압을 인가하는 방식을 오버 드라이빙 방식이라 한다.
따라서, 리프레시 모드에서 오버 드라이빙을 수행하는 않는 경우에는 도 5에 도시된 바와 같이 오버 드라이빙을 수행하는 상기 도 2의 전류 그래프에 비해 순간 피크전류가 줄어들게 되어 전류 소모량을 줄일 수 있다. 그러나, 이러한 방식 역시 동작 속도가 떨어지는 단점이 있다.
도 6은 순차적인 리프레시와 논-오버 드라이빙 방식을 함께 적용한 종래기술에 따른 리프레시 전류 특성도로서, 이처럼 순차적인 리프레시 방식과 논-오버 드라이빙 방식을 함께 적용하는 경우에는 순간 피크전류를 최소화하여 전류 소모량을 현저히 줄일 수 있으나, 역시 동작 속도가 떨어지는 단점을 극복하지 못하고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리프레시 모드에서의 순간 피크전류를 줄이는 동시에 리프레시 동작 속도의 저하를 방지할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 셀 매트릭스를 구비하며, 각 셀 매트릭스에 대한 순차적인 리프레시를 수행하는 반도체 메모리 소자에 있어서, 리프레시 동작 모드에서 가장 먼저 리프레시를 수행하는 제1 셀 매트릭스; 리프레시 동작 모드임을 알리는 플래그 신호에 응답하여 상기 제1 셀 매트릭스의 비트라인 감지증폭기의 풀-업 라인을 노말 동작 모드에서는 오버 드라이빙 전압 및 코어전압으로 구동하고, 리프레시 동작 모드에서는 코어전압만으로 구동하는 제1 비트라인 감지증폭기 전원 구동 수단; 리프레시 동작 모드에서 상기 제1 셀 매트릭스 보다 후순위로 리프레시를 수행하는 제2 셀 매트릭스; 및 상기 플래그 신호와 무관하게 노말 동작 모드 및 리프레시 동작 모드에서 상기 제2 셀 매트릭스의 비트라인 감지증폭기의 풀-업 라인을 오버 드라이빙 전압 및 코어전압으로 구동하는 제2 비트라인 감지증폭기 전원 구동 수단을 구비하는 반도체 메모리 소자가 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 7은 본 발명의 일 실시예에 따른 DRAM의 비트라인 감지증폭기 전원 구동 블럭의 회로도이다.
도 7을 참조하면, 본 실시예에 따른 비트라인 감지증폭기 전원 구동 블럭은, 각 셀 매트릭스(뱅크)마다 독립적으로 배치된다. 즉, 셀 매트릭스 0, 셀 매트릭스 1, 셀 매트릭스 2에는 (A) 타입의 비트라인 감지증폭기 전원 구동 블럭이 배치되며, 셀 매트릭스 3에는 (B) 타입의 비트라인 감지증폭기 전원 구동 블럭이 배치된다.
우선, (A) 타입의 비트라인 감지증폭기 전원 구동 블럭에 대해 살펴본다.
(A) 타입의 비트라인 감지증폭기 전원 구동 블럭은 비트라인 감지증폭기의 풀-업 라인을 코어전압(Vcore)으로 구동하기 위한 NMOS 트랜지스터(M1)와, 비트라인 감지증폭기의 풀-다운 라인을 접지전압으로 구동하기 위한 NMOS 트랜지스터(M2)와, 비트라인 감지증폭기의 풀-업 라인을 외부고전위전압(Vext)으로 구동하기 위한 PMOS 트랜지스터(M3)를 구비한다. 또한, (A) 타입의 비트라인 감지증폭기 전원 구동 블럭은 각 MOS 트랜지스터(M1, M2, M3)의 게이트를 제어하기 위한 제어 신호를 생성하기 위한 드라이버 제어부(71)와, 리프레시 모드인지 노말 동작 모드인지를 판별하여 리프레시 모드를 알리는 플래그 신호를 생성하기 위한 리프레시 여부 판별부(70)를 구비한다.
이하, 리프레시 여부 판별부(70)로부터 출력된 플래그 신호에 따른 동작 변화를 설명한다.
우선, 노말 동작 모드일 경우, 리프레시 여부 판별부(70)로부터 출력된 플래그 신호는 논리 레벨 하이로, 드라이버 제어부(71)의 출력이 인버터(INV1)를 통해 반전되고, 낸드 게이트(NAND)에서 다시 반전되어 NMOS 트랜지스터(M3)를 턴온시킴으로써 오버 드라이빙을 수행하고, 뒤이어 MOS 트랜지스터(M1)가 턴온되어 비트라인 감지증폭기의 풀-업 라인을 코아전압(Vcore)으로 구동하게 된다. 이때, 비트라인 감지증폭기의 풀-다운 라인은 접지전원으로 구동된다.
한편, 리프레시 모드일 경우, 리프레시 여부 판별부(70)로부터 출력된 플래그 신호는 논리 레벨 로우이므로, 낸드 게이트(NAND)의 출력은 드라이버 제어부(71)의 출력에 관계없이 논리 레벨 하이 값을 나타내어 NMOS 트랜지스터(M3)를 턴오프시키게 된다. 즉, 리프레시 모드에서는 오버 드라이빙을 수행하지 않고, MOS 트랜지스터(M1)가 턴온되어 비트라인 감지증폭기의 풀-업 라인을 코아전압(Vcore)만으로 구동하게 된다. 이때, 비트라인 감지증폭기의 풀-다운 라인은 접지전원으로 구동된다.
다음으로, (B) 타입의 비트라인 감지증폭기 전원 구동 블럭에 대해 살펴본다.
(B) 타입의 비트라인 감지증폭기 전원 구동 블럭은 비트라인 감지증폭기의 풀-업 라인을 코어전압(Vcore)으로 구동하기 위한 NMOS 트랜지스터(M4)와, 비트라인 감지증폭기의 풀-다운 라인을 접지전압으로 구동하기 위한 NMOS 트랜지스터(M5)와, 비트라인 감지증폭기의 풀-업 라인을 외부고전위전압(Vext)으로 구동하기 위한 PMOS 트랜지스터(M6)를 구비한다. 또한, (B) 타입의 비트라인 감지증폭기 전원 구동 블럭은 각 MOS 트랜지스터(M4, M5, M6)의 게이트를 제어하기 위한 제어 신호를 생성하기 위한 드라이버 제어부(72)를 구비한다.
(B) 타입의 비트라인 감지증폭기 전원 구동 블럭은 전술한 (A) 타입의 비트라인 감지증폭기 전원 구동 블럭과 유사하나, 리프레시 여부 판별부(70)와 낸드 게이트(NAND)가 없는 점이 다르다. 따라서, 리프레시 모드와 노말 동작 모드를 구분하지 않는다. 즉, (B) 타입의 비트라인 감지증폭기 전원 구동 블럭은 리드/라이트시는 물론 리프레시 모드에서도 오버 드라이빙을 수행하는 방식이다.
본 발명은 전술한 바와 같이 리프레시 모드를 수행함에 있어서, 첫번째 셀 매트릭스부터 네번째 셀 매트릭스까지 순차적인 리프레시를 수행한다. 이러한 순차적인 리프레시 동작에 대해서는 전술한 도 3에서 자세히 설명하였다. 즉, 외부 리프레시 명령이 인가되면 셀 매트릭스 0의 내부 리프레시 명령 발생 회로는 내부 리프레시 명령 신호를 생성하여 셀 매트릭스 0에 대한 리프레시를 수행하도록 하고, 소정의 지연 시간(일반적으로 tRRD)을 거쳐 다음 셀 매트릭스 1의 내부 리프레시 명령 발생 회로로 인가된다. 이러한 과정을 나머지 셀 매트릭스 2, 3에 대해서도 수행하면 4개의 셀 매트릭스에 대한 순차적인 리프레시 동작이 수행된다.
그러나, 본 발명에서는 모든 셀 매트릭스에 대한 리프레시 동작이 같지 않다. 즉, 상기한 도 7에 도시된 바와 같이 순차적인 리프레시를 수행함에 있어서, 처음부터 세번째 셀 매트릭스까지는 리프레시 모드를 알리는 플래그 신호가 활성화되어 오버 드라이빙 동작을 막아주고, 마지막 셀 매트릭스 3에서는 오버 드라이빙 동작이 수행되도록 회로를 구성하였다.
도 8은 상기 도 7의 리프레시 방식에 따른 리프레시 전류 특성도이다.
도 8을 참조하면, 우선 순차적인 리프레시 방식을 적용하기 때문에 순간 피크전류를 줄일 수 있으며, 마지막 셀 매트릭스(뱅크)에서 오버 드라이빙을 적용하기 때문에 도 6의 종래기술에 비해 전체 리프레시 동작 시간을 줄일 수 있다. DRAM의 스펙 중에서 오토 리프레쉬 커맨드 주기(auto refresh command period, tRFC)는 다음의 수학식 1과 같이 나타낼 수 있다. 리프레시를 순차적으로 수행하는 경우이다.
tRFC=(n-1)×tRRD + tRC
여기서, n은 셀 매트릭스(뱅크)의 수, tRRD는 뱅크간 리프레시 주기(active bank A to active bank B command period), tRC는 액티브간 주기(active to active period)를 각각 나타낸다.
tRRD는 파워, 노이즈 등을 고려하여 결정이 되며, tRC는 DRAM의 동작 특성에 따라 결정된다. 리프레시를 순차적으로 나누어 실시하는 회수에 의해 (n-1)×tRRD가 결정되고, 마지막 셀 매트릭스에 대한 리프레시 동작은 규정된 tRRD의 스펙이 없기 때문에, 오버 드라이브 실시 여부에 따라 tRC에만 영향을 미치게 된다. 따라서, 리프레시를 순차적으로 나누어 실시하는 회수가 결정이 된 경우, 마지막 셀 매트릭스에 대한 리프레시 동작에 한하여 오버 드라이빙을 수행하면 기존의 경우와 비교하여 순간 피크전류의 증가없이 리프레시 동작 시간을 단축할 수 있다.
본 발명의 다른 실시예는 첫번째 셀 매트릭스에 대한 리프레시 동작에서만 오버 드라이빙 동작을 막고, 이어지는 두번째나 세번째 셀 매트릭스에 대한 리프레시 동작시부터 마지막 셀 매트릭스까지 오버 드라이빙 동작을 수행하는 것이다. 이 경우, 두번째나 세번째 셀 매트릭스에 대한 리프레시 동작시부터 오버 드라이빙을 실시하되, 리프레시 시간 간격을 tRRD보다 짧게 가져가면 전체 리프레시에 걸리는 시간을 줄일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 4-뱅크 시스템을 일예로 들어 설명하였으나, 본 발명은 뱅크의 수에 관계 없이 적용할 수 있다.
전술한 본 발명은 리프레시 동작 모드에서 순간 피크전류의 증가를 억제하면서 전체 리프레시 시간을 단축할 수 있는 효과가 있다.
도 1은 종래기술에 따른 DRAM의 리프레시 경로의 블럭도.
도 2는 상기 도 1의 리프레시 방식에 따른 리프레시 전류 특성도.
도 3은 개선된 종래기술에 따른 DRAM의 리프레시 경로의 블럭도.
도 4는 상기 도 3의 리프레시 방식에 따른 리프레시 전류 특성도.
도 5는 리프레시 모드에서 오버 드라이빙을 수행하는 않는 경우의 리프레시 전류 특성도.
도 6은 순차적인 리프레시와 논-오버 드라이빙 방식을 함께 적용한 종래기술에 따른 리프레시 전류 특성도.
도 7은 본 발명의 일 실시예에 따른 DRAM의 비트라인 감지증폭기 전원 구동 블럭의 회로도.
도 8은 상기 도 7의 리프레시 방식에 따른 리프레시 전류 특성도.
* 도면의 주요 부분에 대한 부호의 설명
70 : 리프레시 여부 판별부
71, 72 : 드라이버 제어부

Claims (4)

  1. 다수의 셀 매트릭스를 구비하며, 각 셀 매트릭스에 대한 순차적인 리프레시를 수행하는 반도체 메모리 소자에 있어서,
    리프레시 동작 모드에서 가장 먼저 리프레시를 수행하는 제1 셀 매트릭스;
    리프레시 동작 모드임을 알리는 플래그 신호에 응답하여 상기 제1 셀 매트릭스의 비트라인 감지증폭기의 풀-업 라인을 노말 동작 모드에서는 오버 드라이빙 전압 및 코어전압으로 구동하고, 리프레시 동작 모드에서는 코어전압만으로 구동하는 제1 비트라인 감지증폭기 전원 구동 수단;
    리프레시 동작 모드에서 상기 제1 셀 매트릭스 보다 후순위로 리프레시를 수행하는 제2 셀 매트릭스; 및
    상기 플래그 신호와 무관하게 노말 동작 모드 및 리프레시 동작 모드에서 상기 제2 셀 매트릭스의 비트라인 감지증폭기의 풀-업 라인을 오버 드라이빙 전압 및 코어전압으로 구동하는 제2 비트라인 감지증폭기 전원 구동 수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제2 셀 매트릭스는 리프레시 동작 모드에서 가장 마지막으로 리프레시를 수행하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 제2 셀 매트릭스는 리프레시 동작 모드에서 상기 제1 셀 매트릭스 보다 후순위이고, 마지막으로 리프레시를 수행하는 셀 매트릭스 보다는 선순위인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 제2 셀 매트릭스는 리프레시 동작 모드에서 상기 제1 셀 매트릭스 바로 다음으로 리프레시를 수행하는 것을 특징으로 하는 반도체 메모리 소자.
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