JPH0887883A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 バーンインを行う際に、ＳＤＲＡＭチップの
制御を行う信号数を削減することを目的とする。 【構成】 電源電圧Ｖ_CCと電源電圧Ｖ_SSとの差を検出し
て、バーインモードに入ったことを示す信号φＢＩを出
力するバーンインモード検出回路３０を備えている。そ
して、コントロール信号バッファコマンドデコーダ１１
ａは信号φＢＩによって活性化された信号φＡＣＴを出
力する。そして、メモリアレイ制御回路１２は、信号φ
ＡＣＴと信号φＢＩによって、オートリフレッシュモー
ドになる。また、スイッチ１９，２０はオン状態とな
り、リフレッシュアドレスカウンタ１５から出力された
アドレス信号が内部の回路に供給される。 【効果】 外部からクロックＣＬＫを入力するだけで、
オートリフレッシュを行うことができ、バーンインを行
うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、同期型半導体記憶装
置に関し、特にシンクロナスＤＲＡＭにおけるバーンイ
ンに関するものである。

【０００２】

【従来の技術】マイクロプロセッサとメモリのアクセス
ギャップを解消するために、近年さまざまなメモリＬＳ
Ｉが提案されているが、いずれも外部クロックに同期し
て入出力を行ない、データ転送速度を高めることが特徴
となっている。これらの同期型メモリのうちの一つにシ
ンクロナスＤＲＡＭ（以後ＳＤＲＡＭという）と呼ばれ
るものがある。

【０００３】図６は、ＳＤＲＡＭを制御する制御信号等
を説明するためのパッケージングされたＳＤＲＡＭチッ
プの平面図である。図において、１はパッケージングさ
れたＳＤＲＡＭチップ、Ｐ１は電源電圧Ｖ_CCが供給され
る電源端子、Ｐ２は電源電圧Ｖ_SS（０Ｖ）が供給される
電源端子、Ｐ３はチップを選択するためのチップセレク
ト信号バーＣＳが供給される端子、Ｐ４はロウアドレス
を取り込むためのロウアドレスストローブ信号バーＲＡ
Ｓが供給される端子、Ｐ５はコラムアドレスを取り込む
ためのコラムアドレスストローブ信号バーＣＡＳ、Ｐ６
は書き込みを制御するライトイネーブル信号バーＷＥが
供給される端子、Ｐ７は外部クロックＣＬＫが供給され
る端子、Ｐ８はクロックイネーブル信号ＣＫＥが供給さ
れる端子、Ｐ９はバンクの切替を行うためのバンクアド
レス信号ＢＡが供給される端子、Ｐ１０〜Ｐ２０はアド
レス信号Ａ０〜Ａ１０が供給される端子、Ｐ２１〜Ｐ２
８はデータＤＱ０〜ＤＱ７の入出力端子、Ｐ２９は出力
ディスエーブル／ライトマスク信号ＤＱＭが供給される
端子であり、ＳＤＲＡＭチップ１はその他の端子も含め
て４４個の端子を有している。

【０００４】ＳＤＲＡＭチップ１は、１００ＭＨｚ程度
の高速な外部クロックＣＬＫに同期して動作し、クロッ
クの立ち上がりエッジで外部信号を取り込む。そして、
主に、ロウアドレスストローブ信号バーＲＡＳ、コラム
アドレスストローブ信号バーＣＡＳ及びライトイネーブ
ル信号バーＷＥのハイレベル（Ｈ）とローレベル（Ｌ）
との組み合わせによって、ＳＤＲＡＭチップ１の動作命
令が定義される。

【０００５】ＳＤＲＡＭチップ１の定義表の一例を表１
に示す。例えば、ロウアドレスストローブ信号バーＲＡ
Ｓがローレベル、コラムアドレスストローブ信号バーＣ
ＡＳ及びライトイネーブル信号バーＷＥがハイレベルな
らば、ロウアドレスを取り込み、バンクを活性化（ワー
ド線を立ち上げてセンスアンプを動作させること）す
る。また、ロウアドレスストローブ信号バーＲＡＳ及び
ライトイネーブル信号バーＷＥがハイレベルで、コラム
アドレスストローブ信号バーＣＡＳがローレベルならば
コラムアドレスを取り込み、リード動作を行う。

【０００６】

【表１】

【０００７】図７及び図８は従来のＳＤＲＡＭの構成を
示すブロック図である。図７において、１０は外部から
供給されるクロックＣＬＫをバッファして内部クロック
ｉｎｔＣＬＫを供給するためのＣＬＫバッファ、１１は
チップセレクト信号バーＣＳやロウアドレスストローブ
信号バーＲＡＳ等の制御信号の組合せに応じて内部にφ
ＮＯＲＭやφＲＥＦやφＡＣＴ等の信号を出力するコン
トロール信号バッファコマンドデコーダ、１２は信号φ
ＲＥＦ及び信号φＡＣＴを受けてバンク活性化あるいは
リフレッシュ時にメモリアレイを制御するためのメモリ
アレイ制御回路、１３は外部から入力されたアドレス信
号Ａ０〜Ａ１０をバッファして内部クロックに同期して
アドレス信号を出力するアドレスバッファ、１４は外部
から入力されたバンクアドレス信号ＢＡをバッファして
内部クロックに同期してバンクアドレス信号を出力する
ＢＡバッファ、１５はリフレッシュ時にアドレス信号を
出力するためのリフレッシュアドレスカウンタ、１６は
セルフリフレッシュ時にセルフリフレッシュ制御信号φ
ＳＲを出力するセルフリフレッシュタイマ、１７は通常
動作時にコントロール信号バッファコマンドデコーダ１
１から出力される信号φＮＯＲＭによってオンオフを制
御されアドレスバッファ１３から出力されたアドレス信
号の内部への供給を制御するスイッチ、１８は信号φＮ
ＯＲＭによってオンオフを制御されＢＡバッファ１４か
ら出力されたバンクアドレス信号ＢＡの内部への供給の
オンオフを制御するスイッチ、１９はリフレッシュ時に
コントロール信号バッファコマンドデコーダ１１から出
力される信号φＲＥＦによってオンオフを制御されリフ
レッシュアドレスカウンタ１５が出力するアドレス信号
の供給のオンオフを制御するスイッチ、２０は信号φＲ
ＥＦによってオンオフを制御されリフレッシュアドレス
カウンタ１５が出力するバンクアドレス信号ＢＡの供給
のオンオフを制御するスイッチである。

【０００８】図８において、２１はバンク０のメモリア
レイ、２２は内部アドレス信号ｉｎｔＸＡＤ及び内部バ
ンクアドレス信号ｉｎｔＢＡを受けてメモリアレイ２１
の行の選択を行うバンク０のロウデコーダ、２３は内部
アドレス信号ｉｎｔＹＡＤ及び内部バンクアドレス信号
ｉｎｔＢＡを受けてメモリアレイ２１の列の選択を行う
バンク０のコラムデコーダ、２４はメモリアレイ２１の
センスアンプに接続されデータのリード／ライトを行う
ためのプリアンプ及びライトバッファ、２５は書き込み
及び読み出しのためのデータＤＱを内部クロックｉｎｔ
ＣＬＫに同期してバッファするＤＱバッファ、２６はバ
ンク１のメモリアレイ、２７は内部アドレス信号ｉｎｔ
ＸＡＤ及び内部バンクアドレス信号ｉｎｔＢＡを受けて
メモリアレイ２６の行の選択を行うバンク１のロウデコ
ーダ、２８は内部アドレス信号ｉｎｔＹＡＤ及び内部バ
ンクアドレス信号ｉｎｔＢＡを受けてメモリアレイ２６
の列の選択を行うバンク１のコラムデコーダ、２９はメ
モリアレイ２６のセンスアンプに接続されデータのリー
ド／ライトを行うためのプリアンプ及びライトバッファ
である。

【０００９】図９は従来のＳＤＲＡＭチップのリード／
ライトの動作を示すタイミング図である。時刻ｔ１にお
いて、チップイネーブル信号バーＣＳ及びロウアドレス
ストローブ信号バーＲＡＳがローレベルになり、かつコ
ラムアドレスストローブ信号バーＣＡＳ及びライトイネ
ーブル信号バーＷＥがハイレベルになると、バンク０が
活性化され、行アドレスＸが取り込まれる。

【００１０】時刻ｔ２において、チップイネーブル信号
バーＣＳ、コラムアドレスストローブ信号バーＣＡＳ及
びライトイネーブル信号バーＷＥがローレベルで、かつ
ロウアドレスストローブ信号バーＲＡＳがハイレベルに
なると、４ビットのデータＤ０〜Ｄ３がその後のクロッ
クＣＬＫの立ち上がりでメモリアレイ２１に書き込まれ
る。

【００１１】時刻ｔ３において、チップセレクト信号バ
ーＣＳ及びコラムアドレスストローブ信号バーＣＡＳが
ローレベルで、かつロウアドレスストローブ信号バーＲ
ＡＳ及びライトイネーブル信号バーＷＥがハイレベルに
なると、列アドレスＹ及びバンクアドレス０が入力され
ると、３クロック後に４ビットのデータＱ０〜Ｑ３が読
み出される。

【００１２】時刻ｔ４において、チップセレクト信号バ
ーＣＳ、ロウアドレスストローブ信号バーＲＡＳ及びラ
イトイネーブル信号バーＷＥがローレベルで、かつコラ
ムストローブ信号バーＣＡＳがハイレベルになり、バン
ク０のプリチャージが行われる。

【００１３】ＳＤＲＡＭには、リフレッシュモードとし
てオートリフレッシュとセルフリフレッシュが備えられ
ている。図１０は、ＳＤＲＡＭチップのオートリフレッ
シュ動作を示すタイミング図である。

【００１４】時刻ｔ５において、ロウアドレスストロー
ブ信号バーＲＡＳ及びコラムアドレスストローブ信号バ
ーＣＡＳがローレベル、ライトイネーブル信号バーＷＥ
及びクロックイネーブル信号ＣＫＥがハイレベルならば
オートリフレッシュが起動される。時刻ｔ６において、
時刻ｔ５と同様の信号が入力されると、また、オートリ
フレッシュが繰り返される。

【００１５】オートリフレッシュとは、内部リフレッシ
ュカウンタ１６でリフレッシュアドレスを発生し、ワー
ド線を立ち上げ、センスアンプを活性化させ、その後自
動的にプリチャージ状態にする。つまりオートリフレッ
シュコマンドを１回入れるだけで、約１００ｎｓの間に
自動的に１行のメモリセルがリフレッシュされる。全メ
モリセルをリフレッシュするためには通常４０９６回オ
ートリフレッシュを繰り返せばよい。

【００１６】図１１は、ＳＤＲＡＭチップのセルフリフ
レッシュ動作を示すタイミング図である。時刻ｔ７にお
いて、ロウアドレスストローブ信号バーＲＡＳ、コラム
アドレスストローブ信号バーＣＡＳ及びクロックイネー
ブル信号ＣＫＥがローレベルになり、かつライトイネー
ブル信号バーＷＥがハイレベルになってから、クロック
イネーブル信号ＣＫＥがローレベルの間セルフリフレッ
シュが起動される。

【００１７】セルフリフレッシュとは、内部のタイマー
により、一定間隔ごとに前述のオートリフレッシュと同
様の動作を自動的に行うものである。

【００１８】ＳＤＲＡＭに限らず、ＤＲＡＭでは、出荷
する前に構造的な欠陥品を除去するために、バーンイン
と呼ばれる加速試験を行う。これは、メモリセルの酸化
膜等に欠陥箇所があり、生産直後では正常に動作する
が、経時的に欠陥箇所が劣化し、いずれ酸化膜破壊に至
るものを、高電圧を印加する（例えば通常３．３Ｖで使
用する素子に６Ｖかける）ことによりストレスをかけ
て、短時間で不良チップを検出するものである。

【００１９】さて、ＳＤＲＡＭのバーンインを行う場
合、もし１００ＭＨｚ級の動作周波数を持つ高性能テス
ターを使用すれば、通常のテストと同様にライト／リー
ドのオペレーションを行うことができるが、バーンイン
は長時間（例えば２４時間）を要するので、時間短縮の
ため大量に（例えば１００個単位）同時にストレスをか
けるのが普通である。そのため、テスタのドライバ波形
は大きな負荷容量によってなまってしまい、高速なオペ
レーションはできない。例えば１０ＭＨｚの動作しかで
きないとなれば、図１２に示すように１ビットのライト
／リードを行うために最低でも６００ｎｓ必要（１００
ＭＨｚの場合は２００ｎｓ）となり、バーンインに要す
る時間が長くなってしまう。

【００２０】標準ＤＲＡＭのバーンインの場合、図１２
に示すように動作を制御するロウアドレスストローブ信
号バーＲＡＳ及びコラムアドレスストローブ信号バーＣ
ＡＳの動作周波数は１０ＭＨｚ程度でもさほど問題にな
らない。これはＳＤＲＡＭがクロックに同期して動作す
るため、メモリサイクル１回につき最低でもクロックの
周期の３倍を要するのに対し、標準ＤＲＡＭはロウアド
レスストローブ信号バーＲＡＳの周期１回でメモリサイ
クル１回が完結するためである。

【００２１】

【発明が解決しようとする課題】従来の同期型半導体記
憶装置は以上のように構成されているので、標準ＤＲＡ
Ｍのテストでは、アドレスの他に、ロウアドレスストロ
ーブ信号バーＲＡＳ、コラムアドレスストローブ信号バ
ーＣＡＳ及びライトイネーブル信号バーＷＥの３信号を
与えれば十分であるのに対して、ＳＤＲＡＭのテストを
するためにはその他にクロックＣＬＫ、クロックイネー
ブル信号ＣＫＥ、チップセレクト信号バーＣＳ及び出力
ディスエーブル／ライトマスク信号ＤＱＭ等の信号が必
要であり、バーンイン用のテスタとしては高価な高機能
型を用いることが必要となってしまうという問題点があ
った。

【００２２】この発明は上記のような問題点を解決する
ためになされたもので、バーンインに必要な信号数を削
減して、従来通り簡易なテスタでバーンインを行うこと
を目的とする。

【００２３】

【課題を解決するための手段】第１の発明に係る同期型
半導体記憶装置は、オートリフレッシュ機能を有する同
期型半導体記憶装置であって、電源電圧が所定の値より
も高い時に、外部から入力される制御信号に関わらず、
自動的に外部クロックに同期してオートリフレッシュを
起動することを特徴とする。

【００２４】第２の発明に係る同期型半導体記憶装置
は、セルフリフレッシュ機能を有する同期型半導体記憶
装置であって、電源電圧が所定の値よりも高い時に、外
部から入力される制御信号、クロックに関わらず、自動
的にセルフリフレッシュを起動することを特徴とする。

【００２５】

【作用】第１の発明における同期型半導体記憶装置は、
バーンインの際に所定の値より高い電源電圧を与えてオ
ートリフレッシュを起動することによって、外部クロッ
ク以外に外部から制御信号を与えずにバーンインを実行
することができる。

【００２６】第２の発明における同期型半導体記憶装置
は、バーンインの際に所定の値より高い電源電圧を与え
てセルフリフレッシュを起動することによって、外部ク
ロック及び外部からの制御信号を与えずにバーンインを
実行することができる。

【００２７】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の第１実施例によるＳＤＲＡＭチ
ップの制御部を簡略化したブロック図である。図１にお
いて、３０は電源電圧Ｖ_CCの値によってバーンインモー
ドになったことを検出して信号φＢＩを内部の回路に出
力するバーンインモード検出回路、１１ａは従来と同様
にチップセレクト信号バーＣＳやロウアドレスストロー
ブ信号バーＲＡＳ等の制御信号以外に信号φＢＩを受け
てバーンインモードに対しても信号φＡＣＴを出力する
コントロール信号バッファコマンドデコーダであり、そ
の他図６と同一符号のものは図６に示したものに相当す
る部分である。

【００２８】通常のバンク活性時（ロウアドレスストロ
ーブ信号バーＲＡＳがロウレベルで、コラムアドレスス
トローブ信号バーＣＡＳ及びライトイネーブル信号バー
ＷＥがハイレベルの時）には、コマンドデコーダにより
φＮＯＲＭが活性化され、スイッチ１７，１８により外
部アドレスＡ０〜Ａ１０及び外部バンクアドレスＢＡが
デコーダなどの内部回路に伝えられる。

【００２９】オートリフレッシュ時（ロウアドレススト
ローブ信号バーＲＡＳ及びコラムアドレスストローブ信
号バーＣＡＳがローレベルで、ライトイネーブル信号バ
ーＷＥがハイレベルの時）にはコマンドデコーダにより
φＲＥＦが活性化され、φＮＯＲＭが非活性となって、
スイッチ１９，２０により内部リフレッシュアドレスカ
ウンタ１５からの出力が内部回路に伝えられる。

【００３０】バーンイン時に電源電圧Ｖ_CCが通常の規格
（例えば３．０−３．６Ｖ）よりも十分高い時（例えば
５．０Ｖ以上）、バーンイン検出回路３０により信号φ
ＢＩが活性化され、コントロール信号バッファコマンド
デコーダ１１ａに作用して、ロウアドレスストローブ信
号バーＲＡＳ、コラムアドレスストローブ信号バーＣＡ
Ｓ及びライトイネーブル信号バーＷＥなどの外部入力の
レベルにかかわらず内部リフレッシュアドレスカウンタ
１５からの出力がスイッチ１９，２０を通して内部回路
に伝えられる。

【００３１】図２は、バーンインモード検出回路の構成
を示す回路図である。図２において、５０は電源電圧Ｖ
_CCが印加される電源電位点、５１は電源電圧Ｖ_SSが印加
される接地電位点、Ｒ１は電源電位点５０に接続した一
方端とノードＮ１に接続した他方端とを有する高抵抗、
Ｑ１はゲート及びドレインをノードＮ１に接続したＮチ
ャネルＭＯＳトランジスタ、Ｑ２はＭＯＳトランジスタ
Ｑ１のソースにゲート及びドレインを接続したＮチャネ
ルＭＯＳトランジスタである。同様にしてＮ−１個のＮ
チャネルＭＯＳトランジスタを直列に接続し、Ｎ番目の
ＮチャネルＭＯＳトランジスタＱｎのソースを接地電位
点５１に接続する。ＩＮ１は入力端子をノードＮ１に接
続したインバータである。

【００３２】ＮチャネルＭＯＳトランジスタの閾値電圧
をＶ_thとすると（電源電圧Ｖ_CC−電源電圧Ｖ_SS）がＶ_th
のＮ倍を越えると、バーンインモードに入る。つまり、
ノードＮ１の電圧がＶ_thのＮ倍を越えると、Ｎチャネル
ＭＯＳトランジスタＱ１〜Ｑｎを通して電流が流れる。
そのため、ノードＮ１の電圧がＶ_SSになり、インバータ
ＩＮ１の出力であるφＢＩがハイレベルになる。

【００３３】図３はこの発明の第１実施例によるＳＤＲ
ＡＭチップのコントロール信号バッファコマンドデコー
ダ１１ａの動作を説明するためのタイミングチャートで
ある。時刻ｔ３１において、クロックＣＬＫの立ち上が
りで、信号φＢＩがハイレベルであれば、クロックＣＬ
Ｋの一周期以内の適当な時間だけアレイ信号φＡＣＴが
ハイレベルになる。

【００３４】メモリアレイ制御回路１２では、アレイ活
性化信号φＡＣＴ及び信号φＢＩがハイレベルになる
と、アレイ活性化信号φＡＣＴ及び信号φＲＥＦがハイ
レベルになったときと同様の動作を行う。リフレッシュ
アドレスカウンタ１５に与えられる信号φＢＩがハイレ
ベルになり、リフレッシュアドレスカウンタ１５に与え
られる信号φＲＥＦがハイレベルになったと同じ効果を
与える。また、信号φＢＩがハイレベルになることによ
って、スイッチ１９，２０がオンしてリフレッシュアド
レスカウンタ１５が出力する内部アドレス及び内部バン
クアドレスを内部の回路に出力する。つまり、オートリ
フレッシュと同じ動作が行われる。

【００３５】このように、クロック以外のコントロール
を必要とせずにバーンインを実行することができる。

【００３６】実施例２．図４は、この発明の第２実施例
によるＳＤＲＡＭチップの動作を示すタイミング図であ
る。また、図５は、第２実施例によるＳＤＲＡＭチップ
の制御部の構成を示すブロック図である。第２実施例に
よるＳＤＲＡＭチップの制御部の動作が第１実施例のＳ
ＤＲＡＭチップの制御部と異なる点は、リフレッシュタ
イマ１６が活性化された信号φＢＩを受けて信号φＳＲ
を出力する点である。信号φＳＲが出力されることによ
って、セルフリフレッシュ動作が行われる。

【００３７】第２実施例によるＳＤＲＡＭチップではバ
ーンイン時に通常よりも十分高い電源電圧Ｖ_CCが与えら
れた時、バーンイン検出回路３０により信号φＢＩが活
性化される。そうすると、第１実施例で起動された種々
の回路に加えて、セルフリフレッシュタイマー１６も起
動される。このセルフリフレッシュタイマー１６によっ
て一定間隔毎に、第１実施例と同じように内部リフレッ
シュアドレスとアレイ活性化信号φＡＣＴを起動する。
第２実施例によるＳＤＲＡＭチップによれば、外部クロ
ックＣＬＫを必要とせず、電源電圧Ｖ_CCに高電圧を与え
るだけでバーンインを行なうことができる。

【００３８】

【発明の効果】以上のように、請求項１記載の発明の同
期型半導体記憶装置によれば、電源電圧によって外部か
ら入力される制御信号に関わらずオートリフレッシュを
起動するので、発生できる信号数が少ないバーンイン装
置を用いてもバーンインを行うことが可能になるという
効果がある。

【００３９】請求項２記載の発明の同期型半導体記憶装
置によれば、電源電圧によって外部から入力される制御
信号及びクロックに関わらずセルフリフレッシュを起動
するので、発生できる信号数が少ないバーンイン装置を
用いてもバーンインができるという効果がある。

【図面の簡単な説明】

【図１】 この発明の第１実施例によるＳＤＲＡＭチッ
プの制御部の構成を示すブロック図である。

【図２】 この発明の第１実施例によるバーンインモー
ド検出回路の構成を示すブロック図である。

【図３】 この発明の第１実施例によるバーンインを説
明するためのタイミング図である。

【図４】 この発明の第２実施例によるバーンインを説
明するためのタイミング図である。

【図５】 この発明の第２実施例によるＳＤＲＡＭチッ
プの制御部の構成を示すブロック図である。

【図６】 一般的なパッケージングされた１６ＭＳＤＲ
ＡＭチップのピン配置を示す平面図である。

【図７】 従来のＳＤＲＡＭチップの制御部の構成を示
すブロック図である。

【図８】 従来のＳＤＲＡＭチップのメモリアレイ部の
構成を示すブロック図である。

【図９】 一般的なＳＤＲＡＭのリード／ライトタイミ
ング図である。

【図１０】 一般的なＳＤＲＡＭのオートリフレッシュ
のタイミング図である。

【図１１】 一般的なＳＤＲＡＭのセルフリフレッシュ
のタイミング図である。

【図１２】 一般的なＳＤＲＡＭの１ビットのライト／
リードタイミング図である。

【図１３】 標準的なＤＲＡＭの１ビットライト／リー
ドのタイミング図である。

【符号の説明】

１ ＳＤＲＡＭチップ、１０ ＣＬＫバッファ、１１
コントロール信号バッファコマンドデコーダ、１２ メ
モリアレイ制御回路、１３ アドレスバッファ、１４
ＢＡバッファ、１５ リフレッシュアドレスカウンタ、
１６ セルフリフレッシュタイマ、１７〜２０ スイッ
チ、２１，２６ メモリアレイ、２２，２７ ロウデコ
ーダ、２３，２８ コラムデコーダ、２４，２９ プリ
アンプ／ライトバッファ、２５ ＤＱバッファ、３０
バーンインモード検出回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 オートリフレッシュ機能を有する同期型
   半導体記憶装置において、 電源電圧が所定の値よりも高い時に、外部から入力され
   る制御信号に関わらず、自動的に外部クロックに同期し
   てオートリフレッシュを起動することを特徴とする同期
   型半導体記憶装置。
2. 【請求項２】 セルフリフレッシュ機能を有する同期型
   半導体記憶装置において、 電源電圧が所定の値よりも高い時に、外部から入力され
   る制御信号、クロックに関わらず、自動的にセルフリフ
   レッシュを起動することを特徴とする同期型半導体記憶
   装置。