JPH10312684A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10312684A JPH10312684A JP9122374A JP12237497A JPH10312684A JP H10312684 A JPH10312684 A JP H10312684A JP 9122374 A JP9122374 A JP 9122374A JP 12237497 A JP12237497 A JP 12237497A JP H10312684 A JPH10312684 A JP H10312684A
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 230000004044 response Effects 0.000 claims description 19
- 230000003321 amplification Effects 0.000 abstract description 5
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 5
- 230000006870 function Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 13
- 230000001360 synchronised effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 108090001145 Nuclear Receptor Coactivator 3 Proteins 0.000 description 5
- 102100022883 Nuclear receptor coactivator 3 Human genes 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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-
- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】
【課題】ビット線リセット時間を実質的に短縮する。
【解決手段】メモリセルからのデータ読み出しにおい
て、転送ゲート１０及び１１が開かれているときにセン
スアンプ１７を活性化させてセンスアンプ側ビット線Ｂ
ＬＳと＊ＢＬＳとの電位差を増幅させ、次にワード線を
非活性にしてリストアを終了し、次に転送ゲート１０及
び１１を閉じて、一方ではスイッチング回路２０、２２
又はスイッチング回路２１、２３をオンにすることによ
りセル側ビット線ＢＬＣ又は＊ＢＬＣをビット線リセッ
ト電位Ｖssにし、他方ではこれと並行してセンスアンプ
側ビット線ＢＬＳ及び＊ＢＬＳ上の信号を出力させる。
セル側ビット線ＢＬＣに接続されたメモリセルから、
‘Ｈ’（‘Ｌ’）のデータが読み出される場合には、セ
ル側ビット線ＢＬＣが電位Ｖii（Ｖss）でリセットされ
て、リセット動作が増幅動作としても機能する。
て、転送ゲート１０及び１１が開かれているときにセン
スアンプ１７を活性化させてセンスアンプ側ビット線Ｂ
ＬＳと＊ＢＬＳとの電位差を増幅させ、次にワード線を
非活性にしてリストアを終了し、次に転送ゲート１０及
び１１を閉じて、一方ではスイッチング回路２０、２２
又はスイッチング回路２１、２３をオンにすることによ
りセル側ビット線ＢＬＣ又は＊ＢＬＣをビット線リセッ
ト電位Ｖssにし、他方ではこれと並行してセンスアンプ
側ビット線ＢＬＳ及び＊ＢＬＳ上の信号を出力させる。
セル側ビット線ＢＬＣに接続されたメモリセルから、
‘Ｈ’（‘Ｌ’）のデータが読み出される場合には、セ
ル側ビット線ＢＬＣが電位Ｖii（Ｖss）でリセットされ
て、リセット動作が増幅動作としても機能する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ又はこれ
を内蔵した半導体集積回路に関する。
を内蔵した半導体集積回路に関する。
【０００２】
【従来の技術】図９は、従来のシンクロナスＤＲＡＭ
（ＳＤＲＡＭ）の概略構成を示す。以下、一般に信号又
は信号線Ａは、＊を付した信号又は信号線＊Ａと論理値
が互いに相補的であるとする。このＳＤＲＡＭは、バン
ク０のＤＲＡＭコア１ａとバンク１のＤＲＡＭコア１ｂ
とを備えている。ＤＲＡＭコアは、メモリセルアレイ、
ローデコーダ、コラムデコーダ、コラムゲート及びセン
スアンプを備えている。
（ＳＤＲＡＭ）の概略構成を示す。以下、一般に信号又
は信号線Ａは、＊を付した信号又は信号線＊Ａと論理値
が互いに相補的であるとする。このＳＤＲＡＭは、バン
ク０のＤＲＡＭコア１ａとバンク１のＤＲＡＭコア１ｂ
とを備えている。ＤＲＡＭコアは、メモリセルアレイ、
ローデコーダ、コラムデコーダ、コラムゲート及びセン
スアンプを備えている。
【０００３】クロックＣＫ及びクロックイネーブル信号
ＣＫＥは、クロックバッファ回路２を介してメモリ内の
各構成要素に供給され、クロックに同期した動作が行わ
れる。コマンドデコーダ３は、クロック立ち上がり時の
チップセレクト信号＊ＣＳ、ローアドレスストローブ信
号＊ＲＡＳ、コラムアドレスストローブ信号＊ＣＡＳ及
びライトイネーブル信号＊ＷＥの値の組に応じてコマン
ドを発行する。例えばこれらの信号がいずれも低レベル
‘Ｌ’のとき、モードレジスタセットコマンドが発行さ
れ、アドレスバッファ回路４を介してモードレジスタ５
に供給されたアドレスにより、動作モードが設定され
る。この動作モードには、ＣＡＳレイテンシ、バースト
長及びバーストタイプがある。コマンドデコーダ３から
出力されたアクティブコマンドＡＣＴ、リードコマンド
ＲＥＡＤ及びライトコマンドＷＲＩＴ等は制御回路６ａ
又は制御回路６ｂに供給され、回路６ａ又は６ｂは、こ
のコマンドに応じて、それぞれＤＲＡＭコア１ａ及び１
ｂに対し各種制御信号を供給する。
ＣＫＥは、クロックバッファ回路２を介してメモリ内の
各構成要素に供給され、クロックに同期した動作が行わ
れる。コマンドデコーダ３は、クロック立ち上がり時の
チップセレクト信号＊ＣＳ、ローアドレスストローブ信
号＊ＲＡＳ、コラムアドレスストローブ信号＊ＣＡＳ及
びライトイネーブル信号＊ＷＥの値の組に応じてコマン
ドを発行する。例えばこれらの信号がいずれも低レベル
‘Ｌ’のとき、モードレジスタセットコマンドが発行さ
れ、アドレスバッファ回路４を介してモードレジスタ５
に供給されたアドレスにより、動作モードが設定され
る。この動作モードには、ＣＡＳレイテンシ、バースト
長及びバーストタイプがある。コマンドデコーダ３から
出力されたアクティブコマンドＡＣＴ、リードコマンド
ＲＥＡＤ及びライトコマンドＷＲＩＴ等は制御回路６ａ
又は制御回路６ｂに供給され、回路６ａ又は６ｂは、こ
のコマンドに応じて、それぞれＤＲＡＭコア１ａ及び１
ｂに対し各種制御信号を供給する。
【０００４】アドレスバッファ回路４の上位アドレスバ
ッファレジスタに保持されたＡ２３〜Ａ１２のうち、最
上位であるバンク選択ビットＡ２３によりＤＲＡＭコア
１ａとＤＲＡＭコア１ｂとの一方が選択され、ローアド
レスＡ２２〜Ａ１２により、選択されたＤＲＡＭコア１
ａ又は１ｂの中のワード線が選択される。下位アドレス
Ａ１１〜Ａ０は、コラムアドレスカウンタ７ａ又はコラ
ムアドレスカウンタ７ｂにロードされ、選択されたＤＲ
ＡＭコア１ａ又は１ｂ内のコラムが選択される。そし
て、データ読み出しの場合には、このコラムのビット線
対のデータがデータバスに読み出され、Ｉ／Ｏデータバ
ッファ回路８を介して外部に取り出される。データ書き
込みの場合には、Ｉ／Ｏデータバッファ回路８に保持さ
れたデータが、データバス及びこのコラムを通ってビッ
ト線対に伝達され、ワード線で選択されたメモリセルに
書き込まれる。バースト長が２以上の場合には、コラム
アドレスカウンタ７ａ又は７ｂがクロックでインクリメ
ントされ、連続したデータの読み出し又は書き込みが行
われる。
ッファレジスタに保持されたＡ２３〜Ａ１２のうち、最
上位であるバンク選択ビットＡ２３によりＤＲＡＭコア
１ａとＤＲＡＭコア１ｂとの一方が選択され、ローアド
レスＡ２２〜Ａ１２により、選択されたＤＲＡＭコア１
ａ又は１ｂの中のワード線が選択される。下位アドレス
Ａ１１〜Ａ０は、コラムアドレスカウンタ７ａ又はコラ
ムアドレスカウンタ７ｂにロードされ、選択されたＤＲ
ＡＭコア１ａ又は１ｂ内のコラムが選択される。そし
て、データ読み出しの場合には、このコラムのビット線
対のデータがデータバスに読み出され、Ｉ／Ｏデータバ
ッファ回路８を介して外部に取り出される。データ書き
込みの場合には、Ｉ／Ｏデータバッファ回路８に保持さ
れたデータが、データバス及びこのコラムを通ってビッ
ト線対に伝達され、ワード線で選択されたメモリセルに
書き込まれる。バースト長が２以上の場合には、コラム
アドレスカウンタ７ａ又は７ｂがクロックでインクリメ
ントされ、連続したデータの読み出し又は書き込みが行
われる。
【０００５】図９には、ＤＲＡＭコア１ａの一部とし
て、一対のビット線ＢＬ及び＊ＢＬに接続された回路の
概略が示されている。ビット線ＢＬは、転送ゲート１０
によりセル側ビット線ＢＬＣとセンスアンプ側ビット線
ＢＬＳとに分割され、ビット線＊ＢＬは、転送ゲート１
１によりセル側ビット線＊ＢＬＣとセンスアンプ側ビッ
ト線＊ＢＬＳとに分割されている。ビット線ＢＬＣ及び
＊ＢＬＣにはそれぞれ複数のメモリセルが接続されてい
るが、図９では簡単化のため、それぞれに１つのメモリ
セル１２及び１３が接続されている。ビット線ＢＬＣに
は、ビット線＊ＢＬＣに接続された複数のメモリセルに
対し１つのダミーセル１４が接続され、ビット線＊ＢＬ
Ｃには、ビット線ＢＬＣに接続された複数のメモリセル
に対し１つのダミーセル１５が接続されている。
て、一対のビット線ＢＬ及び＊ＢＬに接続された回路の
概略が示されている。ビット線ＢＬは、転送ゲート１０
によりセル側ビット線ＢＬＣとセンスアンプ側ビット線
ＢＬＳとに分割され、ビット線＊ＢＬは、転送ゲート１
１によりセル側ビット線＊ＢＬＣとセンスアンプ側ビッ
ト線＊ＢＬＳとに分割されている。ビット線ＢＬＣ及び
＊ＢＬＣにはそれぞれ複数のメモリセルが接続されてい
るが、図９では簡単化のため、それぞれに１つのメモリ
セル１２及び１３が接続されている。ビット線ＢＬＣに
は、ビット線＊ＢＬＣに接続された複数のメモリセルに
対し１つのダミーセル１４が接続され、ビット線＊ＢＬ
Ｃには、ビット線ＢＬＣに接続された複数のメモリセル
に対し１つのダミーセル１５が接続されている。
【０００６】ビット線ＢＬＳとビット線＊ＢＬＳとの間
には、ビット線ＢＬ及び＊ＢＬをリセット（プリチャー
ジ）するためのビット線リセット回路１６、ビット線Ｂ
Ｌとビット線＊ＢＬとの電位差を増幅するためのセンス
アンプ１７、並びに、ビット線ＢＬＳ及び＊ＢＬＳとデ
ータ線対との間をオン／オフするためのコラムゲート１
８とが接続されている。
には、ビット線ＢＬ及び＊ＢＬをリセット（プリチャー
ジ）するためのビット線リセット回路１６、ビット線Ｂ
Ｌとビット線＊ＢＬとの電位差を増幅するためのセンス
アンプ１７、並びに、ビット線ＢＬＳ及び＊ＢＬＳとデ
ータ線対との間をオン／オフするためのコラムゲート１
８とが接続されている。
【０００７】次に、ビット線ＢＬ及び＊ＢＬのリセット
電位がＶss（例えば０Ｖ）であり、メモリセル１２に
‘Ｈ’（内部電源電位Ｖii、例えば２．５Ｖ）が保持さ
れている場合における、メモリセル１２からのデータ読
み出し動作を、図１０を参照して説明する。クロック立
ち上がり時において、信号＊ＣＳ及び＊ＲＡＳが‘Ｌ’
（Ｖss）で、信号＊ＣＡＳ及び＊ＷＥが‘Ｈ’のとき、
コマンドデコーダ３からアクティブコマンドＡＣＴが発
行され、通常のＤＲＡＭに負パルスの信号＊ＲＡＳが供
給された場合と同様な次のような動作が行われる。
電位がＶss（例えば０Ｖ）であり、メモリセル１２に
‘Ｈ’（内部電源電位Ｖii、例えば２．５Ｖ）が保持さ
れている場合における、メモリセル１２からのデータ読
み出し動作を、図１０を参照して説明する。クロック立
ち上がり時において、信号＊ＣＳ及び＊ＲＡＳが‘Ｌ’
（Ｖss）で、信号＊ＣＡＳ及び＊ＷＥが‘Ｈ’のとき、
コマンドデコーダ３からアクティブコマンドＡＣＴが発
行され、通常のＤＲＡＭに負パルスの信号＊ＲＡＳが供
給された場合と同様な次のような動作が行われる。
【０００８】すなわち、上位アドレスＡ２３〜Ａ１２が
アドレスバッファ回路４の上位アドレスレジスタに保持
され、バンク選択ビットＡ２３＝‘０’によりＤＲＡＭ
コア１ａが選択され、ローアドレスＡ２２〜Ａ１２に対
応したワード線及びダミーワード線、並びに、ゲート制
御信号ＢＴが活性化されて、メモリセル１２、ダミーセ
ル１５及び転送ゲート１０、１１が開かれる。メモリセ
ル１２及びダミーセル１５からそれぞれビット線ＢＬ及
び＊ＢＬへ正電荷２Ｑ及びＱが供給されて、ビット線Ｂ
Ｌ及び＊ＢＬの電位がＶssからそれぞれ２ΔＶ及びΔＶ
だけ上昇する。次に、センスアンプ１７が活性化されて
ビット線ＢＬとビット線＊ＢＬとの電位差ΔＶ、例えば
０．２Ｖが増幅され、ビット線ＢＬ及び＊ＢＬがそれぞ
れ電位Ｖii及びＶssになる。
アドレスバッファ回路４の上位アドレスレジスタに保持
され、バンク選択ビットＡ２３＝‘０’によりＤＲＡＭ
コア１ａが選択され、ローアドレスＡ２２〜Ａ１２に対
応したワード線及びダミーワード線、並びに、ゲート制
御信号ＢＴが活性化されて、メモリセル１２、ダミーセ
ル１５及び転送ゲート１０、１１が開かれる。メモリセ
ル１２及びダミーセル１５からそれぞれビット線ＢＬ及
び＊ＢＬへ正電荷２Ｑ及びＱが供給されて、ビット線Ｂ
Ｌ及び＊ＢＬの電位がＶssからそれぞれ２ΔＶ及びΔＶ
だけ上昇する。次に、センスアンプ１７が活性化されて
ビット線ＢＬとビット線＊ＢＬとの電位差ΔＶ、例えば
０．２Ｖが増幅され、ビット線ＢＬ及び＊ＢＬがそれぞ
れ電位Ｖii及びＶssになる。
【０００９】次に、クロック立ち上がり時において、信
号＊ＣＳ及び＊ＣＡＳが‘Ｌ’で、信号＊ＲＡＳ及び＊
ＷＥが‘Ｈ’になったとき、コマンドデコーダ３からリ
ードコマンドＲＥＡＤが発行され、通常のＤＲＡＭに負
パルスの信号＊ＣＡＳが供給された場合と同様な次のよ
うな動作が行われる。すなわち、コラムアドレスＡ１１
〜Ａ０がコラムアドレスカウンタ７ａにロードされて、
このコラムアドレスに対応したコラムゲート１８が開か
れ、ビット線ＢＬ及び＊ＢＬ上のデータがデータバスを
介しＩ／Ｏデータバッファ回路８に伝達されて、外部に
出力される。この際、クロックに同期してパイプライン
処理が行われる点で、通常のＤＲＡＭの動作と異なる。
例えばバースト長が３の場合には、２回だけコラムアド
レスカウンタ７ａがクロック毎にインクリメントされ
て、他の２つのビット線対からのデータも順に読み出さ
れる。
号＊ＣＳ及び＊ＣＡＳが‘Ｌ’で、信号＊ＲＡＳ及び＊
ＷＥが‘Ｈ’になったとき、コマンドデコーダ３からリ
ードコマンドＲＥＡＤが発行され、通常のＤＲＡＭに負
パルスの信号＊ＣＡＳが供給された場合と同様な次のよ
うな動作が行われる。すなわち、コラムアドレスＡ１１
〜Ａ０がコラムアドレスカウンタ７ａにロードされて、
このコラムアドレスに対応したコラムゲート１８が開か
れ、ビット線ＢＬ及び＊ＢＬ上のデータがデータバスを
介しＩ／Ｏデータバッファ回路８に伝達されて、外部に
出力される。この際、クロックに同期してパイプライン
処理が行われる点で、通常のＤＲＡＭの動作と異なる。
例えばバースト長が３の場合には、２回だけコラムアド
レスカウンタ７ａがクロック毎にインクリメントされ
て、他の２つのビット線対からのデータも順に読み出さ
れる。
【００１０】次に、コマンドデコーダ３からのプリチャ
ージコマンドＰＲＥＣ発行に応じて、次のような動作が
行われる。すなわち、図１０に示すようにワード線及び
ダミーワード線が非活性化されてリストアが終了し、次
にセンスアンプ１７が非活性化され且つビット線リセッ
ト回路１６が時間ｔｒの間だけ活性化されて、ビット線
が電位Ｖssにリセットされる。次にゲート制御信号ＢＴ
が非活性化されて転送ゲート１０及び１１が閉じられ
る。
ージコマンドＰＲＥＣ発行に応じて、次のような動作が
行われる。すなわち、図１０に示すようにワード線及び
ダミーワード線が非活性化されてリストアが終了し、次
にセンスアンプ１７が非活性化され且つビット線リセッ
ト回路１６が時間ｔｒの間だけ活性化されて、ビット線
が電位Ｖssにリセットされる。次にゲート制御信号ＢＴ
が非活性化されて転送ゲート１０及び１１が閉じられ
る。
【００１１】リードコマンドＲＥＡＤの替わりにオート
プリチャージ付リードコマンドＲＥＡＤＡが発行された
場合には、上記のようなリードコマンドＲＥＡＤに応じ
た動作にプリチャージコマンドＰＲＥＣに応じた動作が
付加される。オートプリチャージ付ライトコマンドＷＲ
ＩＴＡの場合も同様に、ライトコマンドＷＲＩＴに応じ
た動作にプリチャージコマンドＰＲＥＣに応じた動作が
付加される。 ＤＲＡＭコア１ａに対するコマンドＰＲ
ＥＣ、ＲＥＡＤＡ又はＷＲＩＴＡの後に、ＤＲＡＭコア
１ｂに対しアクセスする場合には、ＤＲＡＭコア１ａの
最後のリセット動作と並行してＤＲＡＭコア１ｂを動作
させることができるので、ＤＲＡＭコア１ａでのリセッ
ト動作が隠れて見えなくなる。
プリチャージ付リードコマンドＲＥＡＤＡが発行された
場合には、上記のようなリードコマンドＲＥＡＤに応じ
た動作にプリチャージコマンドＰＲＥＣに応じた動作が
付加される。オートプリチャージ付ライトコマンドＷＲ
ＩＴＡの場合も同様に、ライトコマンドＷＲＩＴに応じ
た動作にプリチャージコマンドＰＲＥＣに応じた動作が
付加される。 ＤＲＡＭコア１ａに対するコマンドＰＲ
ＥＣ、ＲＥＡＤＡ又はＷＲＩＴＡの後に、ＤＲＡＭコア
１ｂに対しアクセスする場合には、ＤＲＡＭコア１ａの
最後のリセット動作と並行してＤＲＡＭコア１ｂを動作
させることができるので、ＤＲＡＭコア１ａでのリセッ
ト動作が隠れて見えなくなる。
【００１２】
【発明が解決しようとする課題】しかし、次に再度ＤＲ
ＡＭコア１ａに対しアクセスする場合には、このリセッ
ト期間終了後でないと次の動作を開始することができな
い。クロックＣＬＫのサイクルは１０ｎｓ程度であり、
これに対しリセット時間ｔｒは、ビット線に多数のメモ
リセルが接続されて寄生容量が比較的大きく且つ長くて
抵抗成分を有するので、３０ｎｓ程度と比較的長い。
ＡＭコア１ａに対しアクセスする場合には、このリセッ
ト期間終了後でないと次の動作を開始することができな
い。クロックＣＬＫのサイクルは１０ｎｓ程度であり、
これに対しリセット時間ｔｒは、ビット線に多数のメモ
リセルが接続されて寄生容量が比較的大きく且つ長くて
抵抗成分を有するので、３０ｎｓ程度と比較的長い。
【００１３】このような問題は、バースト長が１の場合
でも生ずるので、単一バンクの通常のＤＲＡＭにおいて
も生ずる。本発明の目的は、このような問題点に鑑み、
ビット線リセット時間を実質的に短縮することが可能な
半導体集積回路を提供することにある。
でも生ずるので、単一バンクの通常のＤＲＡＭにおいて
も生ずる。本発明の目的は、このような問題点に鑑み、
ビット線リセット時間を実質的に短縮することが可能な
半導体集積回路を提供することにある。
【００１４】
【課題を解決するための手段及びその作用効果】請求項
１では、例えば図１に示す如く、第１転送ゲート（１
０）の一端に第１のセル側ビット線（ＢＬＣ）が接続さ
れ、該第１転送ゲートの他端に第１のセンスアンプ側ビ
ット線（ＢＬＳ）が接続され、第２転送ゲート（１１）
の一端に第２のセル側ビット線（＊ＢＬＣ）が接続さ
れ、該第２転送ゲートの他端に第２のセンスアンプ側ビ
ット線（＊ＢＬＳ）が接続され、該第１及び第２のセル
側ビット線にそれぞれ、ワード線で選択されるメモリセ
ル（１２、１３）が接続され、該第１のセンスアンプ側
ビット線と該第２のセンスアンプ側ビット線との間にセ
ンスアンプ（１７）が接続された半導体集積回路におい
て、一端が該第１のセル側ビット線に接続され他端にビ
ット線リセット電位が供給される第１スイッチング回路
（２０、２１）と、一端が該第２のセル側ビット線に接
続され他端にビット線リセット電位が供給される第２ス
イッチング回路（２１、２３）と、該メモリセルからの
データ読み出しにおいて、該第１転送ゲート及び該第２
転送ゲートが開かれているときに該センスアンプを活性
化させて該第１のセンスアンプ側ビット線と該第２のセ
ンスアンプ側ビット線との電位差を増幅させ、次に該ワ
ード線を非活性にし、次に該第１転送ゲート及び該第２
転送ゲートを閉じて、一方では該第１スイッチング回路
と該第２スイッチング回路との少なくとも一方をオンに
することにより該第１及び第２のセル側ビット線を該ビ
ット線リセット電位にし、他方ではこれと並行して該第
１及び第２のセンスアンプ側ビット線上の信号を出力さ
せる制御回路（６ｃ）とを有する。
１では、例えば図１に示す如く、第１転送ゲート（１
０）の一端に第１のセル側ビット線（ＢＬＣ）が接続さ
れ、該第１転送ゲートの他端に第１のセンスアンプ側ビ
ット線（ＢＬＳ）が接続され、第２転送ゲート（１１）
の一端に第２のセル側ビット線（＊ＢＬＣ）が接続さ
れ、該第２転送ゲートの他端に第２のセンスアンプ側ビ
ット線（＊ＢＬＳ）が接続され、該第１及び第２のセル
側ビット線にそれぞれ、ワード線で選択されるメモリセ
ル（１２、１３）が接続され、該第１のセンスアンプ側
ビット線と該第２のセンスアンプ側ビット線との間にセ
ンスアンプ（１７）が接続された半導体集積回路におい
て、一端が該第１のセル側ビット線に接続され他端にビ
ット線リセット電位が供給される第１スイッチング回路
（２０、２１）と、一端が該第２のセル側ビット線に接
続され他端にビット線リセット電位が供給される第２ス
イッチング回路（２１、２３）と、該メモリセルからの
データ読み出しにおいて、該第１転送ゲート及び該第２
転送ゲートが開かれているときに該センスアンプを活性
化させて該第１のセンスアンプ側ビット線と該第２のセ
ンスアンプ側ビット線との電位差を増幅させ、次に該ワ
ード線を非活性にし、次に該第１転送ゲート及び該第２
転送ゲートを閉じて、一方では該第１スイッチング回路
と該第２スイッチング回路との少なくとも一方をオンに
することにより該第１及び第２のセル側ビット線を該ビ
ット線リセット電位にし、他方ではこれと並行して該第
１及び第２のセンスアンプ側ビット線上の信号を出力さ
せる制御回路（６ｃ）とを有する。
【００１５】この半導体集積回路によれば、データ読み
出しにおいて、第１及び第２のセル側ビット線の電位リ
セットと、第１及び第２のセンスアンプ側ビット線上の
信号出力とが並行して行われるので、このリセット動作
が隠れて見えなくなる。最終的には次のアクセスに備え
るためにセンスアンプ側ビット線の電位もリセットしな
ければならないが、センスアンプ側ビット線はセル側ビ
ット線よりも、寄生容量が小さく且つ短くて抵抗も小さ
いので、そのリセット所要時間はセル側ビット線電位の
それよりも小さい。結果として、従来のビット線リセッ
ト時間が実質的に短縮されるという効果を奏し、期待さ
れているＤＲＡＭの動作の高速化に寄与するところが大
きい。
出しにおいて、第１及び第２のセル側ビット線の電位リ
セットと、第１及び第２のセンスアンプ側ビット線上の
信号出力とが並行して行われるので、このリセット動作
が隠れて見えなくなる。最終的には次のアクセスに備え
るためにセンスアンプ側ビット線の電位もリセットしな
ければならないが、センスアンプ側ビット線はセル側ビ
ット線よりも、寄生容量が小さく且つ短くて抵抗も小さ
いので、そのリセット所要時間はセル側ビット線電位の
それよりも小さい。結果として、従来のビット線リセッ
ト時間が実質的に短縮されるという効果を奏し、期待さ
れているＤＲＡＭの動作の高速化に寄与するところが大
きい。
【００１６】請求項２の半導体集積回路では、請求項１
において、例えば図１に示す如く、上記第１スイッチン
グ回路は、上記第１転送ゲートの開／閉に応じてオフ／
オンされる第１スイッチングトランジスタ（２０）と、
該第１スイッチングトランジスタに直列接続され、上記
第１又は第２のセンスアンプ側ビット線の電位によりオ
ン／オフ制御される第２スイッチングトランジスタ（２
２）とを有し、上記第２スイッチング回路は、上記第２
転送ゲートの開／閉に応じてオフ／オンされる第３スイ
ッチングトランジスタ（２１）と、該第３スイッチング
トランジスタに直列接続され、該第１又は第２のセンス
アンプ側ビット線の電位によりオン／オフ制御される第
４スイッチングトランジスタ（２３）とを有する。
において、例えば図１に示す如く、上記第１スイッチン
グ回路は、上記第１転送ゲートの開／閉に応じてオフ／
オンされる第１スイッチングトランジスタ（２０）と、
該第１スイッチングトランジスタに直列接続され、上記
第１又は第２のセンスアンプ側ビット線の電位によりオ
ン／オフ制御される第２スイッチングトランジスタ（２
２）とを有し、上記第２スイッチング回路は、上記第２
転送ゲートの開／閉に応じてオフ／オンされる第３スイ
ッチングトランジスタ（２１）と、該第３スイッチング
トランジスタに直列接続され、該第１又は第２のセンス
アンプ側ビット線の電位によりオン／オフ制御される第
４スイッチングトランジスタ（２３）とを有する。
【００１７】請求項３の半導体集積回路では、請求項１
において、例えば図３に示す如く、上記第１のセル側ビ
ット線と上記第２のセル側ビット線との間に接続された
イコライザ用トランジスタ（２４）を有し、上記ビット
線リセット電位は、メモリセルの記憶内容‘Ｈ’及び
‘Ｌ’にそれぞれ応じた第１リセット電位（Ｖii）及び
第２リセット電位（Ｖss）であり、上記第１スイッチン
グ回路（２０、２２、２２Ｐ）は、該第１リセット電位
と該第２リセット電位のうち上記第１のセンスアンプ側
ビット線（ＢＬＳ）の電位に対応したリセット電位を選
択し、 上記第２スイッチング回路（２１、２３、２３
Ｐ）は、該第１リセット電位と該第２リセット電位のう
ち上記第２のセンスアンプ側ビット線の電位（＊ＢＬ
Ｓ）に対応したリセット電位を選択し、上記制御回路
は、該第１のセル側ビット線に接続されたメモリセルか
らデータを読み出す場合には、該第１スイッチング回路
を介して、選択された該リセット電位を該第１のセル側
ビット線に供給させ、且つ、該イコライザ用トランジス
タをオンにさせ、該第２のセル側ビット線に接続された
メモリセルからデータを読み出す場合には、該第２スイ
ッチング回路を介して、選択された該リセット電位を該
第２のセル側ビット線に供給させ、且つ、該イコライザ
用トランジスタをオンにさせる。
において、例えば図３に示す如く、上記第１のセル側ビ
ット線と上記第２のセル側ビット線との間に接続された
イコライザ用トランジスタ（２４）を有し、上記ビット
線リセット電位は、メモリセルの記憶内容‘Ｈ’及び
‘Ｌ’にそれぞれ応じた第１リセット電位（Ｖii）及び
第２リセット電位（Ｖss）であり、上記第１スイッチン
グ回路（２０、２２、２２Ｐ）は、該第１リセット電位
と該第２リセット電位のうち上記第１のセンスアンプ側
ビット線（ＢＬＳ）の電位に対応したリセット電位を選
択し、 上記第２スイッチング回路（２１、２３、２３
Ｐ）は、該第１リセット電位と該第２リセット電位のう
ち上記第２のセンスアンプ側ビット線の電位（＊ＢＬ
Ｓ）に対応したリセット電位を選択し、上記制御回路
は、該第１のセル側ビット線に接続されたメモリセルか
らデータを読み出す場合には、該第１スイッチング回路
を介して、選択された該リセット電位を該第１のセル側
ビット線に供給させ、且つ、該イコライザ用トランジス
タをオンにさせ、該第２のセル側ビット線に接続された
メモリセルからデータを読み出す場合には、該第２スイ
ッチング回路を介して、選択された該リセット電位を該
第２のセル側ビット線に供給させ、且つ、該イコライザ
用トランジスタをオンにさせる。
【００１８】この半導体集積回路によれば、第１のセル
側ビット線に接続されたメモリセルから、‘Ｈ’
（‘Ｌ’）のデータが読み出される場合には、第１のセ
ル側ビット線が第１リセット電位（第２リセット電位）
でリセットされ、第２のセル側ビット線に接続されたメ
モリセルから、‘Ｈ’（‘Ｌ’）のデータが読み出され
る場合には、第２のセル側ビット線が第１リセット電位
（第２リセット電位）でリセットされるので、セル側ビ
ット線リセット動作が増幅動作にもなり、セル側ビット
線電位を早期にリセットすることが可能となる。このリ
セットは、センスアンプ側ビット線からの信号出力と並
行して行われるので、上記効果が著しくなるという効果
を奏し、ＤＲＡＭの動作のより高速化に寄与するところ
が大きい。
側ビット線に接続されたメモリセルから、‘Ｈ’
（‘Ｌ’）のデータが読み出される場合には、第１のセ
ル側ビット線が第１リセット電位（第２リセット電位）
でリセットされ、第２のセル側ビット線に接続されたメ
モリセルから、‘Ｈ’（‘Ｌ’）のデータが読み出され
る場合には、第２のセル側ビット線が第１リセット電位
（第２リセット電位）でリセットされるので、セル側ビ
ット線リセット動作が増幅動作にもなり、セル側ビット
線電位を早期にリセットすることが可能となる。このリ
セットは、センスアンプ側ビット線からの信号出力と並
行して行われるので、上記効果が著しくなるという効果
を奏し、ＤＲＡＭの動作のより高速化に寄与するところ
が大きい。
【００１９】請求項４の半導体集積回路では、請求項３
において、上記第１スイッチング回路は、例えば図７に
示す如く、一端が上記第１のセル側ビット線に接続され
た第１スイッチングトランジスタ（２０）と、一端が該
第１スイッチングトランジスタの他端に接続され、他端
に上記第１リセット電位が供給され、上記第１又は第２
のセンスアンプ側ビット線の電位によりオン／オフ制御
される第２スイッチングトランジスタ（２２Ｐ）と、一
端が該第１スイッチングトランジスタの他端に接続さ
れ、他端に上記第２リセット電位が供給され、上記第１
又は第２のセンスアンプ側ビット線の電位によりオフ／
オン制御される第３スイッチングトランジスタ（２２）
とを有し、上記第２スイッチング回路は、一端が上記第
２のセル側ビット線に接続された第４スイッチングトラ
ンジスタ（２１）と、一端が該第４スイッチングトラン
ジスタの他端に接続され、他端に上記第１リセット電位
が供給され、上記第１又は第２のセンスアンプ側ビット
線の電位によりオン／オフ制御される第５スイッチング
トランジスタ（２３Ｐ）と、一端が該第４スイッチング
トランジスタの他端に接続され、他端に上記第２リセッ
ト電位が供給され、上記第１又は第２のセンスアンプ側
ビット線の電位によりオフ／オン制御される第６スイッ
チングトランジスタ（２３）とを有する。
において、上記第１スイッチング回路は、例えば図７に
示す如く、一端が上記第１のセル側ビット線に接続され
た第１スイッチングトランジスタ（２０）と、一端が該
第１スイッチングトランジスタの他端に接続され、他端
に上記第１リセット電位が供給され、上記第１又は第２
のセンスアンプ側ビット線の電位によりオン／オフ制御
される第２スイッチングトランジスタ（２２Ｐ）と、一
端が該第１スイッチングトランジスタの他端に接続さ
れ、他端に上記第２リセット電位が供給され、上記第１
又は第２のセンスアンプ側ビット線の電位によりオフ／
オン制御される第３スイッチングトランジスタ（２２）
とを有し、上記第２スイッチング回路は、一端が上記第
２のセル側ビット線に接続された第４スイッチングトラ
ンジスタ（２１）と、一端が該第４スイッチングトラン
ジスタの他端に接続され、他端に上記第１リセット電位
が供給され、上記第１又は第２のセンスアンプ側ビット
線の電位によりオン／オフ制御される第５スイッチング
トランジスタ（２３Ｐ）と、一端が該第４スイッチング
トランジスタの他端に接続され、他端に上記第２リセッ
ト電位が供給され、上記第１又は第２のセンスアンプ側
ビット線の電位によりオフ／オン制御される第６スイッ
チングトランジスタ（２３）とを有する。
【００２０】請求項５では、請求項１乃至４のいずれか
１つにおいて、上記制御回路は、リードのアクティブ信
号に応答して、上記第１転送ゲート及び第２転送ゲート
が開かれているときに上記センスアンプを活性化させて
上記第１のセンスアンプ側ビット線と上記第２のセンス
アンプ側ビット線との電位差を増幅させ、次に上記ワー
ド線を非活性にし、次に該第１転送ゲート及び該第２転
送ゲートを閉じる。
１つにおいて、上記制御回路は、リードのアクティブ信
号に応答して、上記第１転送ゲート及び第２転送ゲート
が開かれているときに上記センスアンプを活性化させて
上記第１のセンスアンプ側ビット線と上記第２のセンス
アンプ側ビット線との電位差を増幅させ、次に上記ワー
ド線を非活性にし、次に該第１転送ゲート及び該第２転
送ゲートを閉じる。
【００２１】請求項６では、請求項５において、上記制
御回路は、リード信号に応答して、一方では上記第１ス
イッチング回路と上記第２スイッチング回路との少なく
とも一方をオンにすることにより上記第１及び第２のセ
ル側ビット線を上記ビット線リセット電位にし、他方で
はこれと並行して上記第１及び第２のセンスアンプ側ビ
ット線上の信号を出力させる。
御回路は、リード信号に応答して、一方では上記第１ス
イッチング回路と上記第２スイッチング回路との少なく
とも一方をオンにすることにより上記第１及び第２のセ
ル側ビット線を上記ビット線リセット電位にし、他方で
はこれと並行して上記第１及び第２のセンスアンプ側ビ
ット線上の信号を出力させる。
【００２２】請求項７の半導体集積回路では、請求項１
乃至６のいずれか１つにおいて、上記第１センスアンプ
側ビット線に接続された第７スイッチングトランジスタ
を介してリセット電位が供給され、上記第２センスアン
プ側ビット線に接続された第８スイッチングトランジス
タを介して該リセット電位が供給されるビット線リセッ
ト回路を有し、上記制御回路は、上記信号出力後に、該
ビット線リセット回路の該第７スイッチングトランジス
タ及び該第８スイッチングトランジスタを所定時間オン
にさせることにより、該第１及び第２のセンスアンプ側
ビット線の電位をリセットする。
乃至６のいずれか１つにおいて、上記第１センスアンプ
側ビット線に接続された第７スイッチングトランジスタ
を介してリセット電位が供給され、上記第２センスアン
プ側ビット線に接続された第８スイッチングトランジス
タを介して該リセット電位が供給されるビット線リセッ
ト回路を有し、上記制御回路は、上記信号出力後に、該
ビット線リセット回路の該第７スイッチングトランジス
タ及び該第８スイッチングトランジスタを所定時間オン
にさせることにより、該第１及び第２のセンスアンプ側
ビット線の電位をリセットする。
【００２３】請求項８の半導体集積回路では、請求項１
乃至６のいずれか１つにおいて、上記制御回路は、上記
信号出力後に、上記第１転送ゲート及び上記第２転送ゲ
ートを所定時間オンにさせことにより、上記第１及び第
２のセンスアンプ側ビット線の電位をリセットする。請
求項９では、請求項７又は８において、上記制御回路
は、プリチャージ信号に応答して、上記第１及び第２の
センスアンプ側ビット線の電位をリセットする。
乃至６のいずれか１つにおいて、上記制御回路は、上記
信号出力後に、上記第１転送ゲート及び上記第２転送ゲ
ートを所定時間オンにさせことにより、上記第１及び第
２のセンスアンプ側ビット線の電位をリセットする。請
求項９では、請求項７又は８において、上記制御回路
は、プリチャージ信号に応答して、上記第１及び第２の
センスアンプ側ビット線の電位をリセットする。
【００２４】請求項１０では、請求項７又は８におい
て、上記制御回路は、次のアクティブ信号に応答して、
上記第１及び第２のセンスアンプ側ビット線の電位をリ
セットする。この半導体集積回路によれば、センスアン
プ側ビット線の電位リセット動作と、本来のアクティブ
信号に応答した動作とを並行に実行することができるの
で、動作のより高速化が達成されるという効果を奏す
る。
て、上記制御回路は、次のアクティブ信号に応答して、
上記第１及び第２のセンスアンプ側ビット線の電位をリ
セットする。この半導体集積回路によれば、センスアン
プ側ビット線の電位リセット動作と、本来のアクティブ
信号に応答した動作とを並行に実行することができるの
で、動作のより高速化が達成されるという効果を奏す
る。
【００２５】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態のシン
クロナスＤＲＡＭ概略構成を示しており、図９に対応し
ている。図２は、図１のＤＲＡＭコア１ｃの枠内に記載
された回路の詳細を示す。
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態のシン
クロナスＤＲＡＭ概略構成を示しており、図９に対応し
ている。図２は、図１のＤＲＡＭコア１ｃの枠内に記載
された回路の詳細を示す。
【００２６】図２中、ゲートに○印が付されたトランジ
スタ１７１及び１７２はｐＭＯＳＦＥＴであり、その他
のトランジスタはｎＭＯＳＦＥＴである。この回路のビ
ット線リセット電位は、Ｖssである。例えば、内部電源
電位Ｖii＝２．５Ｖ、内部昇圧電位ＳＶii＝３．８Ｖ、
基準電位Ｖss＝０Ｖである。ＳＶii＞Ｖii＋（ＭＯＳト
ランジスタしきい値電圧）であり、また、セルのキャパ
シタの一端には、セルプレート電位Ｖcp＝Ｖii／２が印
加されている。ダミーセル１５のキャパシタ１５１の容
量はメモリセル１２のキャパシタ１２１の１／２であ
り、ダミーセルリセットでキャパシタ１５１に保持され
る電荷の量は、メモリセル１２に‘Ｈ’（Ｖii）が保持
されているときのそれの１／２である。
スタ１７１及び１７２はｐＭＯＳＦＥＴであり、その他
のトランジスタはｎＭＯＳＦＥＴである。この回路のビ
ット線リセット電位は、Ｖssである。例えば、内部電源
電位Ｖii＝２．５Ｖ、内部昇圧電位ＳＶii＝３．８Ｖ、
基準電位Ｖss＝０Ｖである。ＳＶii＞Ｖii＋（ＭＯＳト
ランジスタしきい値電圧）であり、また、セルのキャパ
シタの一端には、セルプレート電位Ｖcp＝Ｖii／２が印
加されている。ダミーセル１５のキャパシタ１５１の容
量はメモリセル１２のキャパシタ１２１の１／２であ
り、ダミーセルリセットでキャパシタ１５１に保持され
る電荷の量は、メモリセル１２に‘Ｈ’（Ｖii）が保持
されているときのそれの１／２である。
【００２７】データ読み出しにおいては、ビット線ＢＬ
とビット線＊ＢＬとの０．２Ｖ程度の微小電位差ΔＶを
センスアンプ１７で増幅させてフルスィングさせた後
は、転送ゲート１０及び１１を閉じてビット線ＢＬＣ及
び＊ＢＬＣの電位をリセットしても、センスアンプ１７
側のビット線ＢＬＳ及び＊ＢＬＳの電位には影響しな
い。このリセットは、コラムゲート１８からの読み出し
動作と並行して行うことができるので、隠れて見えなく
なる。最終的には次のアクセスに備えるためにセンスア
ンプ側ビット線ＢＬＳ及び＊ＢＬＳの電位もリセットし
なければならない。しかし、センスアンプ側ビット線は
セル側ビット線よりも、寄生容量が小さく且つ短くて抵
抗も小さいので、ビット線ＢＬＳ及び＊ＢＬＳのリセッ
ト所要時間は１０ｎｓ程度で充分であり、１クロックサ
イクルでよい。したがって、このようにすれば、従来の
ビット線リセット時間３０ｎｓ程度が実質的に１０ｎｓ
程度に短縮されることになる。
とビット線＊ＢＬとの０．２Ｖ程度の微小電位差ΔＶを
センスアンプ１７で増幅させてフルスィングさせた後
は、転送ゲート１０及び１１を閉じてビット線ＢＬＣ及
び＊ＢＬＣの電位をリセットしても、センスアンプ１７
側のビット線ＢＬＳ及び＊ＢＬＳの電位には影響しな
い。このリセットは、コラムゲート１８からの読み出し
動作と並行して行うことができるので、隠れて見えなく
なる。最終的には次のアクセスに備えるためにセンスア
ンプ側ビット線ＢＬＳ及び＊ＢＬＳの電位もリセットし
なければならない。しかし、センスアンプ側ビット線は
セル側ビット線よりも、寄生容量が小さく且つ短くて抵
抗も小さいので、ビット線ＢＬＳ及び＊ＢＬＳのリセッ
ト所要時間は１０ｎｓ程度で充分であり、１クロックサ
イクルでよい。したがって、このようにすれば、従来の
ビット線リセット時間３０ｎｓ程度が実質的に１０ｎｓ
程度に短縮されることになる。
【００２８】転送ゲート１０及び１１を閉じてビット線
ＢＬＣ及び＊ＢＬＣの電位をＶssにリセットするので、
まず、ビット線ＢＬＣ及び＊ＢＬＣにそれぞれスイッチ
ングトランジスタ２０及び２１の一端を接続し、スイッ
チングトランジスタ２０及び２１のオン／オフを、転送
ゲート１０及び１１を開閉するゲート制御信号ＢＴの相
補信号＊ＢＴで行い、スイッチングトランジスタ２０及
び２１を介しリセット電位Ｖssをそれぞれビット線ＢＬ
Ｃ及び＊ＢＬＣに供給可能にしている。
ＢＬＣ及び＊ＢＬＣの電位をＶssにリセットするので、
まず、ビット線ＢＬＣ及び＊ＢＬＣにそれぞれスイッチ
ングトランジスタ２０及び２１の一端を接続し、スイッ
チングトランジスタ２０及び２１のオン／オフを、転送
ゲート１０及び１１を開閉するゲート制御信号ＢＴの相
補信号＊ＢＴで行い、スイッチングトランジスタ２０及
び２１を介しリセット電位Ｖssをそれぞれビット線ＢＬ
Ｃ及び＊ＢＬＣに供給可能にしている。
【００２９】ビット線ＢＬとビット線＊ＢＬとの微小電
位差ΔＶを増幅した後において、ビット線ＢＬＳがリセ
ット電位Ｖssになっている場合には、ビット線＊ＢＬＣ
のみをリセットすればよく、逆にビット線＊ＢＬＳがリ
セット電位Ｖssになっている場合にはビット線ＢＬＣの
みをリセットすればよい。そこで、スイッチングトラン
ジスタ２０及び２１にそれぞれスイッチングトランジス
タ２２及び２３を直列に接続し、スイッチングトランジ
スタ２２及び２３のゲートをそれぞれビット線ＢＬＳ及
び＊ＢＬＳに接続している。
位差ΔＶを増幅した後において、ビット線ＢＬＳがリセ
ット電位Ｖssになっている場合には、ビット線＊ＢＬＣ
のみをリセットすればよく、逆にビット線＊ＢＬＳがリ
セット電位Ｖssになっている場合にはビット線ＢＬＣの
みをリセットすればよい。そこで、スイッチングトラン
ジスタ２０及び２１にそれぞれスイッチングトランジス
タ２２及び２３を直列に接続し、スイッチングトランジ
スタ２２及び２３のゲートをそれぞれビット線ＢＬＳ及
び＊ＢＬＳに接続している。
【００３０】次に、図３を参照して、図２の回路の動作
を説明する。初期状態では、ビット線ＢＬ及び＊ＢＬ
Ｚ、駆動信号線ＰＳＡ及びＮＳＡ、ワード線、ダミーワ
ード線、コラム選択線ＣＬ、リセット信号ＢＲＳＴ及び
ＤＲＳＴ並びにゲート制御信号ＢＴは、基準電位Ｖssに
なっている。ダミーセルのキャパシタの転送ゲート側電
極は、電位Ｖiiにリセットされている。
を説明する。初期状態では、ビット線ＢＬ及び＊ＢＬ
Ｚ、駆動信号線ＰＳＡ及びＮＳＡ、ワード線、ダミーワ
ード線、コラム選択線ＣＬ、リセット信号ＢＲＳＴ及び
ＤＲＳＴ並びにゲート制御信号ＢＴは、基準電位Ｖssに
なっている。ダミーセルのキャパシタの転送ゲート側電
極は、電位Ｖiiにリセットされている。
【００３１】この状態で、コマンドデコーダ３Ａからの
リード用アクティブコマンドＡＣＴＲ発行に応じて、制
御回路６ｃにより次のような動作が行われる。すなわ
ち、上位アドレスＡ２３〜Ａ１２がアドレスバッファ回
路４の上位アドレスレジスタに保持され、バンク選択ビ
ットＡ２３＝‘０’によりＤＲＡＭコア１ａが選択さ
れ、ローアドレスＡ２２〜Ａ１２に対応したワード線Ｗ
Ｌ０及びこの最下位ビットＡ１２に対応したダミーワー
ド線ＤＷＬ１、並びに、ゲート制御信号ＢＴが活性化さ
れて、転送ゲート１２２、１５２、１０及び１１が開か
れ、スイッチングトランジスタ２０及び２１がオフにな
る。キャパシタ１２１及び１５１からそれぞれビット線
ＢＬ及び＊ＢＬＣへ正電荷２Ｑ及びＱが供給されて、ビ
ット線ＢＬ及び＊ＢＬの電位がＶssからそれぞれ２ΔＶ
及びΔＶだけ上昇する。次に、センスアンプ１７が活性
化されてビット線ＢＬとビット線＊ＢＬとの電位差ΔＶ
が増幅され、ビット線ＢＬ及び＊ＢＬがそれぞれ電位Ｖ
ii及びＶssになる。
リード用アクティブコマンドＡＣＴＲ発行に応じて、制
御回路６ｃにより次のような動作が行われる。すなわ
ち、上位アドレスＡ２３〜Ａ１２がアドレスバッファ回
路４の上位アドレスレジスタに保持され、バンク選択ビ
ットＡ２３＝‘０’によりＤＲＡＭコア１ａが選択さ
れ、ローアドレスＡ２２〜Ａ１２に対応したワード線Ｗ
Ｌ０及びこの最下位ビットＡ１２に対応したダミーワー
ド線ＤＷＬ１、並びに、ゲート制御信号ＢＴが活性化さ
れて、転送ゲート１２２、１５２、１０及び１１が開か
れ、スイッチングトランジスタ２０及び２１がオフにな
る。キャパシタ１２１及び１５１からそれぞれビット線
ＢＬ及び＊ＢＬＣへ正電荷２Ｑ及びＱが供給されて、ビ
ット線ＢＬ及び＊ＢＬの電位がＶssからそれぞれ２ΔＶ
及びΔＶだけ上昇する。次に、センスアンプ１７が活性
化されてビット線ＢＬとビット線＊ＢＬとの電位差ΔＶ
が増幅され、ビット線ＢＬ及び＊ＢＬがそれぞれ電位Ｖ
ii及びＶssになる。
【００３２】他の不図示のビット線対についても同様に
増幅され、読み出されたメモリセルの記憶内容に応じ
て、ビット線対の一方及び他方が電位Ｖii及びＶssにな
る。従来のアクティブコマンドＡＣＴに対してはこれで
動作が終了するが、本案のリード用アクティブコマンド
ＡＣＴＲに対してはさらに、次のような第１及び第２の
動作が付加される。
増幅され、読み出されたメモリセルの記憶内容に応じ
て、ビット線対の一方及び他方が電位Ｖii及びＶssにな
る。従来のアクティブコマンドＡＣＴに対してはこれで
動作が終了するが、本案のリード用アクティブコマンド
ＡＣＴＲに対してはさらに、次のような第１及び第２の
動作が付加される。
【００３３】すなわち、第１の動作では、ワード線ＷＬ
０及びダミーワード線ＤＷＬ１が電位ＳＶiiから電位Ｖ
ssに遷移して、転送ゲート１２２及び１５２が閉じら
れ、破壊読み出しされたメモリセル１２に対する‘Ｈ’
のリストアが終了する。他の不図示のビット線対につい
ても同様に、破壊読み出しされたメモリセルに対する
‘Ｈ’又は‘Ｌ’（Ｖss）リストアが終了する。
０及びダミーワード線ＤＷＬ１が電位ＳＶiiから電位Ｖ
ssに遷移して、転送ゲート１２２及び１５２が閉じら
れ、破壊読み出しされたメモリセル１２に対する‘Ｈ’
のリストアが終了する。他の不図示のビット線対につい
ても同様に、破壊読み出しされたメモリセルに対する
‘Ｈ’又は‘Ｌ’（Ｖss）リストアが終了する。
【００３４】次の第２の動作では、ゲート制御信号ＢＴ
が電位Ｖssに遷移し、ゲート制御信号＊ＢＴが電位ＳＶ
iiに遷移して、転送ゲート１０及び１１が閉じられ、ス
イッチングトランジスタ２０及び２１が開かれる。ゲー
ト制御信号＊ＢＴの立ち上げ開始時点は、ゲート制御信
号ＢＴの立ち下がり開始時点よりも少し遅らせた方が好
ましい。ビット線ＢＬＳ及び＊ＢＬＳはそれぞれ既に電
位Ｖii及びＶssになっているので、スイッチングトラン
ジスタ２２はオン、スイッチングトランジスタ２３はオ
フになっている。したがって、ビット線ＢＬＳが電位Ｖ
iiに保たれた状態で、ビット線ＢＬＣが電位Ｖssにリセ
ットされる。他の不図示のビット線対についても同様
に、電位Ｖiiになっているセル側ビット線が電位Ｖssに
リセットされる。セル側ビット線リセット時間ｔｃｒ
は、従来のビット線リセット時間とほぼ同じであり、３
０ｎｓ程度である。
が電位Ｖssに遷移し、ゲート制御信号＊ＢＴが電位ＳＶ
iiに遷移して、転送ゲート１０及び１１が閉じられ、ス
イッチングトランジスタ２０及び２１が開かれる。ゲー
ト制御信号＊ＢＴの立ち上げ開始時点は、ゲート制御信
号ＢＴの立ち下がり開始時点よりも少し遅らせた方が好
ましい。ビット線ＢＬＳ及び＊ＢＬＳはそれぞれ既に電
位Ｖii及びＶssになっているので、スイッチングトラン
ジスタ２２はオン、スイッチングトランジスタ２３はオ
フになっている。したがって、ビット線ＢＬＳが電位Ｖ
iiに保たれた状態で、ビット線ＢＬＣが電位Ｖssにリセ
ットされる。他の不図示のビット線対についても同様
に、電位Ｖiiになっているセル側ビット線が電位Ｖssに
リセットされる。セル側ビット線リセット時間ｔｃｒ
は、従来のビット線リセット時間とほぼ同じであり、３
０ｎｓ程度である。
【００３５】この第２の動作では、ダミーセルのリセッ
ト動作が前記ビット線リセット動作と並行して行われ
る。すなわち、リセット信号ＤＲＳＴのパルスにより、
転送ゲート１４３及び１５３が所定時間オンになって、
ダミーセル１４及び１５のキャパシタの転送ゲート側電
極が電位Ｖiiでリセットされる。他の不図示のビット線
対についても同様に、ダミーセルのリセット動作が行わ
れる。
ト動作が前記ビット線リセット動作と並行して行われ
る。すなわち、リセット信号ＤＲＳＴのパルスにより、
転送ゲート１４３及び１５３が所定時間オンになって、
ダミーセル１４及び１５のキャパシタの転送ゲート側電
極が電位Ｖiiでリセットされる。他の不図示のビット線
対についても同様に、ダミーセルのリセット動作が行わ
れる。
【００３６】コマンドデコーダ３Ａからのリードコマン
ドＲＥＡＤ発行は、上記第２動作の開始とほぼ同時に並
行して行われる。このリードコマンドＲＥＡＤ発行に応
じて、次のような動作が行われる。すなわち、コラムア
ドレスＡ１１〜Ａ０がコラムアドレスカウンタ７ａにロ
ードされて、このコラムアドレスに対応したコラムゲー
ト１８の転送ゲート１８１及び１８２が開かれ、ビット
線ＢＬＳ及び＊ＢＬＳ上のデータがデータ線ＤＢ及び＊
ＤＢを介し図１のＩ／Ｏデータバッファ回路８に伝達さ
れて、外部に出力される。この際、クロックに同期して
パイプライン処理が行われ、例えばバースト長が３の場
合には、図１のコラムアドレスカウンタ７ａが２回だ
け、クロック毎にインクリメントされて、他の２つのビ
ット線対からのデータも順に読み出される。
ドＲＥＡＤ発行は、上記第２動作の開始とほぼ同時に並
行して行われる。このリードコマンドＲＥＡＤ発行に応
じて、次のような動作が行われる。すなわち、コラムア
ドレスＡ１１〜Ａ０がコラムアドレスカウンタ７ａにロ
ードされて、このコラムアドレスに対応したコラムゲー
ト１８の転送ゲート１８１及び１８２が開かれ、ビット
線ＢＬＳ及び＊ＢＬＳ上のデータがデータ線ＤＢ及び＊
ＤＢを介し図１のＩ／Ｏデータバッファ回路８に伝達さ
れて、外部に出力される。この際、クロックに同期して
パイプライン処理が行われ、例えばバースト長が３の場
合には、図１のコラムアドレスカウンタ７ａが２回だ
け、クロック毎にインクリメントされて、他の２つのビ
ット線対からのデータも順に読み出される。
【００３７】次に、コマンドデコーダ３Ａからのプリチ
ャージコマンドＰＲＥＣ発行に応じて、次のような動作
が行われる。すなわち、コラム選択線ＣＬ及び駆動信号
線ＰＳＡが電位Ｖssに遷移し、リセット信号ＢＲＳＴの
パルスによりビット線ＢＬＳが図３に示す如く電位Ｖss
にリセットされる。このリセットに要する時間ｔｓｒ
は、１０ｎｓ程度であり、１クロックでよく、従来のよ
うに３クロックも必要としない。次に再度ＤＲＡＭコア
１ａに対しアクセスする場合には、このリセット期間終
了後でないと次の動作を開始することができないので、
従来よりも動作が高速化される。
ャージコマンドＰＲＥＣ発行に応じて、次のような動作
が行われる。すなわち、コラム選択線ＣＬ及び駆動信号
線ＰＳＡが電位Ｖssに遷移し、リセット信号ＢＲＳＴの
パルスによりビット線ＢＬＳが図３に示す如く電位Ｖss
にリセットされる。このリセットに要する時間ｔｓｒ
は、１０ｎｓ程度であり、１クロックでよく、従来のよ
うに３クロックも必要としない。次に再度ＤＲＡＭコア
１ａに対しアクセスする場合には、このリセット期間終
了後でないと次の動作を開始することができないので、
従来よりも動作が高速化される。
【００３８】プリチャージコマンドＰＲＥＣ発行に応じ
た動作では転送ゲート１０及び１１は閉じており、アク
ティブコマンドＡＣＴ発行に応じた動作の初期では転送
ゲート１０及び１１が閉じており、また、制御信号ＢＴ
の活性化開始時点をワード線活性化開始時点より少し遅
らせても問題ない。そこで、プリチャージコマンドＰＲ
ＥＣを発行せずに、このコマンドに応じた動作を、次の
アクティブコマンドＡＣＴが発行されたときに同時に
（並列に）実行し、すなわちアクティブコマンドＡＣＴ
発行に応じた動作に含ませてもよい。センスアンプ側ビ
ット線の電位リセット時間は１０ｎｓ程度と短いので、
このようにしても並列動作が殆ど制限されない。結果と
して、リードサイクルがさらに１０ｎｓ短縮され、動作
のより高速化が達成される。
た動作では転送ゲート１０及び１１は閉じており、アク
ティブコマンドＡＣＴ発行に応じた動作の初期では転送
ゲート１０及び１１が閉じており、また、制御信号ＢＴ
の活性化開始時点をワード線活性化開始時点より少し遅
らせても問題ない。そこで、プリチャージコマンドＰＲ
ＥＣを発行せずに、このコマンドに応じた動作を、次の
アクティブコマンドＡＣＴが発行されたときに同時に
（並列に）実行し、すなわちアクティブコマンドＡＣＴ
発行に応じた動作に含ませてもよい。センスアンプ側ビ
ット線の電位リセット時間は１０ｎｓ程度と短いので、
このようにしても並列動作が殆ど制限されない。結果と
して、リードサイクルがさらに１０ｎｓ短縮され、動作
のより高速化が達成される。
【００３９】リードコマンドＲＥＡＤの替わりにオート
プリチャージ付リードコマンドＲＥＡＤＡが発行された
場合には、上記のようなリードコマンドＲＥＡＤに応じ
た動作に、上記のようなプリチャージコマンドＰＲＥＣ
に応じた動作が付加される。オートプリチャージ付ライ
トコマンドＷＲＩＴＡの場合も同様に、ライトコマンド
ＷＲＩＴに応じた動作にプリチャージコマンドＰＲＥＣ
に応じた動作が付加される。
プリチャージ付リードコマンドＲＥＡＤＡが発行された
場合には、上記のようなリードコマンドＲＥＡＤに応じ
た動作に、上記のようなプリチャージコマンドＰＲＥＣ
に応じた動作が付加される。オートプリチャージ付ライ
トコマンドＷＲＩＴＡの場合も同様に、ライトコマンド
ＷＲＩＴに応じた動作にプリチャージコマンドＰＲＥＣ
に応じた動作が付加される。
【００４０】なお、リードコマンドＲＥＡＤ発行が上記
第２動作の開始と同時に並行して行われるので、第２の
動作は、リードコマンドＲＥＡＤの発行に応じて実行す
るようにしてもよい。また、コマンドＡＣＴＲに応じた
動作を行った後に自動的にコマンドＲＥＡＤＡに応じた
動作を行うアクティブ＆オートプリチャージ付リードコ
マンドＡＣＴ＆ＲＥＡＤＡを定義してもよい。
第２動作の開始と同時に並行して行われるので、第２の
動作は、リードコマンドＲＥＡＤの発行に応じて実行す
るようにしてもよい。また、コマンドＡＣＴＲに応じた
動作を行った後に自動的にコマンドＲＥＡＤＡに応じた
動作を行うアクティブ＆オートプリチャージ付リードコ
マンドＡＣＴ＆ＲＥＡＤＡを定義してもよい。
【００４１】図４（Ａ）は、このコマンドＡＣＴ＆ＲＥ
ＡＤＡ発行後の動作の概略を示しており、この場合、Ｒ
ＡＳレイテンシが３、バースト長が２である。データ書
き込みの場合には、書き込み時に転送ゲート１０及び１
１を開けておく必要があるので、従来と同じアクティブ
コマンドＡＣＴの動作を行う。この場合も、コマンドＡ
ＣＴに応じた動作を行った後に自動的にコマンドＷＲＩ
ＴＡに応じた動作を行うアクティブ＆オートプリチャー
ジ付ライトコマンドＡＣＴ＆ＷＲＩＴＡを定義してもよ
い。
ＡＤＡ発行後の動作の概略を示しており、この場合、Ｒ
ＡＳレイテンシが３、バースト長が２である。データ書
き込みの場合には、書き込み時に転送ゲート１０及び１
１を開けておく必要があるので、従来と同じアクティブ
コマンドＡＣＴの動作を行う。この場合も、コマンドＡ
ＣＴに応じた動作を行った後に自動的にコマンドＷＲＩ
ＴＡに応じた動作を行うアクティブ＆オートプリチャー
ジ付ライトコマンドＡＣＴ＆ＷＲＩＴＡを定義してもよ
い。
【００４２】図４（Ｂ）は、このコマンドＡＣＴ＆ＷＲ
ＩＴＡ発行後の動作の概略を示しており、この場合、Ｒ
ＡＳレイテンシが２、バースト長が２である。図４
（Ｃ）はページリード動作、すなわち同一ワード線に対
しコラムアドレスを１ワード線分、例えば１０２４回イ
ンクリメントしてデータを読み出す動作を示している。
この場合、ＣＡＳレイテンシは２である。アクティブコ
マンドＡＣＴとリードコマンドＲＥＡＤとは従来と同様
に分離されているが、アクティブコマンドＡＣＴに応じ
て上記第１及び第２の動作も行われる点で、従来と異な
っている。
ＩＴＡ発行後の動作の概略を示しており、この場合、Ｒ
ＡＳレイテンシが２、バースト長が２である。図４
（Ｃ）はページリード動作、すなわち同一ワード線に対
しコラムアドレスを１ワード線分、例えば１０２４回イ
ンクリメントしてデータを読み出す動作を示している。
この場合、ＣＡＳレイテンシは２である。アクティブコ
マンドＡＣＴとリードコマンドＲＥＡＤとは従来と同様
に分離されているが、アクティブコマンドＡＣＴに応じ
て上記第１及び第２の動作も行われる点で、従来と異な
っている。
【００４３】［第２実施形態］図５は、本発明の第２実
施形態の、図２に対応した回路を示す。この回路では、
ビット線電位をＶiiでリセットする場合を示しており、
図２のスイッチングトランジスタ２２及び２３の替わり
にそれぞれｐＭＯＳＦＥＴのスイッチングトランジスタ
２２Ｐ及び２３Ｐを用いている。ビット線ＢＬが電位Ｖ
iiの場合には、ビット線ＢＬＣをリセットする必要はな
く、スイッチングトランジスタ２２Ｐがビット線ＢＬの
電位Ｖiiで閉じられる。このとき、ビット線＊ＢＬの電
位Ｖssによりスイッチングトランジスタ２３Ｐが開けら
れる。
施形態の、図２に対応した回路を示す。この回路では、
ビット線電位をＶiiでリセットする場合を示しており、
図２のスイッチングトランジスタ２２及び２３の替わり
にそれぞれｐＭＯＳＦＥＴのスイッチングトランジスタ
２２Ｐ及び２３Ｐを用いている。ビット線ＢＬが電位Ｖ
iiの場合には、ビット線ＢＬＣをリセットする必要はな
く、スイッチングトランジスタ２２Ｐがビット線ＢＬの
電位Ｖiiで閉じられる。このとき、ビット線＊ＢＬの電
位Ｖssによりスイッチングトランジスタ２３Ｐが開けら
れる。
【００４４】また、図２のスイッチングトランジスタ２
０及び２１の替わりにそれぞれｐＭＯＳＦＥＴのスイッ
チングトランジスタ２０Ｐ及び２１Ｐを用いることによ
り、転送ゲート１０、１１、スイッチングトランジスタ
２０Ｐ及び２１Ｐのゲートを同じ信号ＢＴで制御してい
る。ビット線電位がＶiiでリセットされるので、ダミー
セル１４及び１５は電位Ｖssでリセットされる。
０及び２１の替わりにそれぞれｐＭＯＳＦＥＴのスイッ
チングトランジスタ２０Ｐ及び２１Ｐを用いることによ
り、転送ゲート１０、１１、スイッチングトランジスタ
２０Ｐ及び２１Ｐのゲートを同じ信号ＢＴで制御してい
る。ビット線電位がＶiiでリセットされるので、ダミー
セル１４及び１５は電位Ｖssでリセットされる。
【００４５】図６は、図５の回路の動作を示す概略波形
図であり、メモリセル１２から‘Ｌ’のデータを読み出
す場合を示している。この動作は、上記第１実施形態の
説明から容易に理解できるので、その説明を省略する。 ［第３実施形態］図７は、本発明の第３実施形態の、図
２に対応した回路を示す。
図であり、メモリセル１２から‘Ｌ’のデータを読み出
す場合を示している。この動作は、上記第１実施形態の
説明から容易に理解できるので、その説明を省略する。 ［第３実施形態］図７は、本発明の第３実施形態の、図
２に対応した回路を示す。
【００４６】図７では、データ読み出し用に公知の直接
センス式データ読み出し回路１８Ａを用いている。デー
タ書き込み用はコラムゲートであり、図２では図示省略
されている。また、図５のビット線リセット回路１６を
用いずに、転送ゲート１０及び１１を所定時間開いてセ
ンスアンプ側ビット線をリセットするように構成してい
る。
センス式データ読み出し回路１８Ａを用いている。デー
タ書き込み用はコラムゲートであり、図２では図示省略
されている。また、図５のビット線リセット回路１６を
用いずに、転送ゲート１０及び１１を所定時間開いてセ
ンスアンプ側ビット線をリセットするように構成してい
る。
【００４７】センスアンプ側ビット線からの信号出力が
セル側ビット線の電位リセットと並行して行われるの
で、このリセットを早期に行う程、リードサイクル短縮
効果が著しくなる。ビット線ＢＬＣ又はビット線＊ＢＬ
Ｃに接続されたメモリセルから、‘Ｈ’のデータが読み
出される場合には、ビット線電位をＶiiでリセットし、
‘Ｌ’のデータが読み出される場合には、ビット線電位
をＶssでリセットするようにすれば、ビット線ＢＬとビ
ット線＊ＢＬとの微小電位差ΔＶが増幅される前に転送
ゲート１０及び１１を閉じても、セル側ビット線リセッ
トによりメモリセルに対するリストアが可能となる。
セル側ビット線の電位リセットと並行して行われるの
で、このリセットを早期に行う程、リードサイクル短縮
効果が著しくなる。ビット線ＢＬＣ又はビット線＊ＢＬ
Ｃに接続されたメモリセルから、‘Ｈ’のデータが読み
出される場合には、ビット線電位をＶiiでリセットし、
‘Ｌ’のデータが読み出される場合には、ビット線電位
をＶssでリセットするようにすれば、ビット線ＢＬとビ
ット線＊ＢＬとの微小電位差ΔＶが増幅される前に転送
ゲート１０及び１１を閉じても、セル側ビット線リセッ
トによりメモリセルに対するリストアが可能となる。
【００４８】そこで、一端がビット線ＢＬＣに接続され
たスイッチングトランジスタ２０の他端に、スイッチン
グトランジスタ２２及び２２Ｐの一端を接続し、スイッ
チングトランジスタ２２及び２２Ｐの他端にそれぞれリ
セット電位Ｖss及びＶiiを供給し、スイッチングトラン
ジスタ２２及び２２Ｐのゲートにビット線＊ＢＬＳの電
位を供給している。そして、ビット線ＢＬＣに接続され
たメモリセルからデータを読み出す場合には、制御信号
ＴＺが電位ＳＶiiにされてスイッチングトランジスタ２
０が開かれるようにする。制御信号ＴＺは、ゲート制御
信号ＢＴが活性のときには非活性になっている。この制
御信号ＴＺは、例えば信号ＢＴとローアドレスの最下位
ビットＡ１２の信号とクロックＣＬＫとを用いて生成す
ることができる。
たスイッチングトランジスタ２０の他端に、スイッチン
グトランジスタ２２及び２２Ｐの一端を接続し、スイッ
チングトランジスタ２２及び２２Ｐの他端にそれぞれリ
セット電位Ｖss及びＶiiを供給し、スイッチングトラン
ジスタ２２及び２２Ｐのゲートにビット線＊ＢＬＳの電
位を供給している。そして、ビット線ＢＬＣに接続され
たメモリセルからデータを読み出す場合には、制御信号
ＴＺが電位ＳＶiiにされてスイッチングトランジスタ２
０が開かれるようにする。制御信号ＴＺは、ゲート制御
信号ＢＴが活性のときには非活性になっている。この制
御信号ＴＺは、例えば信号ＢＴとローアドレスの最下位
ビットＡ１２の信号とクロックＣＬＫとを用いて生成す
ることができる。
【００４９】このようにすれば、例えばメモリセル１２
から‘Ｈ’のデータがビット線ＢＬに読み出され、ビッ
ト線ＢＬとビット線＊ＢＬとの電位差がある程度増幅さ
れたとき、スイッチングトランジスタ２２Ｐがオン、ス
イッチングトランジスタ２２がオフになる。そして、電
位Ｖiiがスイッチングトランジスタ２２Ｐ及び２０を通
りビット線ＢＬＣに伝達され、ビット線ＢＬＣに対して
はセンスアンプ１７による増幅動作と同じ動作が行われ
る。このとき、ビット線＊ＢＬＣも電位Ｖiiにリセット
するために、ビット線ＢＬＣとビット線＊ＢＬＣとの間
にイコライザ用トランジスタ２４が接続されている。こ
れにより、電位Ｖiiがイコライザ用トランジスタ２４を
通ってビット線＊ＢＬＣにも伝達され、ビット線＊ＢＬ
Ｃが電位Ｖiiにリセットされる。転送ゲート１０及び１
１を閉じた後にイコライザ用トランジスタ２４をオンに
すればよいので、ゲート制御信号ＢＴを電位Ｖssに遷移
させた後に、イコライザ用トランジスタ２４のゲートに
供給される制御信号Ｓを、電位ＳＶiiに遷移させる。
から‘Ｈ’のデータがビット線ＢＬに読み出され、ビッ
ト線ＢＬとビット線＊ＢＬとの電位差がある程度増幅さ
れたとき、スイッチングトランジスタ２２Ｐがオン、ス
イッチングトランジスタ２２がオフになる。そして、電
位Ｖiiがスイッチングトランジスタ２２Ｐ及び２０を通
りビット線ＢＬＣに伝達され、ビット線ＢＬＣに対して
はセンスアンプ１７による増幅動作と同じ動作が行われ
る。このとき、ビット線＊ＢＬＣも電位Ｖiiにリセット
するために、ビット線ＢＬＣとビット線＊ＢＬＣとの間
にイコライザ用トランジスタ２４が接続されている。こ
れにより、電位Ｖiiがイコライザ用トランジスタ２４を
通ってビット線＊ＢＬＣにも伝達され、ビット線＊ＢＬ
Ｃが電位Ｖiiにリセットされる。転送ゲート１０及び１
１を閉じた後にイコライザ用トランジスタ２４をオンに
すればよいので、ゲート制御信号ＢＴを電位Ｖssに遷移
させた後に、イコライザ用トランジスタ２４のゲートに
供給される制御信号Ｓを、電位ＳＶiiに遷移させる。
【００５０】メモリセル１２から‘Ｌ’のデータがビッ
ト線ＢＬに読み出され、ビット線ＢＬとビット線＊ＢＬ
との電位差がある程度増幅されたときには、スイッチン
グトランジスタ２２Ｐがオフ、スイッチングトランジス
タ２２がオンになる。そして、電位Ｖssがスイッチング
トランジスタ２２及びスイッチングトランジスタ２０を
通りビット線ＢＬＣに伝達され、ビット線ＢＬＣに対し
てはセンスアンプ１７による増幅動作と同じ動作が行わ
れる。また、電位Ｖssがイコライザ用トランジスタ２４
を通ってビット線＊ＢＬＣにも伝達され、ビット線＊Ｂ
ＬＣが電位Ｖssにリセットされる。
ト線ＢＬに読み出され、ビット線ＢＬとビット線＊ＢＬ
との電位差がある程度増幅されたときには、スイッチン
グトランジスタ２２Ｐがオフ、スイッチングトランジス
タ２２がオンになる。そして、電位Ｖssがスイッチング
トランジスタ２２及びスイッチングトランジスタ２０を
通りビット線ＢＬＣに伝達され、ビット線ＢＬＣに対し
てはセンスアンプ１７による増幅動作と同じ動作が行わ
れる。また、電位Ｖssがイコライザ用トランジスタ２４
を通ってビット線＊ＢＬＣにも伝達され、ビット線＊Ｂ
ＬＣが電位Ｖssにリセットされる。
【００５１】同様に、一端がビット線＊ＢＬＣに接続さ
れたスイッチングトランジスタ２１の他端に、スイッチ
ングトランジスタ２３及び２３Ｐの一端を接続し、スイ
ッチングトランジスタ２３及び２３Ｐの他端にそれぞれ
リセット電位Ｖss及びＶiiを供給し、スイッチングトラ
ンジスタ２３及び２３Ｐのゲートにビット線ＢＬＳの電
位を供給している。そして、ビット線＊ＢＬＣに接続さ
れたメモリセルからデータを読み出す場合には、制御信
号ＴＸが電位ＳＶiiにされてスイッチングトランジスタ
２０が開かれるようにする。制御信号ＴＸは、ゲート制
御信号ＢＴが活性のときには非活性になっており、ゲー
ト制御信号ＢＴが非活性のときには所定期間において制
御信号ＴＺと相補的な信号になる。
れたスイッチングトランジスタ２１の他端に、スイッチ
ングトランジスタ２３及び２３Ｐの一端を接続し、スイ
ッチングトランジスタ２３及び２３Ｐの他端にそれぞれ
リセット電位Ｖss及びＶiiを供給し、スイッチングトラ
ンジスタ２３及び２３Ｐのゲートにビット線ＢＬＳの電
位を供給している。そして、ビット線＊ＢＬＣに接続さ
れたメモリセルからデータを読み出す場合には、制御信
号ＴＸが電位ＳＶiiにされてスイッチングトランジスタ
２０が開かれるようにする。制御信号ＴＸは、ゲート制
御信号ＢＴが活性のときには非活性になっており、ゲー
ト制御信号ＢＴが非活性のときには所定期間において制
御信号ＴＺと相補的な信号になる。
【００５２】このようにすれば、例えばメモリセル１３
から‘Ｈ’のデータがビット線＊ＢＬに読み出され、ビ
ット線ＢＬとビット線＊ＢＬとの電位差がある程度増幅
されたとき、スイッチングトランジスタ２３Ｐがオン、
スイッチングトランジスタ２３がオフになる。そして、
電位Ｖiiがスイッチングトランジスタ２３Ｐ及び２１を
通りビット線＊ＢＬＣに伝達され、ビット線＊ＢＬＣに
対してはセンスアンプ１７による増幅動作と同じ動作が
行われる。また、電位Ｖiiがイコライザ用トランジスタ
２４を通ってビット線ＢＬＣにも伝達され、ビット線Ｂ
ＬＣが電位Ｖiiにリセットされる。
から‘Ｈ’のデータがビット線＊ＢＬに読み出され、ビ
ット線ＢＬとビット線＊ＢＬとの電位差がある程度増幅
されたとき、スイッチングトランジスタ２３Ｐがオン、
スイッチングトランジスタ２３がオフになる。そして、
電位Ｖiiがスイッチングトランジスタ２３Ｐ及び２１を
通りビット線＊ＢＬＣに伝達され、ビット線＊ＢＬＣに
対してはセンスアンプ１７による増幅動作と同じ動作が
行われる。また、電位Ｖiiがイコライザ用トランジスタ
２４を通ってビット線ＢＬＣにも伝達され、ビット線Ｂ
ＬＣが電位Ｖiiにリセットされる。
【００５３】メモリセル１３から‘Ｌ’のデータがビッ
ト線＊ＢＬに読み出され、ビット線ＢＬとビット線＊Ｂ
Ｌとの電位差がある程度増幅されたときには、スイッチ
ングトランジスタ２３Ｐがオフ、スイッチングトランジ
スタ２３がオンになる。そして、電位Ｖssがスイッチン
グトランジスタ２３及び２１を通りビット線＊ＢＬＣに
伝達され、ビット線＊ＢＬＣに対してはセンスアンプ１
７による増幅動作と同じ動作が行われる。また、電位Ｖ
ssがイコライザ用トランジスタ２４を通ってビット線Ｂ
ＬＣにも伝達され、ビット線ＢＬＣが電位Ｖssにリセッ
トされる。
ト線＊ＢＬに読み出され、ビット線ＢＬとビット線＊Ｂ
Ｌとの電位差がある程度増幅されたときには、スイッチ
ングトランジスタ２３Ｐがオフ、スイッチングトランジ
スタ２３がオンになる。そして、電位Ｖssがスイッチン
グトランジスタ２３及び２１を通りビット線＊ＢＬＣに
伝達され、ビット線＊ＢＬＣに対してはセンスアンプ１
７による増幅動作と同じ動作が行われる。また、電位Ｖ
ssがイコライザ用トランジスタ２４を通ってビット線Ｂ
ＬＣにも伝達され、ビット線ＢＬＣが電位Ｖssにリセッ
トされる。
【００５４】次に読み出されるメモリセルの転送ゲート
側キャパシタ電位がビット線リセット電位に等しけれ
ば、そのビット線電位は変化しない。この場合にも、読
み出しによりビット線対に微小電位差が生じるようにす
るために、ビット線リセット電位の論理値を反転した値
の電位でダミーセルの転送ゲート側キャパシタ電位がリ
セットされる。すなわち、ビット線ＢＬＣのリセット電
位の論理値をインバータ１４４で反転したものが転送ゲ
ート１４３を介してダミーセル１４のキャパシタの転送
ゲート側電極に印加され、ビット線＊ＢＬＣのリセット
電位の論理値をインバータ１５４で反転したものが転送
ゲート１５３を介してダミーセル１５のキャパシタの転
送ゲート側電極に印加される。 次に、図８を参照し
て、図７の回路の動作の概略を説明する。図８は、メモ
リセル１２から‘Ｌ’のデータを読み出す場合を示して
いる。
側キャパシタ電位がビット線リセット電位に等しけれ
ば、そのビット線電位は変化しない。この場合にも、読
み出しによりビット線対に微小電位差が生じるようにす
るために、ビット線リセット電位の論理値を反転した値
の電位でダミーセルの転送ゲート側キャパシタ電位がリ
セットされる。すなわち、ビット線ＢＬＣのリセット電
位の論理値をインバータ１４４で反転したものが転送ゲ
ート１４３を介してダミーセル１４のキャパシタの転送
ゲート側電極に印加され、ビット線＊ＢＬＣのリセット
電位の論理値をインバータ１５４で反転したものが転送
ゲート１５３を介してダミーセル１５のキャパシタの転
送ゲート側電極に印加される。 次に、図８を参照し
て、図７の回路の動作の概略を説明する。図８は、メモ
リセル１２から‘Ｌ’のデータを読み出す場合を示して
いる。
【００５５】初期状態では、制御信号ＴＸ及びＴＺの電
位はＶssであり、他の点は上記第２実施形態の場合と同
一である。ビット線ＢＬ及び＊ＢＬは電位Ｖiiにリセッ
トされているとする。この状態で、リード用アクティブ
コマンドＡＣＴＲ発行に応じて、次のような動作が行わ
れる。 すなわち、ローアドレスに対応したワード線Ｗ
Ｌ０、この最下位ビットに対応したダミーワード線ＤＷ
Ｌ１、及び、ゲート制御信号ＢＴが活性化されて、転送
ゲート１２２、１５２、１０及び１１が開かれる。ビッ
ト線ＢＬ及び＊ＢＬの電位がＶiiからそれぞれ２ΔＶ及
びΔＶだけ低下する。他の不図示のビット線対について
も同様に、ビット線対に電位差ΔＶが生ずる。
位はＶssであり、他の点は上記第２実施形態の場合と同
一である。ビット線ＢＬ及び＊ＢＬは電位Ｖiiにリセッ
トされているとする。この状態で、リード用アクティブ
コマンドＡＣＴＲ発行に応じて、次のような動作が行わ
れる。 すなわち、ローアドレスに対応したワード線Ｗ
Ｌ０、この最下位ビットに対応したダミーワード線ＤＷ
Ｌ１、及び、ゲート制御信号ＢＴが活性化されて、転送
ゲート１２２、１５２、１０及び１１が開かれる。ビッ
ト線ＢＬ及び＊ＢＬの電位がＶiiからそれぞれ２ΔＶ及
びΔＶだけ低下する。他の不図示のビット線対について
も同様に、ビット線対に電位差ΔＶが生ずる。
【００５６】次に、センスアンプ１７が活性化されてビ
ット線ＢＬとビット線＊ＢＬとの電位差ΔＶが増幅さ
れ、スイッチングトランジスタ２２、２２Ｐ、２３及び
２３Ｐの動作が適正になる程度まで増幅されると、ゲー
ト制御信号ＢＴが非活性化され、制御信号ＴＺ及びＳが
活性化される。これにより、電位Ｖssがスイッチングト
ランジスタ２２及び２０を通ってビット線ＢＬＣに伝達
され、さらにイコライザ用トランジスタ２４を通ってビ
ット線＊ＢＬＣに伝達され、ビット線＊ＢＬＣが電位Ｖ
ssにリセットされる。
ット線ＢＬとビット線＊ＢＬとの電位差ΔＶが増幅さ
れ、スイッチングトランジスタ２２、２２Ｐ、２３及び
２３Ｐの動作が適正になる程度まで増幅されると、ゲー
ト制御信号ＢＴが非活性化され、制御信号ＴＺ及びＳが
活性化される。これにより、電位Ｖssがスイッチングト
ランジスタ２２及び２０を通ってビット線ＢＬＣに伝達
され、さらにイコライザ用トランジスタ２４を通ってビ
ット線＊ＢＬＣに伝達され、ビット線＊ＢＬＣが電位Ｖ
ssにリセットされる。
【００５７】本第３実施形態によれば、このリセットを
第２実施形態よりも５ｎｓ程度早期に行うことができる
ので、リードサイクルが５ｎｓ程度短縮されることにな
る。ビット線ＢＬＣが電位Ｖssになった後に、ワード線
ＷＬ０及びダミーワード線ＤＷＬ１が非活性化されて、
転送ゲート１２２及び１５２が閉じられ、破壊読み出し
されたメモリセル１２に対する‘Ｌ’のリストアが終了
する。他の不図示のビット線対についても同様に、ビッ
ト線のリセット及びリストアが行われる。
第２実施形態よりも５ｎｓ程度早期に行うことができる
ので、リードサイクルが５ｎｓ程度短縮されることにな
る。ビット線ＢＬＣが電位Ｖssになった後に、ワード線
ＷＬ０及びダミーワード線ＤＷＬ１が非活性化されて、
転送ゲート１２２及び１５２が閉じられ、破壊読み出し
されたメモリセル１２に対する‘Ｌ’のリストアが終了
する。他の不図示のビット線対についても同様に、ビッ
ト線のリセット及びリストアが行われる。
【００５８】次に、リセット信号ＢＲＳＴのパルスによ
りダミーセルのリセット動作が行われ、ダミーセル１４
及び１５のキャパシタの転送ゲート側電極が電位Ｖiiで
リセットされる。他の不図示のビット線対についても同
様に、ダミーセルのリセットが行われる。以上がリード
用アクティブコマンドＡＣＴＲ発行に応じた動作であ
る。
りダミーセルのリセット動作が行われ、ダミーセル１４
及び１５のキャパシタの転送ゲート側電極が電位Ｖiiで
リセットされる。他の不図示のビット線対についても同
様に、ダミーセルのリセットが行われる。以上がリード
用アクティブコマンドＡＣＴＲ発行に応じた動作であ
る。
【００５９】リードコマンドＲＥＡＤ発行は、データ読
み出し用に通常のコラムゲートを用いた場合には上記ゲ
ート制御信号ＢＴの非活性化と同時に並行して行われる
が、直接センス式データ読み出し回路１８Ａを用いてい
るので、これより少し前から行うことができる。このリ
ードコマンドＲＥＡＤ発行に応じて、次のような動作が
行われる。
み出し用に通常のコラムゲートを用いた場合には上記ゲ
ート制御信号ＢＴの非活性化と同時に並行して行われる
が、直接センス式データ読み出し回路１８Ａを用いてい
るので、これより少し前から行うことができる。このリ
ードコマンドＲＥＡＤ発行に応じて、次のような動作が
行われる。
【００６０】すなわち、コラム選択線ＣＬによりコラム
アドレスに対応した直接センス式データ読み出し回路１
８Ａが動作状態になり、ビット線ＢＬＳ及び＊ＢＬＳ上
のデータがデータ線ＤＢ及び＊ＤＢＳを介し図１のＩ／
Ｏデータバッファ回路８に伝達されて、外部に出力され
る。この際、クロックに同期してパイプライン処理が行
われる。
アドレスに対応した直接センス式データ読み出し回路１
８Ａが動作状態になり、ビット線ＢＬＳ及び＊ＢＬＳ上
のデータがデータ線ＤＢ及び＊ＤＢＳを介し図１のＩ／
Ｏデータバッファ回路８に伝達されて、外部に出力され
る。この際、クロックに同期してパイプライン処理が行
われる。
【００６１】次に、プリチャージコマンドＰＲＥＣ発行
に応じて、上記第１実施形態で述べた動作が行われ、こ
の際、制御信号ＴＺ及びＳが非活性化される。ただし、
センスアンプ側ビット線のリセットは、パルス信号ＢＴ
により転送ゲート１０及び１１を所定時間開くことによ
り行われる。なお、本発明には外にも種々の変形例が含
まれる。
に応じて、上記第１実施形態で述べた動作が行われ、こ
の際、制御信号ＴＺ及びＳが非活性化される。ただし、
センスアンプ側ビット線のリセットは、パルス信号ＢＴ
により転送ゲート１０及び１１を所定時間開くことによ
り行われる。なお、本発明には外にも種々の変形例が含
まれる。
【００６２】例えば、上記実施形態ではＤＲＡＭがＳＤ
ＲＡＭである場合を説明したが、本発明は同期型画像Ｄ
ＲＡＭ（ＳＧＤＲＡＭ）のような他の同期型ＤＲＡＭや
非同期型のＤＲＡＭに対し適用しても有効である。アク
ティブ信号は、同期型ＤＲＡＭの場合にはアクティブコ
マンドであり、非同期型ＤＲＡＭの場合はローアドレス
ストローブ信号＊ＲＡＳである。リード信号は、同期型
ＤＲＡＭの場合にはリードコマンドであり、非同期型Ｄ
ＲＡＭの場合はコラムアドレスストローブ信号＊ＣＡＳ
である。同期型ＤＲＡＭのプリチャージコマンドは、プ
リチャージ信号の一種である。
ＲＡＭである場合を説明したが、本発明は同期型画像Ｄ
ＲＡＭ（ＳＧＤＲＡＭ）のような他の同期型ＤＲＡＭや
非同期型のＤＲＡＭに対し適用しても有効である。アク
ティブ信号は、同期型ＤＲＡＭの場合にはアクティブコ
マンドであり、非同期型ＤＲＡＭの場合はローアドレス
ストローブ信号＊ＲＡＳである。リード信号は、同期型
ＤＲＡＭの場合にはリードコマンドであり、非同期型Ｄ
ＲＡＭの場合はコラムアドレスストローブ信号＊ＣＡＳ
である。同期型ＤＲＡＭのプリチャージコマンドは、プ
リチャージ信号の一種である。
【００６３】図２及び図５においても図７と同様に、ビ
ット線リセット回路１６を用いずに、転送ゲート１０及
び１１を所定時間開いてセンスアンプ側ビット線をリセ
ットするようにしてもよい。また、低駆動電圧化に伴い
センスアンプ動作との関係で従来主流であったＶii／２
プリチャージ方式を採用することが困難となってきた
が、駆動電圧Ｖiiの値によってはこの方式を採用するこ
ともでき、本発明におけるビット線リセット電位は、Ｖ
ii／２であってもよい。この場合、ワード線を非活性化
した後に、ビット線対の両方を電位Ｖii／２でリセット
すればよく、また、ダミーセルを用いない構成であって
もよい。
ット線リセット回路１６を用いずに、転送ゲート１０及
び１１を所定時間開いてセンスアンプ側ビット線をリセ
ットするようにしてもよい。また、低駆動電圧化に伴い
センスアンプ動作との関係で従来主流であったＶii／２
プリチャージ方式を採用することが困難となってきた
が、駆動電圧Ｖiiの値によってはこの方式を採用するこ
ともでき、本発明におけるビット線リセット電位は、Ｖ
ii／２であってもよい。この場合、ワード線を非活性化
した後に、ビット線対の両方を電位Ｖii／２でリセット
すればよく、また、ダミーセルを用いない構成であって
もよい。
【図１】本発明の第１実施形態のシンクロナスＤＲＡＭ
概略構成を示す図である。
概略構成を示す図である。
【図２】図１中の一部の詳細回路を示す図である。
【図３】図２の回路の動作を示す概略波形図である。
【図４】図１の回路の動作を示す概略タイムチャートで
ある。
ある。
【図５】本発明の第２実施形態の、図２に対応した回路
を示す図である。
を示す図である。
【図６】図５の回路の動作を示す概略波形図である。
【図７】本発明の第３実施形態の、図２に対応した回路
を示す図である。
を示す図である。
【図８】図７の回路の動作を示す概略波形図である。
【図９】従来のシンクロナスＤＲＡＭ概略構成を示す図
である。
である。
【図１０】図９の回路の動作を示す概略波形図である。
１ａ、１ｂ ＤＲＡＭコア ３ コマンドデコーダ ６ａ〜６ｄ 制御回路 １０、１１、１２２、１５２、１４３、１５３、１８
１、１８２ 転送ゲート １２、１３ メモリセル １２１、１５１ キャパシタ １４、１５ ダミーセル １６ ビット線リセット回路 １６１、１６２、２０〜２３、２０Ｐ、２１Ｐ、２２
Ｐ、２３Ｐ スイッチングトランジスタ １６３、２４ イコライザ用トランジスタ １７ センスアンプ １８ コラムゲート １８Ａ 直接センス式データ読み出し回路
１、１８２ 転送ゲート １２、１３ メモリセル １２１、１５１ キャパシタ １４、１５ ダミーセル １６ ビット線リセット回路 １６１、１６２、２０〜２３、２０Ｐ、２１Ｐ、２２
Ｐ、２３Ｐ スイッチングトランジスタ １６３、２４ イコライザ用トランジスタ １７ センスアンプ １８ コラムゲート １８Ａ 直接センス式データ読み出し回路
Claims (10)
- 【請求項１】 第１転送ゲートの一端に第１のセル側ビ
ット線が接続され、該第１転送ゲートの他端に第１のセ
ンスアンプ側ビット線が接続され、第２転送ゲートの一
端に第２のセル側ビット線が接続され、該第２転送ゲー
トの他端に第２のセンスアンプ側ビット線が接続され、
該第１及び第２のセル側ビット線にそれぞれ、ワード線
で選択されるメモリセルが接続され、該第１のセンスア
ンプ側ビット線と該第２のセンスアンプ側ビット線との
間にセンスアンプが接続された半導体集積回路におい
て、 一端が該第１のセル側ビット線に接続され他端にビット
線リセット電位が供給される第１スイッチング回路と、 一端が該第２のセル側ビット線に接続され他端にビット
線リセット電位が供給される第２スイッチング回路と、 該メモリセルからのデータ読み出しにおいて、該第１転
送ゲート及び該第２転送ゲートが開かれているときに該
センスアンプを活性化させて該第１のセンスアンプ側ビ
ット線と該第２のセンスアンプ側ビット線との電位差を
増幅させ、次に該ワード線を非活性にし、次に該第１転
送ゲート及び該第２転送ゲートを閉じて、一方では該第
１スイッチング回路と該第２スイッチング回路との少な
くとも一方をオンにすることにより該第１及び第２のセ
ル側ビット線を該ビット線リセット電位にし、他方では
これと並行して該第１及び第２のセンスアンプ側ビット
線上の信号を出力させる制御回路と、 を有することを特徴とする半導体集積回路。 - 【請求項２】 上記第１スイッチング回路は、 上記第１転送ゲートの開／閉に応じてオフ／オンされる
第１スイッチングトランジスタと、 該第１スイッチングトランジスタに直列接続され、上記
第１又は第２のセンスアンプ側ビット線の電位によりオ
ン／オフ制御される第２スイッチングトランジスタとを
有し、 上記第２スイッチング回路は、 上記第２転送ゲートの開／閉に応じてオフ／オンされる
第３スイッチングトランジスタと、 該第３スイッチングトランジスタに直列接続され、該第
１又は第２のセンスアンプ側ビット線の電位によりオン
／オフ制御される第４スイッチングトランジスタとを有
する、 ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 上記第１のセル側ビット線と上記第２の
セル側ビット線との間に接続されたイコライザ用トラン
ジスタを有し、 上記ビット線リセット電位は、メモリセルの記憶内容
‘Ｈ’及び‘Ｌ’にそれぞれ応じた第１リセット電位及
び第２リセット電位であり、 上記第１スイッチング回路は、該第１リセット電位と該
第２リセット電位のうち上記第１のセンスアンプ側ビッ
ト線の電位に対応したリセット電位を選択し、 上記第２スイッチング回路は、該第１リセット電位と該
第２リセット電位のうち上記第２のセンスアンプ側ビッ
ト線の電位に対応したリセット電位を選択し、 上記制御回路は、該第１のセル側ビット線に接続された
メモリセルからデータを読み出す場合には、該第１スイ
ッチング回路を介して、選択された該リセット電位を該
第１のセル側ビット線に供給させ、且つ、該イコライザ
用トランジスタをオンにさせ、該第２のセル側ビット線
に接続されたメモリセルからデータを読み出す場合に
は、該第２スイッチング回路を介して、選択された該リ
セット電位を該第２のセル側ビット線に供給させ、且
つ、該イコライザ用トランジスタをオンにさせる、 ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 上記第１スイッチング回路は、 一端が上記第１のセル側ビット線に接続された第１スイ
ッチングトランジスタと、 一端が該第１スイッチングトランジスタの他端に接続さ
れ、他端に上記第１リセット電位が供給され、上記第１
又は第２のセンスアンプ側ビット線の電位によりオン／
オフ制御される第２スイッチングトランジスタと、 一端が該第１スイッチングトランジスタの他端に接続さ
れ、他端に上記第２リセット電位が供給され、上記第１
又は第２のセンスアンプ側ビット線の電位によりオフ／
オン制御される第３スイッチングトランジスタとを有
し、 上記第２スイッチング回路は、 一端が上記第２のセル側ビット線に接続された第４スイ
ッチングトランジスタと、 一端が該第４スイッチングトランジスタの他端に接続さ
れ、他端に上記第１リセット電位が供給され、上記第１
又は第２のセンスアンプ側ビット線の電位によりオン／
オフ制御される第５スイッチングトランジスタと、 一端が該第４スイッチングトランジスタの他端に接続さ
れ、他端に上記第２リセット電位が供給され、上記第１
又は第２のセンスアンプ側ビット線の電位によりオフ／
オン制御される第６スイッチングトランジスタとを有す
る、 ことを特徴とする請求項３記載の半導体集積回路。 - 【請求項５】 上記制御回路は、リードのアクティブ信
号に応答して、上記第１転送ゲート及び第２転送ゲート
が開かれているときに上記センスアンプを活性化させて
上記第１のセンスアンプ側ビット線と上記第２のセンス
アンプ側ビット線との電位差を増幅させ、次に上記ワー
ド線を非活性にし、次に該第１転送ゲート及び該第２転
送ゲートを閉じることを特徴とする請求項１乃至４のい
ずれか１つに記載の半導体集積回路。 - 【請求項６】 上記制御回路は、リード信号に応答し
て、一方では上記第１スイッチング回路と上記第２スイ
ッチング回路との少なくとも一方をオンにすることによ
り上記第１及び第２のセル側ビット線を上記ビット線リ
セット電位にし、他方ではこれと並行して上記第１及び
第２のセンスアンプ側ビット線上の信号を出力させるこ
とを特徴とする請求項５記載の半導体集積回路。 - 【請求項７】 上記第１センスアンプ側ビット線に接続
された第７スイッチングトランジスタを介してリセット
電位が供給され、上記第２センスアンプ側ビット線に接
続された第８スイッチングトランジスタを介して該リセ
ット電位が供給されるビット線リセット回路を有し、 上記制御回路は、上記信号出力後に、該ビット線リセッ
ト回路の該第７スイッチングトランジスタ及び該第８ス
イッチングトランジスタを所定時間オンにさせることに
より、該第１及び第２のセンスアンプ側ビット線の電位
をリセットする、 ことを特徴とする請求項１乃至６のいずれか１つに記載
の半導体集積回路。 - 【請求項８】 上記制御回路は、上記信号出力後に、上
記第１転送ゲート及び上記第２転送ゲートを所定時間オ
ンにさせことにより、上記第１及び第２のセンスアンプ
側ビット線の電位をリセットすることを特徴とする請求
項１乃至６のいずれか１つに記載の半導体集積回路。 - 【請求項９】 上記制御回路は、プリチャージ信号に応
答して、上記第１及び第２のセンスアンプ側ビット線の
電位をリセットすることを特徴とする請求項７又は８記
載の半導体集積回路。 - 【請求項１０】 上記制御回路は、次のアクティブ信号
に応答して、上記第１及び第２のセンスアンプ側ビット
線の電位をリセットすることを特徴とする請求項７又は
８記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122374A JPH10312684A (ja) | 1997-05-13 | 1997-05-13 | 半導体集積回路 |
| US09/073,928 US6026034A (en) | 1997-05-13 | 1998-05-07 | Bit line reset circuit of memory |
| KR1019980016702A KR100282694B1 (ko) | 1997-05-13 | 1998-05-11 | 메모리의 비트 라인 리셋 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122374A JPH10312684A (ja) | 1997-05-13 | 1997-05-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312684A true JPH10312684A (ja) | 1998-11-24 |
Family
ID=14834271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9122374A Withdrawn JPH10312684A (ja) | 1997-05-13 | 1997-05-13 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6026034A (ja) |
| JP (1) | JPH10312684A (ja) |
| KR (1) | KR100282694B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002133853A (ja) * | 2000-10-26 | 2002-05-10 | Asahi Kasei Microsystems Kk | 半導体記憶装置 |
| US7142468B2 (en) | 2002-04-09 | 2006-11-28 | Fujitsu Limited | Control method of semiconductor memory device and semiconductor memory device |
| US7539070B2 (en) | 2005-10-06 | 2009-05-26 | Hynix Semiconductor Inc. | Semiconductor memory apparatus and method of resetting input/output lines of the same |
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| JP2001101863A (ja) * | 1999-09-27 | 2001-04-13 | Fujitsu Ltd | 半導体集積回路およびその制御方法 |
| US6603817B1 (en) * | 2000-03-21 | 2003-08-05 | Mitsubisihi Denki Kabushiki Kaisha | Buffer circuit capable of correctly transferring small amplitude signal in synchronization with high speed clock signal |
| JP4138228B2 (ja) * | 2000-11-20 | 2008-08-27 | 株式会社東芝 | 半導体メモリ |
| US6438051B1 (en) | 2001-05-31 | 2002-08-20 | International Business Machines Corporation | Stabilized direct sensing memory architecture |
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| JP2010027167A (ja) * | 2008-07-23 | 2010-02-04 | Toshiba Corp | 半導体記憶装置 |
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| US9727493B2 (en) | 2013-08-14 | 2017-08-08 | Micron Technology, Inc. | Apparatuses and methods for providing data to a configurable storage area |
| US10365835B2 (en) | 2014-05-28 | 2019-07-30 | Micron Technology, Inc. | Apparatuses and methods for performing write count threshold wear leveling operations |
| JP6538426B2 (ja) | 2014-05-30 | 2019-07-03 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
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| JP3202498B2 (ja) * | 1994-03-15 | 2001-08-27 | 株式会社東芝 | 半導体記憶装置 |
| JP3415956B2 (ja) * | 1995-02-10 | 2003-06-09 | 株式会社日立製作所 | 半導体装置 |
-
1997
- 1997-05-13 JP JP9122374A patent/JPH10312684A/ja not_active Withdrawn
-
1998
- 1998-05-07 US US09/073,928 patent/US6026034A/en not_active Expired - Fee Related
- 1998-05-11 KR KR1019980016702A patent/KR100282694B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100282694B1 (ko) | 2001-03-02 |
| KR19980086914A (ko) | 1998-12-05 |
| US6026034A (en) | 2000-02-15 |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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