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KR101038992B1 - 비휘발성 반도체 메모리 회로 - Google Patents

비휘발성 반도체 메모리 회로 Download PDF

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KR101038992B1
KR101038992B1 KR1020090032315A KR20090032315A KR101038992B1 KR 101038992 B1 KR101038992 B1 KR 101038992B1 KR 1020090032315 A KR1020090032315 A KR 1020090032315A KR 20090032315 A KR20090032315 A KR 20090032315A KR 101038992 B1 KR101038992 B1 KR 101038992B1
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Abstract

비휘발성 반도체 메모리 회로를 개시한다. 개시된 본 발명의 비휘발성 반도체 메모리 회로는, 메모리 셀 어레이 및 외부로부터 제공된 입력 데이터 및 해당 메모리 셀 어레이에 라이트되고 있는 셀 데이터를 비교하여 라이트 동작을 제어할 때, 상기 입력 데이터의 레벨에 따라 분배되는 전압을 다르게 조정함으로써 상기 셀 데이터의 전압을 가변시키는 라이트 제어부를 포함한다.
상변화, 검증, 저항

Description

비휘발성 반도체 메모리 회로{Non-volatile Semiconductor Memory Circuit}
본 발명은 비휘발성 반도체 메모리 회로에 관한 것으로서, 보다 구체적으로는 리드 마진을 개선한 비휘발성 반도체 메모리 회로에 관한 것이다.
최근 비휘발성 메모리(Non-volatile memory)로서 상변화 메모리(이하PRAM이라 함; Phase Change Random Access Memory)가 주목되고 있다. 즉, PRAM이 비휘발성이면서도 랜덤하게 데이터 억세스가 가능하다는 특징으로 인하여 다양한 반도체 시스템 및 반도체 메모리 장치에 적용하기 위해 연구 개발되고 있는 추세이다.
PRAM의 단위 셀은 워드라인에 연결된 하나의 셀 트랜지스터와 비트라인에 연결된 하나의 가변 저항체(GST)로 구성된다. 가변 저항체(GST)는 가역적 상변화 물질(phase change material)로서, 칼코게나이트(Ge2Sb2Te5) 합금이라는 특수한 얇은 박막 물질이다. 가변 저항체(GST)는 비정질(amorphous) 상태에서는 저항이 높아지고 결정(crystal) 상태에서는 저항이 낮은 전기적 특성을 갖는다. 그리하여, PRAM은 이러한 가변 저항체(GST)의 저항 차이를 이용하여 두 물리적 상태들 중의 하나로 세팅함으로써 메모리 셀 내에 데이터를 저장할 수 있다.
도 1은 PRAM 데이터의 전압에 따른 분포도를 나타낸다.
도 1을 참조하면, 싱글 레벨 셀(single level cell)의 경우, 리드시 센싱 전압, 예컨대 하나의 기준 전압(VREF)을 기준으로 두 가지 상태의 데이터로 구분할 수 있다. 즉, 기준 전압(VREF)에서 데이터를 리드할 수 있으면 이는 리셋 상태, 즉 ‘1’ 의 데이터라고 할 수 있다. 그러나, 기준 전압(VREF)에서 데이터를 리드할 수 없으면 이는 셋 상태, 즉 ‘0’ 의 데이터라고 할 수 있다. 이를 저항의 상태로 설명하면, 가변 저항체(GST)의 저항이 높은 저항 상태이면 ‘1’의 데이터를, 낮은 저항 상태이면 ‘0’의 데이터라고 한다.
이러한 PRAM의 가변 저항체(GST)의 가역적인 상변화는 외부에서 인가한 전기적 펄스(electrical pulse)를 통한 주울 가열(Jule heating)에 의해서 이루어진다. PRAM에서의 가변 저항체(GST)의 상(phase)을 제어하는 과정을 전술한 셋/리셋(set/reset)이라 하며 전기적 펄스를 이용하여 제어한다.
이와 같이, 가변 저항체(GST)의 펄스 전류에 의해 가해지는 열에 의해 데이터의 상태를 제어할 때, 열 변화가 발생되면 가변 저항체(GST)의 저항률의 변화를 초래한다. 그 결과, 각 메모리 셀의 저항 분포가 넓은 범위로 산포되므로, 결정 상태와 비결정 상태사이의 리드 마진(read margin)을 감소시킨다. 이로써, PRAM 셀의 신뢰성이 저하될 수 있다.
본 발명의 기술적 과제는 리드 마진이 개선된 비휘발성 반도체 메모리 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 일 실시예에 따른 본 발명의 비휘발성 반도체 메모리 회로는, 메모리 셀 어레이 및 외부로부터 제공된 입력 데이터 및 해당 메모리 셀 어레이에 라이트되고 있는 셀 데이터를 비교하여 라이트 동작을 제어할 때, 상기 입력 데이터의 레벨에 따라 분배되는 전압을 다르게 조정함으로써 상기 셀 데이터의 전압을 가변시키는 라이트 제어부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 다른 실시예에 따른 본 발명의 비휘발성 반도체 메모리 회로는, 상변화 메모리(Phase Change Random Access Memory) 셀을 포함하는 메모리 셀 어레이, 외부로부터 제공된 입력 데이터에 따라, 해당 메모리 셀 어레이에 연결된 입출력 라인의 전압으로부터 소정 전압을 조정하여 셀 데이터로서 제공하는 검증 센스앰프 제어부 및 라이트 모드시, 상기 해당 메모리 셀에 전류가 인가될 때 변화되는 상기 셀 데이터의 레벨을 센싱하는 검증 센스앰프를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 또 다른 실시예에 따른 본 발명의 비휘발성 반도체 메모리 회로는, 메모리 셀 어레이 및 타겟 레벨이 되는 외부 입력 데이터의 레벨에 따라, 해당 메모리 셀 어레이에 라이트된 셀 데이터의 센싱 최저 전압과 센싱 최고 전압을 가변시키면서 상기 입력 데이터와 상기 셀 데이터를 비교 및 검증하는 라이트 제어부를 포함한다.
본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 회로는 데이터의 셋 상태 및 리셋 상태에 따라 전류의 양이 다르게 제어되어 셋 상태와 리셋 상태 사이의 구간이 확장되어 리드 마진이 개선될 수 있다. 이로써, 비휘발성 반도체 메모리 회로의 신뢰성이 향상될 수 있다.
이하에서는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 회로에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 회로의 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(100), 라이트 제어부(200) 및 리드 제어부(300)를 포함한다.
메모리 셀 어레이(100)는 복수의 PRAM 셀을 포함한다. 또한, 각각의 PRAM 셀은 워드라인(미도시)에 연결된 스위칭 소자(예컨대, 다이오드)와 비트라인(미도시)에 연결된 하나의 가변 저항체(GST)로 구성된다.
한편, 이러한 PRAM 셀을 리셋 또는 셋 상태로 변화시키는 라이트 동작의 경우, 상당히 긴 시간동안(예컨대 100ns) 라이트 전류를 인가해야 하는데, 동시에 여러 비트의 셀에 인가할 경우, 그 전류의 양은 상당히 크다. 그리하여, 최근에는 라 이트시 전류 소모를 개선하기 위해 새로운 라이트 동작을 시도하고 있다. 예컨대, 라이트 수행시, 소정 양의 라이트 전류(라이트 전압 펄스에 따른)를 메모리 셀에 제공하고, 데이터가 라이트되었는지 여부를 검증한 결과에 따라 라이트 전류의 양을 소정 줄이거나 늘이는 방식을 사용한다. 즉, 라이트 수행시, 해당 셀의 데이터를 리드하여 라이트하고자 하는 데이터와 동일한지 여부를 검증한 후 라이트 전류를 제공하는 것을 반복적으로 수행하는 것이다. 이와 같이, 라이트 동작 수행을 위해 리드(read)하는 동작을 ‘검증용 리드(verify read)’라고 지칭하기로 하며, 본 발명에서는 라이트 모드시,‘검증용 리드’동작을 수행하는 비휘발성 반도체 메모리 회로를 예시하기로 한다.
본 발명의 일 실시예에 따른 라이트 제어부(200)는 라이트하고자 하는 데이터, 즉 입력 데이터(DIN)에 따라 라이트 전류의 양을 가변시켜 PRAM 셀에 제공함으로써, PRAM 셀의 저항 분포를 제어할 수 있다.
우선, 데이터 입력 버퍼(210)는 외부 패드(DQ)로부터 제공된 데이터를 버퍼링하여 입력 데이터(DIN)를 제공한다.
비교부(220)는 입력 데이터(DIN) 및 래치부(260)의 출력 신호, 즉 센스앰프 출력 신호(SAOUT)를 비교하여 라이트 구동 신호(WDEN)를 제공한다. 여기서 래치부(260)는 검증 센스앰프(250)의 출력 신호인 센싱 데이터(SOB)를 래치한다. 보다 구체적으로 설명하면, 비교부(220)는 메모리 셀 어레이(100)에 라이트될 입력 데이터(DIN)와 검증 센스앰프(250)로부터 리드된 센싱 데이터(SOB)를 비교하여, 라이트 드라이버(230)의 구동 여부를 결정한다. 즉, 비교부(220)는 입력 데이터(DIN)와 센 싱 데이터(SOB)의 레벨이 일치하면 비활성화된 라이트 구동 신호(WDEN)를 제공하고, 입력 데이터(DIN)와 센싱 데이터(SOB)의 레벨이 일치하지 않으면 활성화된 라이트 구동 신호(WDEN)를 제공한다.
라이트 드라이버(230)는 입력 데이터(DIN)를 메모리 셀 어레이(100)에 라이트하도록 입출력 라인(SIO)에 로딩한다. 라이트 드라이버(230)는 활성화된 라이트 구동 신호(WDEN)에 응답하여 구동된다. 라이트 드라이버(230)가 비활성화된 라이트 구동 신호(WDEN)를 수신하는 경우에는 구동되지 않으며, 이 경우 검증 센스앰프 제어부(240) 및 검증 센스앰프(250)도 비활성화된다. 라이트 드라이버(230)가 메모리 셀 어레이(100)에 전류를 인가시키는 방법으로, 소정 전압을 일정하게 인가하는 형태일 수도 있고, 소정 전압에서부터 순차적으로 증가 또는 감소하는 형태일 수도 있으나, 이러한 예시에 제한되는 것은 아니다. 설명의 편의상, 라이트 드라이버(230)는 통상의 증가형 스텝 펄스 프로그램 방식(Incremental Step Pulse Programming: 이하 ISPP)으로 전압을 인가하는 것으로 예시한다. 예컨대, 라이트 드라이버(230)의 전압 펄스 스텝은 0.1V 일 수 있다.
특히, 본 발명의 일 실시예에 따른 검증 센스앰프 제어부(240)는 라이트 드라이버(230)가 활성화되는 동안, 입력 데이터(DIN)에 따라 메모리 셀 어레이(100)에 제공되는 라이트 전류의 양을 가변시킴으로써, 셀 데이터(SAI)의 레벨을 변화시킨다. 이러한 검증 센스앰프 제어부(240)는 입출력 라인(SIO)의 데이터, 검증용 리드 신호(VFRDEN) 및 입력 데이터(DIN)를 수신하여 셀 데이터(SAI)를 제공한다. 검증 센스앰프 제어부(240)에 대한 자세한 설명은 후술하기로 한다.
검증 센스앰프(250)는 리드시 기준 전압인 센싱 기준 전압(VREF)을 이용하여 셀 데이터(SAI)의 전압을 증폭하여 센싱 데이터(SOB)로서 제공한다.
보다 구체적으로, 검증 센스앰프(250)는 해당 메모리 셀에 라이트 전류가 인가될 때, 해당 메모리 셀에 제공되는 관통 전류에 따라 변화되는 전압의 레벨(즉, 셀 데이터(SAI))을 감지함으로써 센싱 데이터(SOB)를 제공할 수 있다.
일단 센싱 기준 전압(VREF)과 셀 데이터(SAI)의 관계를 간단히 설명하면, 센싱 기준 전압(VREF)은 리셋 데이터일 때의 셀 데이터(SAI) 보다 낮도록 설정되고, 셋 데이터일 때의 셀 데이터(SAI)보다는 높도록 설정된다. 그리하여, 검증 센스앰프(250)는 리셋 데이터일 때의 셀 데이터(SAI)를 증폭하여 높은 전압 레벨의 센싱 데이터(SOB)를 출력하고, 셋 데이터일 때의 셀 데이터(SAI)를 증폭하여 낮은 전압의 센싱 데이터(SOB)를 출력한다.
이러한 검증 센스앰프(250)는 종래와 달리 검증 센스앰프 제어부(240)의 출력에 응답하므로, 실제 메모리 셀 어레이(100)에 라이트되고 있는 데이터(예컨대, SIO 전압 레벨)보다 변화된 전압(여기서는 SAI)을 증폭하여 센싱 데이터(SOB)로서 제공할 수 있다. 즉, 여기서 ‘변화’된 전압에서의 ‘변화’란, 실제 메모리 셀 어레이(100)에 라이트된 데이터를 평가하는데 있어 심한 조건(worse case)으로의 변화를 의미한다. 이와 같이, 본 발명의 일 실시예에 따른 검증 센스앰프(250)는 타이트한 조건의 셀 데이터(SAI)를 이용하므로 보다 확실한 레벨의 센싱 데이터(SOB)를 제공할 수 있다.
한편, 리드 제어부(300)는 통상의 리드 회로부로서, 데이터 센스앰프(310) 및 데이터 출력 버퍼(320)를 포함한다.
데이터 센스앰프(310)는 리드 명령에 따라, 메모리 셀 어레이(100)로부터 리드되어 입출력 라인(SIO)에 로딩된 신호를 센싱하여 출력 데이터(DOUT)를 제공한다.
데이터 출력 버퍼(320)는 출력 데이터(DOUT)를 버퍼링해 외부 입출력 패드(DQ)에 제공한다. 설명의 편의상, 라이트 제어부(200)와 리드 제어부(300)의 입출력 라인(SIO)을 별도의 라인으로 표시하였으나, 하나의 공통 입출력 라인일 수도 있음은 물론이다.
이와 같이, 통상의 비휘발성 반도체 메모리 회로와 달리, 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 회로는 입력 데이터(DIN)에 따라 검증 센스앰프(250)의 센싱 조건을 보다 타이트하게 관리함으로써, 센싱 데이터(SOB)의 셋 상태와 리셋 상태의 저항 분포 차이를 소정 구간이상 확보할 수 있다. 그리하여, 셀의 결정 상태와 비결정 상태사이, 또는 셋 상태와 리셋 상태 사이의 리드 마진을 향상시킬 수 있다.
도 3은 도 2에 따른 검증 센스앰프 제어부(240)의 상세한 회로도이다.
도 3을 참조하면, 검증 센스앰프 제어부(240)는 전압 디바이더(242) 및 셀 데이터 디텍터(244)를 포함한다.
전압 디바이더(242)는 입력 데이터(DIN)의 레벨에 따라 서로 다른 전압값의 글로벌 센싱 전압(VSAILD)을 제공한다. 즉, 전압 디바이더(242)는 라이트하고자 하는 소스 데이터, 즉 입력 데이터(DIN)의 레벨을 반영한 새로운 전압 레벨로 환산하 여 제공하도록 한다. 이를테면, 전압 디바이더(242)는 입력 데이터(DIN)의 레벨이 셋 상태의 데이터이면 초기에 프리차지된 레벨보다 낮은 글로벌 센싱 전압(VSAILD)을, 입력 데이터(DIN)의 레벨이 리셋 상태의 데이터이면 초기에 프리차지된 레벨보다 높은 글로벌 센싱 전압(VSAILD)을 제공한다.
이러한 전압 디바이더(242)는 스위칭 소자로서의 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2), 제 1 PMOS 트랜지스터(PM1) 및 임피던스 소자로서의 다수의 저항(R1-R4)을 포함한다. 이러한 임피던소 소자를 포함하는 전압 디바이더(242)는 열적(temperature) 변화 및 스큐 변동(skew variation)에 둔감하여, 보다 안정적인 전압을 제공할 수 있다. 또한, 이러한 전압 디바이더(242)는 각 입출력 패드(DQ)마다 하나씩 매칭되도록 구비한다. 따라서, 동일한 입출력 패드(DQ)에 여러 개의 센스 앰프가 필요할 경우에도 공통(common)으로 하나의 전압 디바이더(242)만 이용하면 되므로, 공정의 변동에 따른 변화를 감소시킬 수 있으며, 추가의 면적이 필요없으므로 면적의 효율도 제고할 수 있다.
우선, 전압 디바이더(242)의 출력 노드인 노드 b를 기준으로 양단에 시리즈로 연결된 제 1 및 제 2 저항(R1, R2)과 시리즈로 연결된 제 3 및 제 4 저항(R3, R4)이 배치된다. 제 1 및 제 2 저항(R1, R2)은 노드 a를 기준으로 양단에 배치되고, 제 3 및 제 4 저항(R3, R4)은 노드 c를 기준으로 양단으로 배치된다. 제 1 저항(R1)은 센스앰프 공급전원(VPPSA)과 제 2 저항(R2) 사이에 구비된다.
제 1 NMOS 트랜지스터(NM1)는 입력 데이터(DIN)를 수신하는 게이트, 노드 a에 연결된 소스 및 노드 b에 연결된 드레인을 포함한다.
제 1 PMOS 트랜지스터(PM1)는 입력 데이터(DIN)를 수신하는 게이트, 노드 c와 연결된 드레인 및 노드 d에 연결된 소스를 포함한다.
따라서, 노드 a로부터 노드 b의 전류 경로는 제 1 NMOS 트랜지스터(NM1)의 턴온 여부에 따라, 임피던스 소자인 제 2 저항(R2)을 경유하는 경로 또는 스위칭 소자인 제 1 NMOS 트랜지스터(NM1)을 경유하는 경로가 선택적으로 제공된다. 마찬가지로, 노드 c 및 노드 d의 전류 경로는 제 1 PMOS 트랜지스터(PM1)의 턴온 여부에 따라 임피던스 소자인 제 4 저항(R4)을 경유하는 경로 또는 스위칭 소자인 제 1 PMOS 트랜지스터(PM1)을 경유하는 경로가 선택적으로 제공된다.
한편, 제 2 NMOS 트랜지스터(NM2)는 검증용 리드 신호(VFRDEN)를 수신하는 게이트, 노드 d와 연결된 드레인 및 접지 전압(VSS)과 연결된 소스를 포함한다. 검증용 리드 신호(VFRDEN)는 컬럼 메인 신호(미도시)에 응답하여 라이트 동작시 활성화되는 신호로 예시하기로 하며, 여기서의 검증용 리드 신호(VFRDEN)는 라이트 동작동안 활성화되는 인에이블 신호이면 본 발명의 목적 범위를 만족한다.
셀 데이터 디텍터(244)는 글로벌 센싱 전압(VSAILD)에 응답하여 입출력 라인(SIO)으로 흐르는 전류의 양을 전압으로 변환하여 셀 데이터(SAI)로서 제공한다. 특히 본 발명의 일 실시예에 따른 셀 데이터 디텍터(244)는 글로벌 센싱 전압(VSAILD)의 레벨에 따라 전류의 양을 변화시키고, 이에 따라 전압이 달라지는 셀 데이터(SAI)를 제공할 수 있다.
셀 데이터 디텍터(244)는 제 2 PMOS 트랜지스터(PM2) 및 제 3 NMOS 트랜지스터(NM3)를 포함한다.
제 2 PMOS 트랜지스터(PM2)는 글로벌 센싱 전압(VSAILD)을 수신하는 게이트, 센스앰프 공급전원(VPPSA)을 인가받는 소스 및 노드 e와 연결된 드레인을 포함한다.
제 3 NMOS 트랜지스터(NM3)는 클램프 전압(CLMBL)을 수신하는 게이트, 노드 e와 연결된 드레인 및 입출력 라인(SIO)과 연결된 소스를 포함한다.
여기서, 제 3 NMOS 트랜지스터(NM3)는 입출력 라인(SIO)과 다른 회로부(미도시)와의 전기적 연결을 제어하는 트랜지스터이다. 그리하여, 제 3 NMOS 트랜지스터(NM3)는 리드시 활성화된 클램프 전압(CLMBL)을 수신하여 턴온된다.
이러한 검증 센스앰프 제어부(240)의 동작을 설명하기로 한다.
우선, 검증용 리드 신호(VFRDEN)가 활성화되고, 입력 데이터(DIN)의 레벨이 셋 상태의 데이터, 즉 로우 레벨인 경우를 예시하기로 한다.
그리하여, 로우 레벨의 입력 데이터(DIN)를 수신하는 제 1 PMOS 트랜지스터(PM1)가 턴온된다. 이 때, 전압 디바이더(242)의 전류 경로는 제 1 내지 제 3 저항(R1-R3) 및 스위칭 소자인 제 1 PMOS 트랜지스터(PM1)를 경유하는 경로이다. 일반적으로 스위칭 소자의 저항은 무시할 수 있는 정도의 극히 작은 저항이므로, 이 경우의 글로벌 센싱 전압(VSAILD)은 제 1 내지 제 3 저항(R1-R3)에 의해 분배되어 다음의 수학식 1에 의해 산출될 수 있다.
글로벌 센싱 전압(VSAILD)= (R3/R1+R2+R3)*VPPSA
초기 리드 동작시 글로벌 센싱 전압(VSAILD)은 1.8V라고 할 때, 로우 레벨의 입력 데이터(DIN)인 경우의 글로벌 센싱 전압(VSAILD)은 이보다 더 낮은 전압레벨을 갖도록 저항값이 설정된다. 그리하여, 기 설정된 값보다 낮은 레벨의 글로벌 센싱 전압(VSAILD)을 수신한 제 2 PMOS 트랜지스터(PM2)는 더 많은 라이트 전류를 입출력 라인(SIO)을 통해 공급하게 된다. 따라서, 셀 데이터(SAI)의 레벨은 기 설정된 값보다 높아진다.
셋 상태의 입력 데이터(DIN)인 경우 저저항 상태이므로, 라이트하려는 노드의 전압(SAI)도 같이 낮아지려는 경향이 있다. 다시 말하면, 종래에는 셋 상태의 입력 데이터(DIN)의 경우 실제 라이트되어야 하는 데이터 범위보다 낮은 레벨에서 라이트되는 경우가 발생할 수 있다.
그러나, 본 발명의 일 실시예에서는, 셋 상태의 입력 데이터(DIN)의 경우에 오히려 메모리 셀 어레이(도 2의 100 참조)에 입력되는 전류의 양을 증가시켜 셀 데이터(SAI)의 레벨을 높여준다.
V=IR (V는 SAI 레벨, I는 라이트 전류, R은 저항)
수학식 2에서 알 수 있듯이, 초기에 설정된 전류의 양보다 라이트 전류의 양이 증가되면 셀 데이터(SAI)의 레벨은 증가된다. 따라서, 셋 데이터가 라이트 되는 일반적인 조건보다 셀 데이터(SAI)의 레벨을 높게 변조시킴으로써 셋 데이터의 라이트 조건을 심화시킬 수 있다.
이와 반대로, 검증용 리드 신호(VFRDEN)가 활성화되고, 입력 데이터(DIN)의 레벨이 리셋 상태의 데이터, 즉 하이 레벨인 경우를 예시하기로 한다.
그리하여, 하이 레벨의 입력 데이터(DIN)를 수신하는 제 1 NMOS 트랜지스터(NM1)가 턴온된다. 이 때, 전압 디바이더(242)의 전류 경로는 제 1 저항(R1), 스위칭 소자인 제 1 NMOS 트랜지스터(NM1) 및 제 3 내지 제 4저항(R3-R4)을 경유하는 경로이다. 이 경우의 글로벌 센싱 전압(VSAILD)은 제 1 및 제 3 내지 제 4저항(R1, R3-R4)에 의해 분배되어 다음의 수학식 3에 의해 산출될 수 있다.
글로벌 센싱 전압(VSAILD)= (R3+R4/R1+R3+R4)*VPPSA
역시 초기 리드 동작시 글로벌 센싱 전압(VSAILD)은 1.8V라고 가정할 때, 하이 레벨의 입력 데이터(DIN)인 경우의 글로벌 센싱 전압(VSAILD)은 기 설정된 값보다 더 높은 전압레벨을 갖게 된다.
그리하여, 초기보다 높은 레벨의 글로벌 센싱 전압(VSAILD)을 수신한 제 2 PMOS 트랜지스터(PM2)는 더 적은 양의 라이트 전류를 입출력 라인(SIO)을 통해 공급하게 된다. 따라서, 셀 데이터(SAI)의 레벨은 초기보다 낮은 값을 갖는다.
리셋 상태의 입력 데이터(DIN)인 경우 고저항 상태이므로, 라이트하려는 노드의 전압(SAI)도 같이 높아지려는 경향이 있다. 다시 말하면, 종래에는 리셋 상태의 입력 데이터(DIN)의 경우 실제 라이트되는 데이터의 최소 범위보다 높은 레벨에 서 라이트되는 경우가 발생하였다.
그러나, 본 발명의 일 실시예에서는, 리셋 상태의 입력 데이터(DIN)의 경우에 오히려 메모리 셀 어레이(도 2의 100 참조)에 입력되는 전류의 양을 감소시켜, 셀 데이터(SAI)의 레벨을 낮춘다. 그리하여, 리셋 데이터가 라이트 되는 조건보다 셀 데이터(SAI)의 레벨을 낮춤으로써 리셋 데이터의 라이트 조건을 어렵게 할 수 있다.
이후, 검증 센스앰프(도 2의 250 참조)는 보다 심화된 레벨의 셀 데이터(SAI)를 센싱하여 센싱 데이터(SOB)로서 제공한다. 검증 센스앰프(도 2의 250 참조)가 라이트하기에 더욱 좋지 않은 레벨을 수신하여 센싱한다는 것은, 바꾸어 말하면, 구분하기 어려운 모호한 레벨의 센싱 데이터(SOB)를 제공하는 것을 방지함을 의미한다.
종래에는 심한 경우에는 검증 센스앰프(도 2의 250 참조)의 센싱 기준 전압(VREF)의 아주 근사한 범위에서 셋 데이터와 리셋 데이터가 혼재되어 오버랩 구간이 발생하기도 하였다. 이는 일정한 센싱 기준 전압(VREF)으로 데이터 리드시, 데이터의 셋/리셋 상태 구분을 모호하게 만들어 데이터의 신뢰성은 저하되었다.
하지만, 본 발명의 일 실시예에서는 검증 센스앰프(도 2의 250 참조)의 센싱 기준 전압(VREF)이 일정하나, 센싱하려는 셀 데이터(SAI)의 레벨은 라이트되기 혹독한(severe) 레벨로 제공된다.
환언하면, 검증 센스앰프 제어부(240)는 입력 데이터(DIN)의 레벨에 따라 검증 센스앰프(도 2의 250 참조)의 입력인 셀 데이터(SAI)의 센싱 최저 전압(VIL; Input Low Voltage)과 센싱 최고 전압(VIH; Input High Voltage)을 변경시키는 것이다. 이에 따라, 검증 센스앰프(도 2의 250 참조)는 입력 데이터(DIN)의 레벨에 따라 변경된 셀 데이터(SAI)의 센싱 최저 전압(VIL)과 센싱 최고 전압(VIH)을 수신하게 된다. 그리하여, 검증 센스앰프(도 2의 250 참조)는 센싱 기준 전압(VREF)으로부터 종래보다 소정의 전압 차이를 갖는 셀 데이터(SAI)를 센싱하므로, 그 출력인 센싱 데이터(SOB)의 레벨이 보다 확실히 구분될 수 있다.
도 4는 도 2 내지 도 3에 따른 데이터의 저항 분포도이다.
도 4를 참조하면, X축은 저항을 나타내고 Y축은 셀의 수를 나타낸다.
점선으로 표시된 a는 종래의 셋 데이터 상태와 리셋 데이터 상태를 나타낸다. a에서 알 수 있듯이, 셋 상태의 저항은 저저항 상태로서 종 모양(bell shaped)의 정규 분포도를 갖고, 리셋 상태의 저항은 고저항 상태로서 종 모양의 정규 분포도를 갖는다. 종래 기술의 셋 데이터 상태와 리셋 데이터 상태의 리드 마진(ΔM1)을 보면, 그 구간이 좁으므로 셋 데이터와 리셋 데이터의 구분이 어려움을 알 수 있다.
한편, 본 발명의 일 실시예에 따른 경우, 즉, 셋 데이터 및 리셋 데이터에 따라 라이트되는 조건을 보다 강화하여 반복적으로 검증 후 라이트한 경우, b의 실선으로 표시된 셋 데이터 상태와 리셋 데이터 상태는 종래의 경우보다 그 위치가 이동된 것을 알 수 있다.
다시 말하면, 셋 데이터일 경우, 보다 어렵게 라이트될 수 있는 조건으로 셀 데이터(SAI) 전압을 높이고, 리셋 데이터일 경우, 보다 어렵게 라이트될 수 있는 조건으로 셀 데이터(SAI) 전압을 낮춘다. 따라서, b의 경우처럼 셋 데이터일 경우 최대 저항값은 종래보다 낮게 하향 조정되고, 리셋 데이터의 최소 저항값은 종래보다 상향 조정될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 셋 데이터 및 리셋 데이터와의 리드 마진(ΔM2)이 종래보다 더 확장됨을 알 수 있다. 이로써, 본 발명의 일 실시예에 따르면 데이터 구분이 모호해지는 구간을 전적으로 방지하도록 제어함으로써 신뢰성을 향상시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 상변화 메모리 셀의 전압 분포도,
도 2는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 회로의 블록도,
도 3은 도 2에 따른 검증 센스앰프 제어부의 회로도, 및
도 4 는 도 2내지 도 3에 따른 상변화 메모리 셀의 저항 분포도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 메모리 셀 어레이 200: 라이트 제어부
240: 검증 센스앰프 제어부 250: 검증 센스앰프
300: 리드 제어부

Claims (26)

  1. 메모리 셀 어레이; 및
    외부로부터 제공된 입력 데이터 및 해당 메모리 셀 어레이에 라이트되고 있는 셀 데이터를 비교하여 라이트 동작을 제어할 때, 상기 입력 데이터의 레벨에 따라 분배되는 전압을 다르게 조정함으로써 상기 셀 데이터의 전압을 가변시키는 라이트 제어부를 포함하는 비휘발성 반도체 메모리 회로.
  2. 제 1항에 있어서,
    상기 라이트 제어부는,
    상기 입력 데이터의 레벨에 따라 상기 해당 메모리 셀 어레이에 제공되는 라이트 전류의 양을 제어하여 상기 셀 데이터를 제공하는 검증 센스앰프 제어부; 및
    상기 셀 데이터 및 센싱 기준 전압을 수신하여 센싱 데이터를 제공하는 검증 센스앰프를 포함하는 비휘발성 반도체 메모리 회로.
  3. 제 2항에 있어서,
    상기 검증 센스앰프 제어부는,
    상기 입력 데이터의 레벨에 따라 분배되는 전압의 크기가 제어됨으로써, 서로 다른 전압을 갖는 글로벌 센싱 전압을 제공하는 전압 디바이더; 및
    상기 글로벌 센싱 전압에 응답하여 상기 해당 메모리 셀 어레이에 제공되는 전류의 양을 감지하여 상기 셀 데이터로서 제공하는 셀 데이터 디텍터를 포함하는 비휘발성 반도체 메모리 회로.
  4. 제 3항에 있어서,
    상기 전압 디바이더는, 상기 입력 데이터가 셋 상태의 데이터이면 상기 입력 데이터를 전압 분배하여 제 1 레벨의 상기 글로벌 센싱 전압을 제공하고,
    상기 입력 데이터가 리셋 상태의 데이터이면 상기 입력 데이터를 전압 분배하여 제 2 레벨의 상기 글로벌 센싱 전압을 제공하는 비휘발성 반도체 메모리 회로.
  5. 제 4항에 있어서,
    상기 제 1 레벨이 상기 제 2 레벨보다 전압값이 더 작은 비휘발성 반도체 메모리 회로.
  6. 제 3항에 있어서,
    상기 셀 데이터 디텍터는, 상기 입력 데이터가 셋 상태의 데이터이면 제 2 레벨의 상기 셀 데이터를 제공하고, 상기 입력 데이터가 리셋 상태의 데이터이면 제 1 레벨의 상기 셀 데이터를 제공하는 비휘발성 반도체 메모리 회로.
  7. 제 6항에 있어서,
    상기 제 1 레벨이 상기 제 2 레벨보다 전압값이 더 작은 비휘발성 반도체 메모리 회로.
  8. 제 1항에 있어서,
    상기 메모리 셀 어레이는 상변화 메모리(Phase Change Random Access Memory) 셀을 포함하는 비휘발성 반도체 메모리 회로.
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  25. 제 2항에 있어서,
    상기 검증 센스앰프 제어부는,
    상기 입력 데이터의 레벨에 따라 분배되는 전압의 크기가 제어됨으로써 서로 다른 전압을 갖는 글로벌 센싱 전압을 제공함에 있어서, 상기 입력 데이터가 셋 데이터이면 초기 프리차지레벨 보다 낮은 전압레벨을 갖는 상기 글로벌 센싱 전압을 출력하고, 상기 입력 데이터가 리셋 데이터이면 상기 초기 프리차지레벨보다 높은 전압레벨을 갖는 상기 글로벌 센싱 전압을 출력하는 전압 디바이더; 및
    상기 글로벌 센싱 전압에 응답하여 상기 해당 메모리 셀 어레이에 제공되는 전류의 양을 감지하여 상기 셀 데이터로서 제공하는 셀 데이터 디텍터를 포함하는 비휘발성 반도체 메모리 회로.
  26. 제 25항에 있어서,
    상기 셀 데이터 디텍터는,
    상기 글로벌 센싱 전압의 전압레벨에 따라 상기 셀 데이터의 출력노드에 대한 풀업 구동력을 조절하는 제1 트랜지스터; 및
    상기 해당 메모리 셀 어레이에 연결된 입출력 라인과 상기 출력노드 사이에 접속되며, 클램프전압의 전압레벨에 따라 상기 출력노드에 대한 풀다운 구동력을 조절하는 제2 트랜지스터;를 포함하는 비휘발성 반도체 메모리 회로.
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