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KR100607339B1 - 반도체 메모리 장치의 입력 버퍼 회로 - Google Patents

반도체 메모리 장치의 입력 버퍼 회로 Download PDF

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KR100607339B1
KR100607339B1 KR1020050030082A KR20050030082A KR100607339B1 KR 100607339 B1 KR100607339 B1 KR 100607339B1 KR 1020050030082 A KR1020050030082 A KR 1020050030082A KR 20050030082 A KR20050030082 A KR 20050030082A KR 100607339 B1 KR100607339 B1 KR 100607339B1
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Abstract

본 발명은 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 칩 선택 신호에 관계 없이 항상 해당 메모리 칩이 선택되지 않도록 하는 반도체 메모리 장치의 입력 버퍼 회로에 관한 것으로, 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 반도체 메모리 장치가 오동작하는 문제점을 방지할 수 있다.
클럭, 메모리 칩, 선택, 파워 다운, 셀프 리프레쉬.

Description

반도체 메모리 장치의 입력 버퍼 회로{Input buffer circuit for semiconductor memory device}
도 1은 일반적인 반도체 메모리 장치의 입력 버퍼 회로의 구성도이다.
도 2는 본 발명의 바람직한 제1 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로를 도시한 도면이다.
도 3은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로를 도시한 도면이다.
도 4는 본 발명의 바람직한 제3 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로를 도시한 도면이다.
- 도면의 주요 부분에 대한 설명 -
110, 210, 310: 전압 비교부
115, 315: 출력 제어부
120, 220, 320: 출력 드라이버 /CS: 칩 선택 신호
Vref: 기준 전압 CKE_flag: 클럭 플래그 신호
본 발명은 반도체 메모리 장치의 입력 버퍼 회로에 관한 것으로서, 더욱 상세하게는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 칩 선택 신호에 관계 없이 항상 해당 메모리 칩이 선택되지 않도록 하여 반도체 메모리 장치의 오동작을 방지할 수 있는 반도체 메모리 장치의 입력 버퍼 회로에 관한 것이다.
일반적으로, 디램(DRAM)과 같은 반도체 메모리 장치에서는 복수의 칩 중 어느 하나를 선택하여 구동시키는 칩 선택 신호(/CS)를 버퍼링하여 출력하는 버퍼 회로를 구비한다.
도 1은 일반적인 입력 버퍼 회로의 구성도로서, 이에 도시된 바와 같이 일반적인 입력 버퍼 회로는 전압 비교부(10)와 출력 드라이버(20)로 구성된다.
전압 비교부(10)는 기준 전압(reference voltage, Vref)과 칩 선택 신호(/CS)의 전압 레벨(level)을 비교하고, 그 비교 결과에 따라 소정 레벨(high 또는 low)을 갖는 신호를 출력한다. 이러한 전압 비교부(10)는 보통 차동 증폭기로 이루어진다. 여기서, 기준 전압(Vref)은 칩 선택 신호(/CS)의 전압 레벨과 비교 대상이 되는 전압으로서, 일정 전압 레벨로 유지된다.
차동 증폭기는 도 1에 도시된 바와 같이, 클럭 플래그 신호(CKE_flag)에 의해 제어되어 전압 비교부(10)를 인에이블(enable)시키는 NMOS 트랜지스터(N1)와, 기준 전압(Vref)에 의해 제어되고 노드(A)와 노드(B) 사이에 접속된 NMOS 트랜지스터(N2)와, 칩 선택 신호(/CS)에 의해 제어되고 노드(A)와 노드(C) 사이에 접속된 NMOS 트랜지스터(N3)와, 클럭 플래그 신호(CKE_flag)에 의해 제어되고 전원전압단(VDD)과 노드(B) 사이에 접속된 PMOS 트랜지스터(P1)와, 노드(B)의 전압 레벨에 따라 제어되고 전원전압단(VDD)과 노드(B) 사이에 접속된 PMOS 트랜지스터(P2)와, 노드(B)의 전압 레벨에 따라 제어되고 전원전압단(VDD)과 노드(C) 사이에 접속된 PMOS 트랜지스터(P3)와, 클럭 플래그 신호(CKE_flag)에 의해 제어되고 전원전압단(VDD)과 노드(C) 사이에 접속된 PMOS 트랜지스터(P4)로 구성된다.
출력 드라이버(20)는 전압 비교부(10)로부터 출력되는 신호를 반전시켜 출력하는 인버터(INV)로 이루어진다.
이하에서는, 이러한 구성을 갖는 일반적인 입력 버퍼 회로의 동작 특성을 일반 동작모드와, 파워 다운(Power down) 동작모드 또는 셀프 리프레쉬(Self refresh) 동작모드로 구분하여 설명하기로 한다. 여기서 파워 다운 동작모드란 전력(POWER) 사용을 줄이기 위해 전류 소모를 감소시키기 위한 동작모드로써, 보통 클럭 인에이블(CKE) 로우(Low) 상태로 진입하여 메모리 셀(cell)에 쓰여진 데이터(data)가 보존되지 않는다. 그리고 셀프 리프레쉬 동작모드란 전력(POWER) 사용을 줄이기 위해 전류 소모를 감소시키기 위한 동작모드로써, 보통 클럭 인에이블 로우 상태와 함께 리프레쉬 커맨드(refresh command) 상태로 진입하여 메모리 셀(cell)에 쓰여진 데이터(data)를 보존한다.
일반 동작모드
일반 동작모드에서는 클럭 플래그 신호(CKE_flag)가 하이 레벨로 NMOS 트랜지스터(N1)의 게이트로 입력되어 전압 비교부(10)가 인에이블(enable)된다. 즉, 클럭 플래그 신호(CKE_flag)에 의해 입력 버퍼 회로는 인에이블 된다.
이처럼, 클럭 플래그 신호(CKE_flag)에 의해 인에이블된 상태에서 전압 비교부(10)는 칩 선택 신호(/CS)가 하이 레벨(즉, 기준 전압(Vref)보다 높은 전압 레벨)로 NMOS 트랜지스터(N3)의 게이트로 입력되는 경우 노드(C)를 통해 로우 레벨의 신호를 출력한다. 출력 드라이버(20)는 전압 비교부(10)의 출력 신호를 반전시켜 하이 레벨의 출력 신호(output)를 출력한다. 그러면, 하이 레벨의 출력 신호(output)에 의해 해당 메모리 칩이 선택되지 않게 된다.
반면, 전압 비교부(10)는 칩 선택 신호(/CS)가 로우 레벨(즉, 기준전압(Vref)보다 낮은 전압 레벨)로 NMOS 트랜지스터(N3)의 게이트로 입력되는 경우 노드(C)를 통해 하이 레벨의 신호를 출력한다. 출력 드라이버(20)는 전압 비교부(10)의 출력 신호를 반전시켜 로우 레벨의 출력 신호(output)를 출력한다. 그러면, 로우 레벨의 출력 신호(output)에 의해 해당 메모리 칩이 선택되게 된다.
파워 다운 동작모드 또는 셀프 리프레쉬 동작모드
파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서는 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(N1)의 게이트로 입력된다. 그러면 NMOS 트랜지스터(N1)가 턴오프되고, PMOS 트랜지스터(P1 및 P4)가 턴온되므로 전압 비교부(10)는 전원전압 값을 갖는 하이 레벨의 신호를 출력한다.
이처럼, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 입력되는 파워 다운 동 작모드 또는 셀프 리프레쉬 동작모드에서, 전압 비교부(10)는 칩 선택 신호(/CS)의 전압 레벨에 관계없이 노드(C)를 통해 항상 하이 레벨의 신호를 출력한다. 출력 드라이버(20)는 전압 비교부(10)의 출력 신호를 반전시켜 로우 레벨의 출력 신호(output)를 출력한다. 그러면, 로우 레벨의 출력 신호(output)에 의해 해당 메모리 칩이 선택되게 된다.
즉, 상기에서 설명한 일반적인 입력 버퍼 회로에 따르면 파워 다운 동작모드 또는 셀프 리프레쉬 동작 모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 입력되는 경우에는 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 항상 해당 메모리 칩이 선택되게 된다. 따라서, 파워 다운 동작모드 또는 셀프 리프레쉬 동작 모드에서 칩 선택 신호(/CS)가 하이 레벨일 경우에도 해당 메모리 칩이 선택되어 반도체 메모리 장치가 오동작하는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 반도체 메모리 장치의 오동작을 방지할 수 있는 반도체 메모리 장치의 입력 버퍼 회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일측면에 따르면, 클럭 플래그 신호의 제1 레벨에 따라 인에이블되어 칩 선택 신호와 기준전압의 전압 레벨을 비 교하고 그 비교 결과에 따라 소정 레벨의 신호를 출력하는 전압 비교부와, 상기 클럭 플래그 신호의 제2 레벨에 따라 인에이블되어 상기 전압 비교부의 출력을 접지전압의 전압 레벨로 만드는 출력 제어부와, 상기 전압 비교부의 출력을 반전시켜 출력하는 출력 드라이버를 포함하는 반도체 메모리 장치의 입력 버퍼 회로를 제공한다.
본 발명의 다른 측면에 따르면, 클럭 플래그 신호의 제1 레벨에 따라 인에이블되어 칩 선택 신호와 기준전압의 전압 레벨을 비교하고 그 비교 결과에 따라 소정 레벨의 신호를 출력하는 전압 비교부와, 상기 클럭 플래그 신호가 제1 레벨일 경우에는 상기 전압 비교부의 출력과 상기 클럭 플래그 신호에 응답하여 출력 신호의 레벨을 결정하여 출력하고 상기 클럭 플래그 신호가 제2 레벨일 경우에는 상기 전압 비교부의 출력신호와 무관하게 상기 클럭 플래그 신호에 응답하여 출력 신호의 레벨을 결정하여 출력하는 출력 드라이버를 포함하는 반도체 메모리 장치의 입력 버퍼 회로를 제공한다.
이와 같이 본 발명의 다양한 측면에 따르면 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 불필요하게 메모리 칩이 선택되어 반도체 메모리 장치가 오동작하는 문제점을 해결할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태 로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
제1 실시예
도 2는 본 발명의 바람직한 제1 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로를 도시한 도면이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 입력 버퍼 회로는 전압 비교부(110), 출력 제어부(115) 및 출력 드라이버(120)를 포함한다.
전압 비교부(110)는 칩 선택 신호(/CS)와 기준 전압(Vref)의 전압 레벨을 비교하고, 그 비교 결과에 따라 소정 레벨(high 또는 low)을 갖는 신호를 출력한다. 이러한 전압 비교부(110)는 차동 증폭기를 포함한다. 여기서, 기준 전압(Vref)은 칩 선택 신호(/CS)의 전압 레벨과 비교 대상이 되는 전압으로서, 일정 전압 레벨로 유지된다. 전압 비교부(110)는 다수의 NMOS 트랜지스터(NM1, NM2 및 NM3) 및 다수의 PMOS 트랜지스터(PM1, PM2 및 PM3)를 포함한다.
클럭 플래그 신호(CKE_flag)는 클럭신호가 버퍼링(buffering)된 신호로, 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드로 전환되면 하이 레벨에서 로우 레벨로 천이한다.
NMOS 트랜지스터(NM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되어 전압 비교부(110)를 인에이블(enable)시킨다. NMOS 트랜지스터(NM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 접지 전압 단자(VSS)와 노드(A) 사이에 접속되어 있다. NMOS 트랜지스터(NM2)는 기준 전압(Vref)에 의해 제어되고 노드(A)와 노드(B) 사이에 접속되어 있다. NMOS 트랜지스터(NM3)는 칩 선택 신호(/CS)에 의해 제어되고 노드(A)와 노드(C) 사이에 접속되어 있다. PMOS 트랜지스터(PM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 전원전압 단자(VDD)와 노드(B) 사이에 접속되어 있다. PMOS 트랜지스터(PM2)는 노드(B)의 전압 레벨에 따라 제어되고 전원전압 단자(VDD)와 노드(B) 사이에 접속되어 있다. PMOS 트랜지스터(PM3)는 노드(B)의 전압 레벨에 따라 제어되고 전원전압 단자(VDD)와 노드(C) 사이에 접속되어 있다.
출력 제어부(115)는 클럭 플래그 신호(CKE_flag)를 반전시키는 인버터(INV1)와, 인버터(INV1)의 출력에 따라 전압 비교부(110)의 출력단자(노드 C)와 접지전압단자(VSS)를 접속시키는 NMOS 트랜지스터(NM4)를 포함한다. 출력 제어부(115)는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되는 경우에는 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 전압 비교부(110)의 출력을 접지전압 레벨로 만든다.
출력 드라이버(120)는 전압 비교부(110)의 출력 또는 출력 제어부(115)의 출력을 반전시키는 인버터(INV2)를 포함한다. 출력 드라이버(120)는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되는 경우에는 항상 하이 레벨의 출력신호(output)를 생성함에 따라 해당 메모리 칩이 선택되지 않게 한다.
이하에서는, 본 발명의 제1 실시예에 따른 입력 버퍼 회로의 동작을 일반 동작모드와, 파워 다운 또는 셀프 리프레쉬 동작모드로 구분하여 설명하기로 한다.
1) 일반 동작모드
클럭 플래그 신호(CKE_flag)가 하이 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되어 NMOS 트랜지스터(NM1)가 턴온되고, 따라서 전압 비교부(110)가 인에이블(enable)되고, 출력 제어부(115)의 NMOS 트랜지스터(NM4)는 턴오프된다. 따라서, 전압 비교부(110)의 출력이 그대로 출력 드라이버(120)로 전달된다.
이때, 칩 선택 신호(/CS)가 하이 레벨(즉, 기준 전압(Vref)보다 높은 전압 레벨)인 경우 NMOS 트랜지스터(NM3)는 턴온되고, 전압 비교부(110)는 로우 레벨의 신호를 출력한다. 출력 드라이버(120)는 전압 비교부(110)의 출력신호를 반전시켜 하이 레벨의 출력신호(output)를 출력한다. 그러면, 하이 레벨의 출력신호(output)에 의해 해당 메모리 칩이 선택되지 않게 된다.
반면, 칩 선택 신호(/CS)가 로우 레벨(즉, 기준 전압(Vref)보다 낮은 전압 레벨)인 경우 NMOS 트랜지스터(NM3)는 턴오프되고, 전압 비교부(110)는 하이 레벨의 신호를 출력한다. 출력 드라이버(120)는 전압 비교부(110)의 출력 신호를 반전시켜 로우 레벨의 출력신호(output)를 출력한다. 그러면, 로우 레벨의 출력신호(output)에 의해 해당 메모리 칩이 선택되게 된다.
상술한 바와 같이 일반 동작모드에서는 출력 제어부(115)가 출력신호(output)를 생성하는데 있어 영향을 미치지 않으므로 앞서 설명한 일반적인 입력 버퍼 회로와 동일하게 동작한다.
2) 파워 다운 또는 셀프 리프레쉬 동작모드
클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트 로 입력되어 NMOS 트랜지스터(NM1)가 턴오프되고, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 PMOS 트랜지스터(PM1)의 게이트로 입력되어 전압 비교부(110)의 PMOS 트랜지스터(PM1)가 턴온됨과 동시에 출력 제어부(115)의 NMOS 트랜지스터(NM4)가 턴온된다. PMOS 트랜지스터(PM1)가 턴온됨에 따라 노드(B)에 전원전압 값을 갖는 하이 레벨의 신호가 전달되어 PMOS 트랜지스터(PM2 및 PM3)가 턴오프된다. NMOS 트랜지스터(NM4)가 턴온됨에 따라 출력 제어부(115)는 전압 비교부(110)의 출력에 관계 없이 항상 접지전압 레벨을 갖는 로우 레벨의 신호를 출력한다. 출력 드라이버(120)는 출력 제어부(115)의 출력을 반전시켜 하이 레벨의 출력신호(output)를 출력한다. 그러면, 하이 레벨의 출력신호(output)에 의해 해당 메모리 칩이 선택되지 않게 된다. 즉, 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 항상 하이 레벨의 출력신호(output)를 출력하여 해당 메모리 칩이 선택되지 않게 하는 것이다.
본 발명의 제1 실시예에 따른 입력 버퍼 회로는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되는 상태에서는 NMOS 트랜지스터(NM4)가 턴온되어 노드(C)와 접지전압단자(VSS)가 연결된다. 따라서, 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 출력 제어부(115)의 출력 신호가 항상 로우 레벨이 된다. 그러면 출력 드라이버(120)의 출력신호(output)는 항상 하이 레벨이 된다.
본 발명의 제1 실시예에 따른 입력 버퍼 회로는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 해당 메모리 칩이 선택되지 않도록 하여 반도체 메모리 장치의 오동작을 방지할 수 있도록 한다.
제2 실시예
도 3은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로를 도시한 도면이다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 입력 버퍼 회로는 전압 비교부(210)와 출력 드라이버(220)로 구성된다.
전압 비교부(210)는 칩 선택 신호(/CS)와 기준 전압(Vref)의 전압 레벨을 비교하고, 그 비교 결과에 따라 소정 레벨(high 또는 low)을 갖는 신호를 출력한다. 이러한 전압 비교부(210)는 차동 증폭기를 포함한다. 전압 비교부(210)는 다수의 NMOS 트랜지스터(NM1, NM2 및 NM3) 및 다수의 PMOS 트랜지스터(PM1, PM2, PM3 및 PM4)를 포함한다.
NMOS 트랜지스터(NM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되어 전압 비교부(210)를 인에이블(enable)시킨다. NMOS 트랜지스터(NM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 접지 전압 단자와 노드(A) 사이에 접속되어 있다. NMOS 트랜지스터(NM2)는 기준 전압(Vref)에 의해 제어되고 노드(A)와 노드(B) 사이에 접속되어 있다. NMOS 트랜지스터(NM3)는 칩 선택 신호(/CS)에 의해 제어되고 노드(A)와 노드(C) 사이에 접속되어 있다. PMOS 트랜지스터(PM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 전원전압 단자(VDD)와 노드(B) 사이에 접속되어 있다. PMOS 트랜지스터(PM2)는 노드(B)의 전압 레벨에 따라 제어되고 전원전압 단자(VDD)와 노드(B) 사이에 접속되어 있다. PMOS 트랜지스터(PM3)는 노드(B)의 전압 레벨에 따라 제어되고 전원전압 단자(VDD)와 노드(C) 사이에 접속되어 있다. PMOS 트랜지 스터(PM4)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 전원전압단(VDD)과 노드(C) 사이에 접속되어 있다.
출력 드라이버(220)는 클럭 플래그 신호(CKE_flag)와 전압 비교부(210)의 출력신호를 부정 논리곱하는 NAND 게이트(NAND)를 포함한다. 출력 드라이버(220)는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되는 경우에는 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 해당 메모리 칩이 선택되지 않도록 한다.
이하에서는, 본 발명의 제2 실시예에 따른 입력 버퍼 회로의 동작을 일반 동작모드와, 파워 다운 또는 셀프 리프레쉬 동작모드로 구분하여 설명하기로 한다.
1) 일반 동작모드
클럭 플래그 신호(CKE_flag)가 하이 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되어 NMOS 트랜지스터(NM1)가 턴온되고, 따라서 전압 비교부(210)가 인에이블(enable)된다. 또한, 클럭 플래그 신호(CKE_flag)가 하이 레벨로 낸드 게이트(NAND)의 입력단으로 입력되어 전압 비교부(210)의 출력이 클럭 플래그 신호(CKE_flag)에 따라 마스크된다.
칩 선택 신호(/CS)가 하이 레벨(즉, 기준 전압(Vref)보다 높은 전압 레벨)인 경우 NMOS 트랜지스터(NM3)는 턴온되고, 전압 비교부(210)는 로우 레벨의 신호를 출력한다. 낸드 게이트(NAND)는 로우 레벨의 신호를 입력받는 경우 항상 하이 레벨의 신호를 출력하므로, 출력 드라이버(220)는 전압 비교부(210)의 출력신호를 반전시켜 하이 레벨의 출력신호(output)를 출력한다. 그러면, 하이 레벨의 출력신호 (output)에 의해 해당 메모리 칩이 선택되지 않게 된다.
반면, 칩 선택 신호(/CS)가 로우 레벨(즉, 기준 전압(Vref)보다 낮은 전압 레벨)인 경우 NMOS 트랜지스터(NM3)는 턴오프되고, 전압 비교부(210)는 하이 레벨의 신호를 출력한다. 낸드 게이트(NAND)는 전압 비교부(210)의 출력인 하이 레벨의 신호와 하이 레벨의 클럭 플래그 신호(CKE_flag)를 논리 조합하여 로우 레벨의 신호를 출력하므로, 출력 드라이버(220)는 전압 비교부(210)의 출력 신호를 반전시켜 로우 레벨의 출력신호(output)를 출력한다. 그러면, 로우 레벨의 출력신호(output)에 의해 해당 메모리 칩이 선택되게 된다.
앞서 살펴본 바와 같이, 일반 동작모드에서는 출력 드라이버(220)의 낸드 게이트(NAND)가 전압 비교부(210)의 출력을 마스크하여 출력신호(output)를 생성함으로써 앞서 설명한 일반적인 입력 버퍼 회로와 동일하게 동작한다.
2) 파워 다운 또는 셀프 리프레쉬 동작모드
클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되어 NMOS 트랜지스터(NM1)가 턴오프되고, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 PMOS 트랜지스터(PM1)의 게이트로 입력되어 전압 비교부(210)의 PMOS 트랜지스터(PM1)가 턴온됨에 따라 노드(B)에 전원전압 값을 갖는 하이 레벨의 신호가 전달되어 PMOS 트랜지스터(PM2 및 PM3)가 턴오프된다. 또한, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 낸드 게이트(NAND)의 일 입력단으로 입력된다. 낸드 게이트(NAND)는 적어도 하나의 로우 레벨 신호를 입력받는 경우 항상 하이 레벨의 신호를 출력하므로, 출력 드라이버(220)는 전압 비교부(210)의 출력에 관계 없이 항 상 하이 레벨의 출력 신호(output)를 출력한다. 그러면, 하이 레벨의 출력신호(output)에 의해 해당 메모리 칩이 선택되지 않게 된다. 즉, 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 항상 하이 레벨의 출력신호(output)를 출력하여 해당 메모리 칩이 선택되지 않게 하는 것이다.
따라서, 본 발명의 제2 실시예에 따른 입력 버퍼 회로는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되는 경우에는 낸드게이트(NAND)의 입력단으로도 로우 레벨의 클럭 플래그 신호(CKE_flag)가 입력된다. 따라서, 출력 드라이버(220)는 전압 비교부(210)의 출력에 무관하게 항상 하이 레벨의 출력신호(output)를 생성한다. 즉, 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 해당 메모리 칩이 선택되지 않도록 한다.
본 발명의 제2 실시예에 따른 입력 버퍼 회로는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 해당 메모리 칩이 선택되지 않도록 하여 반도체 메모리 장치의 오동작을 방지할 수 있도록 한다.
제3 실시예
도 4는 본 발명의 바람직한 제3 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로를 도시한 도면이다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 입력 버퍼 회로는 전압 비교부(310), 출력 제어부(315) 및 출력 드라이버(320)를 포함한다.
전압 비교부(310)는 칩 선택 신호(/CS)와 기준 전압(Vref)의 전압 레벨을 비 교하고, 그 비교 결과에 따라 소정 레벨(high 또는 low)을 갖는 신호를 출력한다. 이러한 전압 비교부(310)는 차동 증폭기를 포함한다.
전압 비교부(310)는 다수의 NMOS 트랜지스터(NM1, NM2 및 NM3) 및 다수의 PMOS 트랜지스터(PM1, PM2, PM3 및 PM4)를 포함한다. NMOS 트랜지스터(NM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되어 전압 비교부(310)를 인에이블(enable)시킨다. NMOS 트랜지스터(NM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 접지 전압 단자와 노드(A) 사이에 접속되어 있다. NMOS 트랜지스터(NM2)는 기준 전압(Vref)에 의해 제어되고 노드(A)와 노드(B) 사이에 접속되어 있다. NMOS 트랜지스터(NM3)는 칩 선택 신호(/CS)에 의해 제어되고 노드(A)와 노드(C) 사이에 접속되어 있다. PMOS 트랜지스터(PM1)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 전원전압 단자(VDD)와 노드(B) 사이에 접속되어 있다. PMOS 트랜지스터(PM2)는 노드(B)의 전압 레벨에 따라 제어되고 전원전압 단자(VDD)와 노드(B) 사이에 접속되어 있다. PMOS 트랜지스터(PM3)는 노드(B)의 전압 레벨에 따라 제어되고 전원전압 단자(VDD)와 노드(C) 사이에 접속되어 있다. PMOS 트랜지스터(PM4)는 클럭 플래그 신호(CKE_flag)에 의해 제어되고 전원전압단(VDD)과 노드(C) 사이에 접속되어 있다. PMOS 트랜지스터(PM4)와 노드(C) 사이에는 선택 수단(OP1)이 구비되어 있으며, 상기 선택 수단(OP1)은 퓨즈(fuse), 메탈(metal) 또는 스위치(switch) 등일 수 있다. 필요에 따라 상기 선택 수단(OP1)을 이용하여 전압 비교부(310)의 출력단자(노드 C)와 PMOS 트랜지스터(PM4) 사이를 연결하거나 오픈시킬 수 있다. 예컨대, 상기 선택 수단(OP1)이 퓨즈로 구성될 경우 레이저(Laser)를 이용하여 퓨즈를 절단하여 PMOS 트랜지스터(PM4)와 노드(C) 사이를 오픈(open)시킬 수 있다. 상기 선택 수단(OP1)이 메탈로 구성될 경우 이온빔(예컨대, FIB(Focused Ion Beam)을 이용하여 메탈을 절단하여 PMOS 트랜지스터(PM4)와 노드(C) 사이를 오픈(open)시킬 수 있다. 상기 선택 수단(OP1)이 스위치로 구성될 경우 스위치를 오프(off)시켜 PMOS 트랜지스터(PM4)와 노드(C) 사이를 오픈(open)시킬 수 있다.
출력 제어부(315)는 클럭 플래그 신호(CKE_flag)를 반전시키는 인버터(INV1)와, 인버터(INV1)의 출력에 따라 전압 비교부(310)의 출력단자(노드 C)와 접지전압단자(VSS)를 접속시키는 NMOS 트랜지스터(NM4)를 포함한다. 전압 비교부(310)의 출력단자(노드 C)와 NMOS 트랜지스터(NM4) 사이에는 선택 수단(OP2)이 구비되어 있으며, 상기 선택 수단(OP2)은 퓨즈(fuse), 메탈(metal) 또는 스위치(switch) 등일 수 있다. 필요에 따라 상기 선택 수단(OP2)을 이용하여 전압 비교부(310)의 출력단자(노드 C)와 NMOS 트랜지스터(NM4) 사이를 연결하거나 오픈시킬 수 있다. 출력 제어부(315)는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되는 경우에는 칩 선택 신호(/CS)의 전압 레벨에 관계 없이 전압 비교부(310)의 출력을 접지전압 레벨로 만들 수 있다.
출력 드라이버(320)는 출력 제어부(315)의 출력을 반전시키는 인버터(INV2)를 포함한다. 출력 드라이버(320)는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 즉, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 NMOS 트랜지스터(NM1)의 게이트로 입력되는 경우에는 항상 하이 레벨의 출력신호(output)를 생성함에 따라 해당 메모리 칩이 선택되지 않게 할 수 있다.
본 발명의 제3 실시예에 따른 입력 버퍼 회로는 사용자(User)의 필요에 따라 적절하게 회로를 구성할 수 있는 장점이 있다. 예컨대, PMOS 트랜지스터(PM4)와 전압 비교부의 출력단자(노드 C) 사이를 선택 수단(OP1)으로 연결하고, 전압 비교부(310)의 출력단자(노드 C)와 NMOS 트랜지스터(NM4) 사이의 선택 수단(OP2)을 오픈(open)시키면, 앞서 설명한 일반적인 입력 버퍼 회로를 구현할 수 있다. 또한, 전압 비교부(310)의 출력단자(노드 C)와 NMOS 트랜지스터(NM4) 사이를 선택 수단(OP2)으로 연결하고, 전압 비교부(310)의 출력단자(노드 C)와 NMOS 트랜지스터(NM4) 사이의 선택 수단(OP1)을 오픈(open)시키면, 앞서 설명한 제1 실시예에 따른 입력 버퍼 회로를 구현할 수 있다.
앞서 살펴본 바와 같이, 클럭 플래그 신호(CKE_flag)가 로우 레벨로 입력되는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 반도체 메모리 장치가 오동작 하는 것을 방지하기 위해서는 칩 선택 신호(/CS)에 관계 없이 해당 메모리 칩이 선택되지 않아야 한다.
이러한 조건을 만족하기 위해서 칩 선택 신호(/CS)을 입력 받는 NMOS 트랜지스터(NM3)와 기준 전압(Vref)을 입력 받는 NMOS 트랜지스터(NM2)의 위치를 맞바꿀 수 있다. 그러나, 칩 선택 신호(/CS)는 가변적인 신호이므로 노드(B)에 전달되는 신호가 불안정하게 되어 칩 선택 신호(/CS)의 셋업 타임(Setup time)이 급격히 나빠지게 되므로 불가능하다.
따라서, 본 발명의 다양한 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 출력 제어부(115, 315)와 출력 드라이버(120, 220, 320)를 구현하여 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서도 반도체 메모리 장치가 안정적으로 동작하도록 하였다.
이상 설명한 바와 같이, 본 발명에 따르면, 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 칩 선택 신호에 관계 없이 항상 하이 레벨의 신호를 출력하여 해당 메모리 칩이 선택되지 않게 할 수 있다.
따라서, 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드에서 반도체 메모리 장치의 오동작을 방지할 수 있는 효과가 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (13)

  1. 클럭 플래그 신호의 제1 레벨에 따라 인에이블되어 칩 선택 신호와 기준전압의 전압 레벨을 비교하고, 그 비교 결과에 따라 소정 레벨의 신호를 출력하는 전압 비교부;
    상기 클럭 플래그 신호의 제2 레벨에 따라 인에이블되어 상기 전압 비교부의 출력을 접지전압의 전압 레벨로 만드는 출력 제어부; 및
    상기 전압 비교부의 출력을 반전시켜 출력하는 출력 드라이버를 포함하는 반도체 메모리 장치의 입력 버퍼 회로.
  2. 클럭 플래그 신호의 제1 레벨에 따라 인에이블되어 칩 선택 신호와 기준전압의 전압 레벨을 비교하고, 그 비교 결과에 따라 소정 레벨의 신호를 출력하는 전압 비교부; 및
    상기 클럭 플래그 신호가 제1 레벨일 경우에는 상기 전압 비교부의 출력과 상기 클럭 플래그 신호에 응답하여 출력 신호의 레벨을 결정하여 출력하고, 상기 클럭 플래그 신호가 제2 레벨일 경우에는 상기 전압 비교부의 출력신호와 무관하게 상기 클럭 플래그 신호에 응답하여 출력 신호의 레벨을 결정하여 출력하는 출력 드라이버를 포함하는 반도체 메모리 장치의 입력 버퍼 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 클럭 플래그 신호는 파워 다운 동작모드 또는 셀프 리프레쉬 동작모드로 전환되면 상기 제1 레벨에서 상기 제2 레벨로 천이하는 신호이고, 상기 제1 레벨은 하이 레벨이고, 상기 제2 레벨은 로우 레벨인 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  4. 제1항 또는 제2항에 있어서,
    상기 클럭 플래그 신호는 클럭신호가 버퍼링된 신호인 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  5. 제1항에 있어서, 상기 전압 비교부는,
    상기 클럭 플래그 신호에 의해 제어되고 접지 전압 단자와 제1 노드 사이에 접속된 제1 NMOS 트랜지스터;
    상기 기준 전압에 의해 제어되고 상기 제1 노드와 제2 노드 사이에 접속된 제2 NMOS 트랜지스터;
    상기 칩 선택 신호에 의해 제어되고 상기 제1 노드와 제3 노드 사이에 접속된 제3 NMOS 트랜지스터;
    상기 클럭 플래그 신호에 의해 제어되고 전원전압 단자와 상기 제2 노드 사이에 접속된 제1 PMOS 트랜지스터;
    상기 제2 노드의 전압 레벨에 따라 제어되고 전원전압 단자와 상기 제2 노드 사이에 접속된 제2 PMOS 트랜지스터; 및
    상기 제2 노드의 전압 레벨에 따라 제어되고 전원전압 단자와 상기 제3 노드 사이에 접속된 제3 PMOS 트랜지스터를 포함하는 반도체 메모리 장치의 입력 버퍼 회로.
  6. 제1항에 있어서, 상기 출력 제어부는,
    상기 클럭 플래그 신호를 반전시켜 출력하는 인버터; 및
    상기 인버터의 출력신호에 따라 제어되고 상기 전압 비교부의 출력단과 접지전압단 사이에 접속된 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 입력 버퍼 회로.
  7. 제1항에 있어서,
    상기 출력 드라이버는 상기 전압 비교부의 출력 신호를 반전시켜 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  8. 제1항에 있어서, 상기 전압 비교부는,
    상기 클럭 플래그 신호에 의해 제어되고 접지 전압 단자와 제1 노드 사이에 접속된 제1 NMOS 트랜지스터;
    상기 기준 전압에 의해 제어되고 상기 제1 노드와 제2 노드 사이에 접속된 제2 NMOS 트랜지스터;
    상기 칩 선택 신호에 의해 제어되고 상기 제1 노드와 제3 노드 사이에 접속 된 제3 NMOS 트랜지스터;
    상기 클럭 플래그 신호에 의해 제어되고 전원전압 단자와 상기 제2 노드 사이에 접속된 제1 PMOS 트랜지스터;
    상기 제2 노드의 전압 레벨에 따라 제어되고 전원전압 단자와 상기 제2 노드 사이에 접속된 제2 PMOS 트랜지스터;
    상기 제2 노드의 전압 레벨에 따라 제어되고 전원전압 단자와 상기 제3 노드 사이에 접속된 제3 PMOS 트랜지스터; 및
    상기 클럭 플래그 신호에 의해 제어되고 전원전압 단자와 상기 제3 노드 사이에 접속된 제4 PMOS 트랜지스터를 포함하며, 상기 제3 노드와 상기 제4 PMOS 트랜지스터 사이에 상기 제4 PMOS 트랜지스터를 상기 제3 노드에 연결하거나 오픈시키기 위한 선택 수단을 포함하는 반도체 메모리 장치의 입력 버퍼 회로.
  9. 제1항에 있어서, 상기 출력 제어부는,
    상기 클럭 플래그 신호를 반전시켜 출력하는 인버터; 및
    상기 인버터의 출력신호에 따라 제어되고 상기 전압 비교부의 출력단과 접지전압단 사이에 접속된 NMOS 트랜지스터를 포함하며, 상기 전압 비교부의 출력단과 상기 NMOS 트랜지스터 사이에 상기 NMOS 트랜지스터를 상기 전압 비교부의 출력단에 연결하거나 오픈시키기 위한 선택 수단을 포함하는 반도체 메모리 장치의 입력 버퍼 회로.
  10. 제8항 또는 제9항에 있어서,
    상기 선택 수단은 선택적으로 연결하거나 오픈시킬 수 있는 퓨즈, 메탈 또는 스위치로 이루어진 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  11. 제8항 또는 제9항에 있어서,
    상기 출력 드라이버는 상기 전압 비교부의 출력 신호를 반전시켜 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  12. 제2항에 있어서, 상기 전압 비교부는,
    클럭 플래그 신호에 의해 제어되고 접지 전압 단자와 제1 노드 사이에 접속된 제1 NMOS 트랜지스터;
    상기 기준 전압에 의해 제어되고 상기 제1 노드와 제2 노드 사이에 접속된 제2 NMOS 트랜지스터;
    상기 칩 선택 신호에 의해 제어되고 상기 제1 노드와 제3 노드 사이에 접속된 제3 NMOS 트랜지스터;
    상기 클럭 플래그 신호에 의해 제어되고 전원전압 단자와 상기 제2 노드 사이에 접속된 제1 PMOS 트랜지스터;
    상기 제2 노드의 전압 레벨에 따라 제어되고 전원전압 단자와 상기 제2 노드 사이에 접속된 제2 PMOS 트랜지스터;
    상기 제2 노드의 전압 레벨에 따라 제어되고 전원전압 단자와 상기 제3 노드 사이에 접속된 제3 PMOS 트랜지스터; 및
    상기 클럭 플래그 신호에 의해 제어되고 전원전압 단자와 상기 제3 노드 사이에 접속된 제4 PMOS 트랜지스터를 포함하는 반도체 메모리 장치의 입력 버퍼 회로.
  13. 제2항에 있어서,
    상기 출력 드라이버는 상기 클럭 플래그 신호와 상기 전압 비교부의 출력신호를 부정 논리곱하는 NAND 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
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