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KR100852811B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR100852811B1
KR100852811B1 KR1020060109809A KR20060109809A KR100852811B1 KR 100852811 B1 KR100852811 B1 KR 100852811B1 KR 1020060109809 A KR1020060109809 A KR 1020060109809A KR 20060109809 A KR20060109809 A KR 20060109809A KR 100852811 B1 KR100852811 B1 KR 100852811B1
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wafer
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데쯔야 구로사와
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가부시끼가이샤 도시바
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Abstract

생산성의 저하를 초래하지 않고서 반도체 웨이퍼를 분할할 때의 기점의 안정화와 고정밀도화를 꾀할 수 있어, 제조 수율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 하고 있다. 이를 위해, 반도체 웨이퍼(11)의 주 표면에 소자를 형성하고, 상기 반도체 웨이퍼의 이면에, 다이싱 라인 또는 칩 분할 라인을 따라, 기계적 또는 화학적인 방법으로 홈(17)을 형성한다. 그 후, 상기 홈 내에 레이저를 조사해서 개질층(20)을 형성하고, 상기 개질층을 기점으로 해서 상기 반도체 웨이퍼를 분할한다. 그리고, 상기 반도체 웨이퍼의 이면을, 적어도 상기 홈의 깊이까지 제거한다.
반도체 장치, 반도체 웨이퍼, 레이저 조사, 개질층, 다이싱 블레이드

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명하기 위한 것으로, 제1 제조 공정을 도시하는 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명하기 위한 것으로, 제2 제조 공정을 도시하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명하기 위한 것으로, 제3 제조 공정을 도시하는 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명하기 위한 것으로, 제4 제조 공정을 도시하는 단면도.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명하기 위한 것으로, 제1 제조 공정을 도시하는 단면도.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명하기 위한 것으로, 제2 제조 공정을 도시하는 단면도.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명하기 위한 것으로, 제3 제조 공정을 도시하는 단면도.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명하기 위한 것으로, 제4 제조 공정을 도시하는 단면도.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명하기 위한 것으로, 이면 연삭 공정의 다른 예를 나타내는 단면도.
도 10은 본 발명의 변형예 1에 대해서 설명하기 위한 것으로, 제1, 제2 실시예에 있어서, 웨이퍼의 이면에 홈을 형성할 때에 이용되는 다이싱 장치의 일부를 추출해서 도시하는 사시도.
도 11은 본 발명의 변형예 2에 대해서 설명하기 위한 것으로, 제1, 제2 실시예에 있어서, 웨이퍼의 이면에 홈과 개질층을 형성할 때에 이용되는 장치의 일부를 추출해서 도시하는 사시도.
도 12는 본 발명의 변형예 5에 대해서 설명하기 위한 것으로，블레이킹 공정의 사시도.
도 13은 본 발명의 변형예 5에 대해서 설명하기 위한 것으로, 다른 블레이킹 공정의 사시도.
도 14는 본 발명의 변형예 5에 대해서 설명하기 위한 것으로, 또 다른 블레이킹 공정의 사시도.
도 15는 본 발명의 변형예 6에 대해서 설명하기 위한 것으로，블레이킹 공정의 사시도.
<도면의 주요 부분에 대한 부호의 설명>
11:반도체 웨이퍼
11-1, 11-2, 11-3:반도체 칩
12:표면 보호 테이프
13:테이블
14:흡착 구멍
15:화상 인식 장치
16, 16-1, 16-2:다이싱 블레이드
17:홈
18:레이저 발생 장치
19:레이저
20:개질층
21:블레이킹용의 시트
22:웨이퍼 링
23:점착성 시트
[특허 문헌 1] 일본 특허 공개 2002-198326
[특허 문헌 2] 일본 특허 공개 2004-79746
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 더욱 자세하게는 소자 형성이 종료된 반도체 웨이퍼를 절단해서 개개의 반도체 칩으로 분할하는 기술에 관한 것이다.
종래, 소자 형성이 종료된 반도체 웨이퍼는, 다이싱 라인이나 칩 분할 라인을 따라 다이싱 블레이드나 스크라이버에 의한 기계적인 방법으로 절단용 홈을 형성하고，블레이킹 방식이나 엑스펀드 방식으로 분할하고 있다(예를 들면 특허 문헌 1 참조). 혹은, 칩 분할 라인을 따라 레이저 등을 조사함으로써 개질층(취성층)을 형성해서 분할하는 방법도 이용된다(예를 들면 특허 문헌 2 참조).
그러나, 상기한 바와 같이 블레이킹 방식이나 엑스펀드 방식으로 반도체 웨이퍼를 분할하면, 웨이퍼가 나뉘는(벽개하는) 기점이 안정되지 않아, 벽개면이 칩 내부에 형성되어 있는 배선 영역에 도달해서 불량품으로 되는 경우가 많이 있다. 이것은, 다이싱 블레이드나 스크라이버로 기계적으로 절단용 홈을 형성할 때에 생성된 흠집, 변형, 결정 결함 등을 기점으로 해서 벽개가 발생하기 때문이다. 또한, 벽개가 배선 영역에까지 이르지 않아 내부 회로에 영향은 없어도, 칩의 형상이 불균일하거나 외주에 물결이 생기거나 하면 다음 공정에서 문제가 발생하여, 제조 수율의 저하를 초래하게 된다.
한편, 레이저 조사 등으로 개질층을 형성하는 방식을 채용하면, 전술한 기계적인 방법에서 생기는 문제를 회피할 수 있다. 그러나, 현행에서는 레이저 조사로 개질할 수 있는 칩의 두께 방향의 거리(깊이)는 20 내지 30㎛정도이다. 레이저 조사로 웨이퍼를 분할하기 위해서는, 반도체 칩의 최종적인 두께(측면의 벽개면) 치수이상이며, 또한 분할 시의 웨이퍼의 두께의 약 50% 이상을 개질할 필요가 있다. 예를 들면, 분할 시의 웨이퍼의 두께가 500㎛이고 최종적으로 패키지에 밀봉할 때의 칩의 두께가 100㎛인 경우에는, 최저 300㎛ 이상이고 또한 400㎛이하의 개질층 을 형성해야 한다. 이 때문에, 깊이 방향의 초점 위치(개질층의 형성 위치)를 변경하면서 동일한 라인 위에 약 10회 내지 13회나 레이저를 조사해서 개질층을 형성해야 하므로, 절단에 이르기까지 긴 시간이 걸려 생산성이 나쁘다.
또한, 직경이 8인치 이하인 반도체 웨이퍼에서는 이면이 요철면으로 되어 있기 때문에, 이면으로부터 레이저를 조사하면 요철에서 레이저가 난반사되어 웨이퍼 내부에 개질층을 형성할 수 없다. 이 때문에, 반도체 웨이퍼의 이면을 연삭이나 에칭 등으로 연삭 번수 #2000번 이상의 평면에 가공해야 하므로, 연삭 공정이나 에칭 공정이 필요하게 되는 등, 생산성을 저하시키는 요인으로 된다.
본 발명은 상기한 바와 같은 사정을 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 생산성의 저하를 초래하지 않고서 반도체 웨이퍼를 분할할 때의 기점의 안정화와 고정밀도화를 꾀할 수 있어, 제조 수율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 일 양태에 의하면, 반도체 웨이퍼의 주 표면에 소자를 형성하는 공정과, 상기 반도체 웨이퍼의 이면에, 다이싱 라인 또는 칩 분할 라인을 따라, 기계적 또는 화학적인 방법으로 홈을 형성하는 공정과, 상기 홈 내에 레이저를 조사해서, 상기 반도체 웨이퍼의 상기 홈보다도 깊은 위치에 개질층을 형성하는 공정과, 상기 개질층을 기점으로 해서 상기 반도체 웨이퍼를 분할하는 공정과, 상기 반도체 웨이퍼의 이면을, 적어도 상기 홈의 깊이까지 제거하는 공정을 구비하는 반도 체 장치의 제조 방법이 제공된다.
이하, 본 발명의 실시예에 대해서 도면을 참조하여 설명한다.
[제1 실시예]
도 1 내지 도 4는 각각, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명하기 위한 것으로, 제조 공정의 주요부를 순차적으로 도시하는 단면도이다.
우선, 반도체 웨이퍼의 주 표면 영역 내에 주지의 제조 공정에 의해 여러 가지 반도체 소자를 형성한다.
다음에, 소자 형성이 종료된 반도체 웨이퍼의 주 표면에 투명한 표면 보호 테이프(유지 테이프)를 부착한다.
그 후, 도 1에 도시한 바와 같이 반도체 웨이퍼(11)의 주 표면측(표면 보호 테이프(12)측)을 테이블(13)에 고정한다. 이 테이블(13)은 투명하고 또한 웨이퍼(11)를 흡착해서 유지하기 위한 흡인 구멍(14, 14, 14, …)을 구비하고 있다. 그리고, 배큐엄(Vac)으로 흡인함으로써, 흡인 구멍(14, 14, 14, …)에 표면 보호 테이프(12)를 흡착해서 반도체 웨이퍼(11)를 고정하게 되어 있다.
화상 인식 장치(15)는, 상기 테이블(13)의 하면측에 배치되어 있다. 이 화상 인식 장치(15)는, 예를 들면 IR 현미경을 구비하고 있고, 상기 반도체 웨이퍼(11)의 주 표면에 형성되어 있는 화상이나 패턴에 기초하여, 다이싱 라인(또는 칩 분할 라인)이나 웨이퍼(11)에 형성하는 홈의 위치내기 등의 정보를 취득하게 되어 있다.
상기한 바와 같이 반도체 웨이퍼(11)를 고정한 상태에서, 다이싱 블레이드(16)를 이용해서(혹은 에칭 등이어도 된다), 웨이퍼(11)의 이면에 깊이(ΔA1)의 홈(17)을 형성한다. 이 홈(17)은, 다이싱 라인(또는 칩 분할 라인)을 따라, 실리콘의 결정 방향(벽개 방향)을 고려해서 형성한다.
계속해서, 도 2에 도시한 바와 같이, 레이저 발생 장치(18)로부터 상기 홈(17) 내에 레이저(19)를 조사하여, 1개의 다이싱 라인에 대해서 1회의 주사(1스캔)로 이면으로부터 홈(17)의 중심 혹은 절단 에리어의 중심에 개질층(아몰퍼스층)(20)을 형성한다.
상기 홈(17)의 깊이(ΔA1)는, 「최종적인 칩의 두께(ΔC1+Δα)(이면 연삭 시의 마진)+레이저 조사로 개질할 수 있는 1스캔분의 깊이(ΔB1)보다 깊게 설정되어 있다. 또한, 개질층(20)의 깊이(ΔB1)는, 홈(17)의 깊이(ΔA1)보다도 충분히 얕아져 있다. 또한, 웨이퍼(11)가 실리콘인 경우에는, 상기 홈(17)의 깊이(ΔA1)는, 웨이퍼(11)의 두께의 60% 이하의 깊이에서는 기계적으로 나누기 어려워, 레이저로 몇 번이나 스캔해야만 하므로 60%를 초과하는 것이 바람직하다.
다음에, 블레이킹을 행하여, 도 3에 도시한 바와 같이 개질층(20)을 기점으로 해서 반도체 웨이퍼(11)를 벽개하고, 개개의 반도체 칩(11-1, 11-2, 11-3, …)으로 분할(개편화)한다. 이것에 의해, 웨이퍼(11)의 주 표면측의 두께(ΔE)(=ΔC1+Δα) 부분이 벽개면으로 된다. 벽개면의 방향은, 주 표면에 대해서 수직이어도 되고, 실리콘(Si)의 결정 방향에 맞춰서 다소 기울어져 있어도 된다.
그 후, 도 4에 도시한 바와 같이, 표면 보호 테이프(12)의 엑스펀드를 행하 여, 각 칩(11-1, 11-2, 11-3, …) 사이를 확장한다.
다음에, 개편화된 반도체 웨이퍼(11)의 이면측을 소정의 두께(최종 칩 두께(ΔC1))까지 연삭해서 제거한다. 이 연삭량은, 홈(17)과 개질층(20)을 완전하게 제거하고, 형성된 반도체 칩(11-1, 11-2, 11-3, …)의 측면에 벽개면만이 남는 양(=ΔA1+ΔB1+Δα)이다. 이 이면 연삭 후에, 에칭(드라이/웨트/가스)이나 CMP를 행하여 평탄화해도 된다. 또한, 기계적인 연삭은 행하지 않고, 에칭만으로 소정의 두께(ΔC1)로 마무리할 수도 있다.
그 후, 상기 표면 보호 테이프(12)를 픽업용 테이프로 바꿔 붙인다. 테이프를 바꿔 붙일 때에는, 우선 개편화된 반도체 웨이퍼(11)의 이면측에 픽업용 테이프를 부착하고, 표면 보호 테이프(12)를 박리한다(전사 방식).
다음에, 상기 픽업용 테이프로부터 콜릿으로 개개의 칩마다 박리해서 픽업하고, 기판이나 리드 프레임에 접착 혹은 접합해서 탑재한다.
그리고, 필요에 따라 와이어 본딩 등에 의한 실장을 행하고, 패키지에 밀봉함으로써 반도체 장치를 완성된다.
상기한 바와 같은 제조 방법에 따르면, 블레이킹 방식으로 반도체 웨이퍼를 분할할 때에, 레이저 조사로 형성한 개질층을 기점으로 해서 벽개하므로, 벽개가 시작되는 기점의 안정화와 고정밀도화를 꾀할 수 있고, 또한 미소 크랙 등의 발생도 억제할 수 있다. 따라서, 칩의 형상이 불균일하거나 외주에 물결이 생기거나 하는 것을 억제할 수 있어, 제조 수율을 향상시킬 수 있다.
또한, 다이싱 블레이드나 에칭 등으로 레이저 조사에 의한 개질층보다도 충 분히 깊은 홈을 형성하므로, 조사 위치를 바꿔서 몇 번이나 레이저를 조사할 필요가 없어 생산 효율도 높다. 더욱이, 홈 내에 레이저를 조사하므로, 레이저의 난반사를 억제할 수 있어, 웨이퍼 내부에 개질층을 형성할 수 있다.
또한, 이면 연삭에 의해, 다이싱 영역 및 개질층을 제거하고 벽개면만을 남기므로, 홈의 형성 시에 생성된 흠집, 변형, 결정 결함 등을 제거할 수 있고, 또한 레이저 조사 시의 열 데미지나 비산물 등의 오염 물질도 제거할 수 있다. 제조된 반도체 칩은 데미지가 작고 또한 오염도 적으며, 측면이 벽개면이므로 요철도 없고 고품위이다.
[제2 실시예]
도 5 내지 도 8은 각각, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명하기 위한 것으로, 제조 공정의 주요부를 순차적으로 도시하는 단면도이다.
우선, 제1 실시예와 마찬가지로, 반도체 웨이퍼의 주 표면 영역 내에 주지의 제조 공정에 의해 여러 가지 반도체 소자를 형성하고, 소자 형성이 종료된 반도체 웨이퍼의 주 표면에 투명한 표면 보호 테이프(유지 테이프)를 부착한다.
그 후, 도 5에 도시한 바와 같이, 반도체 웨이퍼(11)의 주 표면측(표면 보호 테이프(12)측)을 테이블(13)에 고정한다. 이 테이블(13)은 투명하고 또한 웨이퍼(11)를 흡착해서 유지하기 위한 흡인 구멍(14, 14, 14, …)을 구비하고 있다. 그리고, 배큐엄(Vac)으로 흡인함으로써, 흡인 구멍(14, 14, 14, …)에 표면 보호 테이프(12)를 흡착해서 반도체 웨이퍼(11)를 고정한다.
화상 인식 장치(15)는, 상기 테이블(13)의 하면측에 배치되어 있다. 이 화상 인식 장치(15)는 예를 들면 IR 현미경을 구비하고 있고, 상기 반도체 웨이퍼(11)의 주 표면에 형성되어 있는 화상이나 패턴에 기초하여, 다이싱 라인(또는 칩 분할 라인)이나 웨이퍼(11)에 형성하는 홈의 위치내기 등의 정보를 취득하게 되어 있다.
상기한 바와 같이 웨이퍼(11)를 고정한 상태에서, 다이싱 블레이드(16)를 이용해서(혹은 에칭 등이어도 된다), 웨이퍼(11)의 이면에 깊이(ΔA2)의 홈(17)을 형성한다. 이 홈(17)은, 다이싱 라인 또는 칩 분할 라인을 따라 형성하고, 깊이(ΔA2)는 웨이퍼(11)의 남은 부분이 레이저 조사로 개질할 수 있는 1스캔분의 깊이ΔD(=ΔB2)만큼 남도록 설정되어 있다.
계속해서, 도 6에 도시한 바와 같이, 레이저 발생 장치(18)로부터 상기 홈(17) 내에 레이저(19)를 조사하고, 1스캔으로 홈(17)의 중심 혹은 절단 에리어의 중심에 주 표면측에 도달하는 개질층(아몰퍼스층)(20)을 형성한다.
도 7에 도시한 바와 같이, 상기 홈(17)의 깊이(ΔA2)는, 「최종적인 칩의 두께(ΔC2+Δα)(이면 연삭 시의 마진)」보다 깊게 설정되어 있다. 상기 「ΔC2+Δα」는, 레이저 조사로 개질할 수 있는 1스캔분의 깊이(ΔB2)와 동일하다.
다음에, 도 8에 도시한 바와 같이, 표면 보호 테이프(12)의 엑스펀드를 행하여, 각 칩(11-1, 11-2, 11-3, …) 사이를 확장한다. 이것에 의해, 반도체 웨이퍼(11)은 개질층(20)을 기점으로 해서 개개의 반도체 칩(11-1, 11-2, 11-3, …)으로 분할(개편화)된다.
그 후, 개편화된 반도체 웨이퍼(11)의 이면측을 소정의 두께(최종 칩 두께(ΔC2))까지 연삭해서 제거한다. 이 연삭량은, 홈(17)을 완전하게 제거하고, 형성된 반도체 칩(11-1, 11-2, 11-3, …)의 측면에 개질층(20)만이 남는 양(=ΔA2+Δα)이다. 이 이면 연삭 후에, 에칭(드라이/웨트/가스)이나 CMP를 행하여 평탄화해도 된다. 또한, 기계적인 연삭은 행하지 않고, 에칭만으로 소정의 두께(ΔC2)로 마무리할 수도 있다.
또한, 본 제2 실시예에서는, 벽개하지 않고 개질층(20)에서 웨이퍼(11)를 분할하므로, 홈(17)을 형성할 때에 생성된 흠집, 변형, 결정 결함 등을 기점으로 해서 벽개가 발생할 우려는 적으므로, 도 9에 도시한 바와 같이 홈(17)의 저부의 일부가 남아 있는 상태에서 이면 연삭을 정지해도 된다.
그 후, 상기 표면 보호 테이프(12)를 픽업용 테이프로 바꿔 붙인다. 바꿔 붙일 때에는, 우선 개편화된 반도체 웨이퍼(11)의 이면측에 픽업용 테이프를 부착하고, 표면 보호 테이프(12)를 박리한다(전사 방식).
다음에, 상기 픽업용 테이프로부터 콜릿으로 개개의 칩마다 박리해서 픽업하고, 기판이나 리드 프레임에 접착 혹은 접합해서 탑재한다.
그리고, 필요에 따라 와이어 본딩 등에 의한 실장을 행하고, 패키지에 밀봉함으로써 반도체 장치를 완성시킨다.
상기한 바와 같은 제조 방법에 따르면, 엑스펀드 방식으로 반도체 웨이퍼를 분할할 때에, 레이저 조사로 형성한 개질층을 기점으로 해서 분할하므로, 분할이 시작되는 기점의 안정화와 고정밀도화를 꾀할 수 있고, 또한 미소 크랙 등의 발생도 억제할 수 있다. 따라서, 칩의 형상이 불균일하거나 외주에 물결이 생기거나 하는 것을 억제할 수 있어, 제조 수율을 향상시킬 수 있다.
또한, 다이싱 블레이드나 에칭 등으로 레이저 조사에 의한 개질층보다도 충분히 깊은 홈을 형성하므로, 두께 방향의 조사 위치를 바꿔서 몇 번이나 개질층을 형성할 필요가 없어 생산 효율이 높다. 더욱이, 홈 내에 레이저를 조사하므로, 레이저의 난반사를 억제할 수 있어, 웨이퍼 내부에 개질층을 형성할 수 있다.
또한, 이면 연삭에 의해, 다이싱 영역을 제거하므로, 홈의 형성 시에 생성된 흠집, 변형, 결정 결함, 열 데미지 등을 제거할 수 있다. 따라서, 제조된 반도체 칩은 데미지가 작고 고품위이다.
또한, 본 발명은 상기 제1, 제2 실시예에 한정되는 것이 아니라, 여러 가지 변형이 가능하다. 다음에, 변형예 1 내지 8에 대해서 설명한다.
(변형예 1)
도 10은, 전술한 제1, 제2 실시예에 있어서, 웨이퍼(11)의 이면에 홈(17)을 형성할 때에 이용되는 다이싱 장치의 일부를 추출해서 나타내고 있다. 이 장치는, 2개의 다이싱 블레이드(16-1, 16-2)를 구비하고 있다. 이들 다이싱 블레이드(16-1, 16-2)는, 칩의 폭에 대응하는 거리만큼 떨어져서 배치되어 있고, 다이싱 블레이드(16-1, 16-2)의 회전축의 1회의 주사(혹은 테이블 이동)로 2개의 홈(17, 17, …)을 형성하게 되어 있다.
이러한 다이싱 장치로 웨이퍼(11)의 이면에 홈(17)을 형성하면, 홈(17)의 형성 시간을 실질적으로 절반으로 단축할 수 있다.
물론, 3개 이상의 다이싱 블레이드로 홈을 형성하면, 보다 작업 능률을 높일 수 있다. 또한, 복수의 다이싱 블레이드를 칩의 폭의 정수배에 대응하는 거리만큼 떨어져서 배치해도 되는 것은 물론이다.
(변형예 2)
도 11은, 전술한 제1, 제2 실시예에 있어서, 웨이퍼(11)의 이면에 홈(17)과 개질층(20)을 형성할 때에 이용되는 장치의 일부를 추출해서 나타내고 있다. 이 장치는, 다이싱 블레이드(16)와 레이저 발생 장치(18)를 구비하고 있다. 이들 다이싱 블레이드(16)와 레이저 발생 장치(18)는 동일한 직선 위에 배치되어 있고, 1회의 주사(혹은 테이블 이동)로 홈(17)과 개질층(20)을 형성하게 되어 있다.
이러한 장치로 홈(17)과 개질층(20)을 형성하면, 제조 시간을 단축할 수 있다.
다이싱 블레이드(16)와 레이저 발생 장치(18)를 동일한 직선 위에 배치하지 않고, 인접한 직선 위에 배치하여, 다이싱 블레이드(16)로 홈(17)을 형성하고 있을 때에, 이미 형성한 인접하는 홈(17) 내에 레이저 발생 장치(18)로부터 레이저(19)를 조사해서 개질층(20)을 형성해도 된다.
(변형예 3)
상기 제1, 제2 실시예에서는, 다이싱의 대상으로 되는 웨이퍼(11)가 고정된 테이블(13)을 통해서 화상 인식 장치(15)에서 웨이퍼(11)의 주 표면에 형성되어 있는 화상이나 패턴에 기초하여, 다이싱 라인(또는 칩 분할 라인)이나 웨이퍼(11)에 형성하는 홈의 위치내기 등의 정보를 취득했다. 그러나, 다이싱 시에 상기 정보를 직접 취득하는 것은 아니고, 미리 취득해서 화상 인식 장치(15)에 기억해 놓고, 다이싱 시에 판독해서 이용해도 된다.
또한, 화상 인식 장치(15)를 상기 테이블(13)의 하면측에 배치했지만, 웨이퍼(11)의 이면측에 정보를 기록해 놓고, 화상 인식 장치(15)를 웨이퍼(11)의 상방에 배치하고, 이면측으로부터 정보를 취득하도록 해도 된다. 이 경우에는, 표면 보호 테이프(12)는 투명할 필요는 없다.
(변형예 4)
상기 제1, 제2 실시예에서는, 레이저 발생 장치(18)로부터 상기 홈(17) 내에 레이저(19)를 조사해서 개질층(20)을 형성하는 경우를 예로 들어 설명했지만, 웨이퍼(11)의 주 표면측에 레이저를 반사하는 막이 존재하지 않으면 웨이퍼(11)의 주 표면측으로부터 레이저를 조사하고, 주 표면측에 개질층(20)을 형성해서 분할의 기점으로 해도 된다.
(변형예 5)
상기 제1 실시예에서는, 표면 보호 테이프(12)가 부착된 상태에서 블레이킹을 행하여 웨이퍼를 분할했지만, 도 12에 도시한 바와 같이 블레이킹용의 시트(21)에 바꿔 붙이고 나서 블레이킹을 행해도 된다.
또한, 도 13에 도시한 바와 같이 웨이퍼(11)의 이면을 웨이퍼링(22)에 장착한 점착성 시트(23)에 부착하고, 표면 보호 테이프(12)를 박리한 상태에서 블레이킹해도 된다.
혹은, 도 14에 도시한 바와 같이 웨이퍼(11)의 이면을 웨이퍼 링(22)에 장착 한 점착성 시트(23)에 부착하고, 표면 보호 테이프(12)(혹은 블레이킹용의 시트(21))을 남긴 채로 블레이킹할 수도 있다.
(변형예 6)
상기 제2 실시예에서는, 표면 보호 테이프(12)가 부착된 상태에서 엑스펀드해서 웨이퍼를 분할했지만, 도 15에 도시한 바와 같이 웨이퍼(11)의 이면을 웨이퍼 링(22)에 장착한 점착성 시트(23)에 부착하고, 표면 보호 테이프(12)를 박리한 상태에서 엑스펀드를 행해도 된다.
(변형예 7)
상기 제1, 제2 실시예에서는, 표면 보호 테이프(12)를 픽업용 테이프에 바꿔 붙였지만, 픽업 장치에 칩의 표리를 반전하는 기구가 설치되어 있는 경우나, 트레이에 채울 경우에는 표면 보호 테이프(12)로부터 직접 개개의 반도체 칩을 박리해서 픽업해도 상관없다.
(변형예 8)
상기 제1, 제2 실시예에서는, 반도체 웨이퍼(11)의 주 표면측에 표면 보호 테이프(12)가 부착되어 있는 경우를 예로 들어 설명했지만, 표면 보호 테이프(12) 대신에 접착용 수지가 도포되어 있어도 된다.
전술한 바와 같이, 본 발명의 1개의 측면에 따르면, 생산성의 저하를 초래하지 않고서 반도체 웨이퍼를 분할할 때의 기점의 안정화와 고정밀도화를 꾀할 수 있어, 제조 수율을 향상시킬 수 있는 반도체 장치의 제조 방법을 얻을 수 있다.
이상 제1 및 제2 실시예와 변형예 1 내지 8을 이용해서 본 발명의 설명을 행 하였지만, 본 발명은 상기 각 실시예나 변형예에 한정되는 것이 아니라, 실시 단계에서는 그 요지를 일탈하지 않는 범위에서 여러 가지로 변형하는 것이 가능하다. 또한, 상기 각 실시예와 그 변형예에는 여러 가지 단계의 발명이 포함되어 있고, 개시되는 복수의 구성 요건의 적절한 조합에 의해 여러 가지 발명이 추출될 수 있다. 예를 들면 각 실시예와 그 변형예에 기재되는 전체 구성 요건으로부터 몇 개의 구성 요건이 삭제되어도, 발명이 해결하고자 하는 과제의 란에서 설명한 과제 중 적어도 하나를 해결할 수 있고, 발명의 효과의 란에서 설명되어 있는 효과 중 적어도 하나를 얻을 수 있는 경우에는, 이 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.
본 발명에 따르면, 생산성의 저하를 초래하지 않고서 반도체 웨이퍼를 분할할 때의 기점의 안정화와 고정밀도화를 꾀할 수 있어, 제조 수율을 향상시킬 수 있는 반도체 장치의 제조 방법을 얻을 수 있다.

Claims (5)

  1. 반도체 웨이퍼의 주 표면에 소자를 형성하는 공정과,
    상기 반도체 웨이퍼의 이면에, 다이싱 라인 또는 칩 분할 라인을 따라, 기계적 또는 화학적인 방법으로 홈을 형성하는 공정과,
    상기 홈 내에 레이저를 조사해서, 상기 반도체 웨이퍼의 상기 홈보다도 깊은 위치에 개질층을 형성하는 공정과,
    상기 개질층을 기점으로 해서 상기 반도체 웨이퍼를 분할하는 공정과,
    상기 반도체 웨이퍼의 이면을, 적어도 상기 홈의 깊이까지 제거하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 기계적인 방법은, 다이싱 블레이드에 의해 상기 반도체 웨이퍼의 이면에 홈을 형성하는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 화학적인 방법은, 에칭에 의해 상기 반도체 웨이퍼의 이면에 홈을 형성하는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 반도체 웨이퍼를 분할하는 공정은, 블레이킹(breaking)에 의해 상기 반도체 웨이퍼를 벽개하는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 소자를 형성하는 공정과 상기 홈을 형성하는 공정 사이에, 상기 반도체 웨이퍼의 표면측에 테이프를 부착하는 공정을 더 구비하고, 상기 반도체 웨이퍼를 분할하는 공정은, 상기 부착한 테이프를 엑스펀드(expand)해서 상기 개질층을 분리하는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
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