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KR100806607B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR100806607B1
KR100806607B1 KR1020060084105A KR20060084105A KR100806607B1 KR 100806607 B1 KR100806607 B1 KR 100806607B1 KR 1020060084105 A KR1020060084105 A KR 1020060084105A KR 20060084105 A KR20060084105 A KR 20060084105A KR 100806607 B1 KR100806607 B1 KR 100806607B1
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KR
South Korea
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line
local line
local
data signal
sense amplifier
Prior art date
Application number
KR1020060084105A
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English (en)
Inventor
임희준
Original Assignee
주식회사 하이닉스반도체
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Publication date
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Abstract

본 발명은 데이터를 전달하는 패스에서 센스앰프를 보조로 구비하여, 데이터의 전달을 보다 효율적으로 전달할 수 있는 반도체 메모리 장치를 구비하기 위한 것으로, 이를 위해 본 발명은 비트라인; 제1 로컬라인과 제2 로컬라인; 상기 비트라인과 상기 제1 로컬라인을 연결하기 위한 제1 연결부; 상기 제1 로컬라인과 상기 제2 로컬라인을 연결하기 위한 제2 연결부; 상기 비트라인에 인가된 데이터 신호를 감지 증폭하기 위한 비트라인 센스앰프부; 및 상기 제1 로컬라인에 인가된 데이터 신호를 감지 증폭하여 상기 제2 로컬라인으로 전달하기 위한 보조 센스앰프부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 비트라인 센스앰프부, 로컬라인, 글로벌라인.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 회로도.
도2는 도1에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 회로도.
도4는 도3에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
도5는 도3에 도시된 보조 센스앰프부를 제어하기 위한 제어부를 나타내는 블럭도.
도6은 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
T1 ~ T20 : 모스트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 데이터 전달라인에 관한 것이다.
반도체 메모리 장치는 다수의 데이터를 저장하고, 저장된 다수의 데이터를 중에서 원하는 데이터를 제공하기 위한 반도체 장치이다. 반도체 메모리 장치의 메인 동작에는 데이터를 저장하는 라이트동작과, 저장된 데이터중 선택된 데이터를 출력시키는 리드이 있다. 또한, 리드동작과 라이트 동작이 이루어지지 않는 경우에 리드/라이트 동작을 준비하는 프리차지 동작이 있다. 디램같이 캐패시터를 데이터 저장 단위로 사용하는 반도체 메모리 장치는 캐패시터에 저장된 신호의 자연적인 누설을 보상하기 위한 리프레쉬 동작도 수행한다.
반도체 메모리 장치는 효율적으로 많은 데이터를 저장하기 위해 데이터를 저장하는 기본구성요소인 단위셀을 매트릭스 형태로 배치하고 있다. 매트릭스 형태로 배치된 단위셀은 가로방향으로 가로지르는 다수의 워드라인과 세로방향으로 가로지르는 다수의 비트라인이 교차하는 다수의 지점에 각각 배치된다. 워드라인은 로우어드레스에 의해 대응되며, 비트라인은 컬럼어드레스에 대응된다. 일반적으로, 리드 또는 라이트 동작을 수행할 때에 먼저 로우어드레스를 입력받아 다수의 워드라인중 하나를 선택하고, 이어서 컬럼어드레스를 입력받아 다수의 비트라인중 하나를 선택한다. 선택된 워드라인과 비트라인에 의해 정해지는 단위셀의 데이터가 억세스될 데이터인 것이다.
효율적인 구성을 위해서 반도체 장치는 하나의 어드레스 입력 패드를 통해 로우어드레스와 컬럼어드레스를 입력받는다. 또한 데이터가 입출력되는 패드도 공 유하고 있는데, 리드동작시에는 입출력패드를 통해 데이터가 출력되며, 라이트 동작시에는 입출력패드를 통해 데이터가 입력된다. 따라서 단위셀과 입출력패드 사이에는 하나의 데이터 전달 패스가 있으며, 그 데이터 전달패스에는 리드동작시와 라이트 동작시에 데이터를 정해진 방향으로 전달해 주기 위한 라이트동작의 전달회로와 리드동작시의 전달회로가 배치된다.
도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 회로도이다.
도1을 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 단위셀(10), 비트라인 센스앰프부(20), 제1 연결부(30), 제1 프리차지부(40), 제2 연결부(50), 라이트드라이버(60), 제2 프리차지부(70), IO 센스앰프부(80), 리드드라이버(90)를 구비한다.
리드동작시에 관해 먼저 살펴보면, 워드라인(WL)이 활성화되면 모스트랜지스터(T0)가 턴온되고, 그로 인해 단위셀(10)의 캐패시터(CAP)에 저장된 데이터 신호가 비트라인(BLT)에 전달한다. 비트라인 센스앰프부(20)는 비트라인(BLT)에 인가된 데이터 신호를 비트라인바(BLB)와 비교하고, 증폭한다. 제1 연결부(30)는 감지 증폭되어 비트라인(BLT,BLB)에 인가된 데이터 신호를 연결신호(CSL)에 응답하여 제1 로컬라인(LIOT,LIOB)로 전달한다. 제2 연결부는 제1 로컬라인(LIOT,LIOB)에 인가된 데이터 신호를 연결신호(BSL)에 응답하여 제2 로컬라인(MIOT,MIOB)로 전달한다. IO 센스앰프부(80)는 제2 로컬라인(MIOT,MIOB)에 인가된 데이터 신호를 증폭하여 제3 로컬라인(MAQT,MAQB)으로 전달한다. 리드드라이버(90)는 제3 로컬라인(MAQT,MAQB)에 인가된 데이터 신호를 이용하여 글로벌라인(GIO)을 드라이빙한다. 글로벌라인(GIO)은 데이터 입출력패드에 연결되어 있다. 제1 프리차지부(40)는 제1 로컬라인(LIOT,LIOB)에 데이터가 인가되지 않을 때, 프리차지 신호(LIOEQ)에 응답하여 제1 로컬라인(LIOT,LIOB)이 프라치지전압(VBLP)으로 리셋될 수 있도록 하는 회로이다. 제2 프리차지부(60)는 제2 로컬라인(MIOT,MIOB)에 데이터가 인가되지 않을 때, 프리차지 신호(MIOPCB)에 응답하여 제2 로컬라인(MIOT,MIOB)이 프라치지전압(VCORE)으로 리셋될 수 있도록 하는 회로이다.
라이트 동작시를 살펴보면, 워드라인(WL)이 활성화되면 모스트랜지스터(T0)가 턴온되고, 그로 인해 단위셀(10)의 캐패시터(CAP)에 저장된 데이터 신호가 비트라인(BLT)에 전달한다. 비트라인 센스앰프부(20)는 비트라인(BLT)에 인가된 데이터 신호를 비트라인바(BLB)와 비교하고, 증폭한 다음 래치한다. 한편, 데이터 입출력패드를 통해 입력된 데이터 신호는 글로벌라인(GIO)에 인가된다. 라이트 드라이버(60)는 글로벌라인(GIO)에 인가된 데이터 신호를 제2 로컬라인(MIOT,MIOB)에 전달한다. 제2 연결부(50)는 제2 로컬라인(MIOT,MIOB)에 인가된 데이터 신호를 연결신호(BSL)에 응답하여 제1 로컬라인(LIOT,LIOB)으로 전달한다. 제1 연결부(30)는 제1 로컬라인(LIOT,LIOB)이 인가된 데이터 신호를 연결신호(CSL)에 응답하여 비트라인 센스앰프부(20)로 전달한다. 비트라인 센스앰프부(20)에 증폭되어 래치된 데이터 신호와 비트라인 센스앰프부(20)으로 전달된 데이터 신호가 같으면, 비트라인 센스앰프부에 래치된 데이터 신호는 그대로 유지가 된다. 만약 비트라인 센스앰프부에 증폭되어 래치된 데이터 신호와 비트라인 센스앰프부(20)로 전달된 데이터 신호가 같지 않으면, 비트라인 센스앰프부(20)에 래치된 데이터 신호는 전달된 데이 터 신호로 바뀐다. 비트라인 센스앰프부(20)에 최종적으로 래치된 데이터 신호가 단위셀(10)의 캐패시터(10)에 저장된다.
도2는 도1에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.
도2에 도시된 바와 같이, 연결신호(CSL)이 토글링함에 따라 제1 및 제2 로컬라인(LIOT/B, MIQT/B)에 데이터 신호가 인가되는 것을 볼 수 있다. 라이트 동작시에는 반도체 메모리 장치의 외부에서 데이터 신호가 전달되기 때문에, 데이터 신호의 드라이빙 능력이 크다. 따라서 제1 및 제2 로컬라인(LIOT/B, MIQT/B)이 완전히 풀업 또는 풀다운된다. 그러나, 리드동작시에는 내부의 단위셀에 저장된 데이터 신호를 증폭하여 외부로 출력하기 때문에, 데이터 신호의 드라이빙 능력이 매우 작다. 따라서 제1 및 제2 로컬라인(LIOT/B, MIQT/B)이 완전히 풀업 또는 풀다운되지 못하고, 다음 단으로 전달해줄 정도만 풀업 또는 풀다운된다.
계속해서 종래기술에 의한 반도체 메모리 장치의 문제점을 살펴본다. 리드 동작시 제1 연결부(30) 연결신호(CSL)에 응답하여 비트라인(BLT,BLB)와 제1 로컬라인(LIOT,LIOB)을 연결하게 되면, 비트라인(BLT,BLB)에 증폭된 데이터 신호가 프리차지 전압으로 프리차지 되어 있던 제1 로컬라인(LIOT/B) 및 제2 로컬라인(MIOT/B)으로 전달된다. 이 때 제2 연결부(50)는 인에이블 상태이다. 제1 로컬라인(LIOT/B) 및 제2 로컬라인(MIOT/B)에 있는 기생 캐패시터에 의해 비트라인(BLT,BLB)에 증폭된 데이터 신호가 제1 로컬라인(LIOT/B) 및 제2 로컬라인(MIOT/B)을 완전히 풀업 및 풀다운시키지 못하고, 일정한 폭으로만 풀업및 풀다운시키게 된다.
제1 로컬라인(LIOT/B) 및 제2 로컬라인(MIOT/B)에 있는 기생 캐패시터가 비 트라인 센스앰프부(20)에 의해 증폭된 데이터 신호의 드라이빙 능력보다 상대적으로 크기 때문에, 제1 로컬라인(LIOT/B) 및 제2 로컬라인(MIOT/B)을 충분히 풀업 및 풀다운시키지 못하게 되는 것이다.
제1 로컬라인(LIOT/B) 및 제2 로컬라인(MIOT/B)이 풀업 및 풀다운되는 폭이 너무 작으면, IO 센스앰프부(80)가 충분히 제2 로컬라인(MIOT,MIOB)에 인가된 데이터 신호를 감지할 수 없고, 따라서 출력되는 데이터 신호가 제대로 출력될 수 없다.
본 발명은 데이터를 전달하는 패스에서 센스앰프를 보조로 구비하여, 데이터의 전달을 보다 효율적으로 전달할 수 있는 반도체 메모리 장치를 구비함을 목적으로 한다.
본 발명은 비트라인; 제1 로컬라인과 제2 로컬라인; 상기 비트라인과 상기 제1 로컬라인을 연결하기 위한 제1 연결부; 상기 제1 로컬라인과 상기 제2 로컬라인을 연결하기 위한 제2 연결부; 상기 비트라인에 인가된 데이터 신호를 감지 증폭하기 위한 비트라인 센스앰프부; 및 상기 제1 로컬라인에 인가된 데이터 신호를 감지 증폭하여 상기 제2 로컬라인으로 전달하기 위한 보조 센스앰프부를 구비하는 반도체 메모리 장치를 제공한다.
본 발명은 비트라인과, 제1 로컬라인과 제2 로컬라인과, 상기 비트라인과 상기 제1 로컬라인을 연결하기 위한 제1 연결부과, 상기 제1 로컬라인과 상기 제2 로컬라인을 연결하기 위한 제2 연결부를 구비하는 반도체 메모리 장치의 구동방법에 있어서, 상기 비트라인에 인가된 데이터 신호를 감지 및 증폭하는 단계; 상기 비트라인에 감지 및 증폭된 데이터 신호를 상기 제1 연결부를 이용하여 상기 제1 로컬라인으로 전달하는 단계; 상기 제2 연결부를 이용하여 상기 제1 로컬라인과 상기 제2 로컬라인을 분리시키는 단계; 센스앰프를 이용하여 상기 제1 로컬라인에 인가된 데이터 신호를 증폭하여 상기 제2 로컬라인으로 전달하는 단계; 및 상기 제2 로컬라인에 인가된 데이터 신호를 출력하는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.
또한 본 발명은 비트라인; 제1 로컬라인과 제2 로컬라인; 상기 비트라인과 상기 제1 로컬라인을 연결하기 위한 제1 연결부; 상기 제1 로컬라인과 상기 제2 로컬라인을 연결하기 위한 제2 연결부; 상기 비트라인에 인가된 데이터 신호를 감지 증폭하기 위한 비트라인 센스앰프부; 상기 제2 로컬라인에 인가된 신호를 감지 증폭하기 위한 IO 센스앰프부;리드 동작시와 라이트 동작시에 상기 제2 로컬라인의 프리차지 전압을 서로 다르게 제어하기 위한 프리차지부; 및 리드 동작시에 상기 제1 로컬라인에 인가된 데이터 신호를 감지 증폭하여 상기 제2 로컬라인으로 전달하기 위한 보조 센스앰프부를 구비하는 반도체 메모리 장치를 제공한다.
본 발명은 리드, 라이트 동작시 데이터의 전달 패스에 보조 센스앰프를 추가로 구비하여 tRCD 특성을 향상시킬 수 있는 반도체 메모리 장치에 관한 것이다. 또한, 본 발명에 의한 반도체 메모리 장치는 퓨즈 옵션을 통해 보조 센스앰프를 제어 하고, 데이터 전달 패스의 프라치지 레벨을 리드시와 라이트시에 구분하여 보다 효율적으로 데이터를 전달할 수 있는 것에 관한 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.
반도체 메모리 장치는 단위셀(100), 비트라인 센스앰프부(200), 제1 연결부(300), 제1 프리차지부(400), 보조 센스앰프부(500), 제2 연결부(600), 라이트드라이버(700), 제2 프리차지부(800), IO 센스앰프부(900), 리드드라이버(950)를 구비한다.
리드동작시에 관해 먼저 살펴보면, 워드라인(WL)이 활성화되면 모스트랜지스터(T0)가 턴온되고, 그로 인해 단위셀(10)의 캐패시터(CAP)에 저장된 데이터 신호가 비트라인(BLT)에 전달한다. 비트라인 센스앰프부(200)는 비트라인(BLT)에 인가된 데이터 신호를 비트라인바(BLB)와 비교하고, 증폭한다. 제1 연결부(300)는 감지 증폭되어 비트라인(BLT,BLB)에 인가된 데이터 신호를 연결신호(CSL)에 응답하여 제1 로컬라인(LIOT,LIOB)로 전달한다. 제2 연결부(600)는 연결신호(BSL)에 응답하여 제1 로컬라인(LIOT,LIOB)과 제2 로컬라인(MIOT,MIOB)을 분리시킨다. 전달한다.
보조 센스앰프부(500)는 제1 로컬라인(LIOT,LIOB)에 인가된 데이터 신호를 감지하여 증폭한 다음 제2 로컬라인(MIOT,MIOB)으로 전달한다. 따라서 보조 센스앰프부(500)는 제1 로컬라인(LIOT,LIOB)에 인가된 데이터 신호만을 감지 증폭하게 된다. 보조 센스앰프부(500)가 데이터 신호를 증폭하여 전달하는 동작시에는 제1 로컬라인(LIOT,LIOB)에 생기는 기생 캐패시터만이 보조 센스앰프부에 영향을 주게 된다. 따라서 이전에 제1 로컬라인(LIOT,LIOB) 및 제2 로컬라인(MIOT,MIOB)에 의해 생기는 기생 캐패시터가 데이터를 전달할 때 영향을 줄 때보다 데이터 신호를 증폭하고 전달하기가 쉬워진다. IO 센스앰프부(900)는 제2 로컬라인(MIOT,MIOB)에 인가된 데이터 신호를 증폭하여 제3 로컬라인(MAQT,MAQB)으로 전달한다.
리드드라이버(950)는 제3 로컬라인(MAQT,MAQB)에 인가된 데이터 신호를 이용하여 글로벌라인(GIO)을 드라이빙한다. 글로벌라인(GIO)은 데이터 입출력패드에 연결되어 있다. 제1 프리차지부(400)는 제1 로컬라인(LIOT,LIOB)에 데이터가 인가되지 않을 때, 프리차지 신호(LIOEQ)에 응답하여 제1 로컬라인(LIOT,LIOB)이 프라치지전압(VBLP)으로 리셋될 수 있도록 하는 회로이다. 제2 프리차지부(60)는 제2 로컬라인(MIOT,MIOB)에 데이터가 인가되지 않을 때, 프리차지 신호(MIOPCB)에 응답하여 제2 로컬라인(MIOT,MIOB)이 프라치지전압(VCORE)으로 리셋될 수 있도록 하는 회로이다.
라이트 동작시를 살펴보면, 워드라인(WL)이 활성화되면 모스트랜지스터(T0)가 턴온되고, 그로 인해 단위셀(100)의 캐패시터(CAP)에 저장된 데이터 신호가 비트라인(BLT)에 전달한다. 비트라인 센스앰프부(200)는 비트라인(BLT)에 인가된 데이터 신호를 비트라인바(BLB)와 비교하고, 증폭한 다음 래치한다. 한편, 데이터 입 출력패드를 통해 입력된 데이터 신호는 글로벌라인(GIO)에 인가된다. 라이트 드라이버(700)는 글로벌라인(GIO)에 인가된 데이터 신호를 제2 로컬라인(MIOT,MIOB)에 전달한다. 제2 연결부(600)는 제2 로컬라인(MIOT,MIOB)에 인가된 데이터 신호를 연결신호(BSL)에 응답하여 제1 로컬라인(LIOT,LIOB)으로 전달한다. 제1 연결부(300)는 제1 로컬라인(LIOT,LIOB)이 인가된 데이터 신호를 연결신호(CSL)에 응답하여 비트라인 센스앰프부(200)로 전달한다. 비트라인 센스앰프부에 증폭되어 래치된 데이터 신호와 비트라인 센스앰프부(20)으로 전달된 데이터 신호가 같으면, 비트라인 센스앰프부에 래치된 데이터 신호는 그대로 유지가 된다. 만약 비트라인 센스앰프부에 증폭되어 래치된 데이터 신호와 비트라인 센스앰프부(200)로 전달된 데이터 신호가 같지 않으면, 비트라인 센스앰프부(20)에 래치된 데이터 신호는 전달된 데이터 신호로 바뀐다. 비트라인 센스앰프부(20)에 최종적으로 래치된 데이터 신호가 단위셀(100)의 캐패시터(10)에 저장된다.
이상과 같이 살펴본 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 비트라인(BLT,BLB)에서 제1 로컬라인(LIOT,LIOB)로 데이터 신호가 전달 될 때에, 즉, 비트라인(BLT,BLB)과 제1 로컬라인(LIOT,LIOB)의 데이터 신호 의한 차지 쉐어링이 일어 날때에 제2 로컬라인(MIOT,MIOB)는 분리되기 때문에 영향을 주기 않는다. 차지 쉐어링이 일어날 때에 코어전압(VCORE)으로 프라치자 되어 있던 제1 로컬라인(LIOT,LIOB)이 보다 쉽게 풀업 또는 풀다운될 수 있는 것이다.
따라서 비트라인 센스앰프(200)에 의해 감지 증폭된 데이터 신호가 보다 안정적으로 제1 로컬라인(LIOT,LIOB)로 전달될 수 있는 것이다. 그러므로 리드동작 시에 단위셀의 데이터 신호가 보다 안정적으로 외부로 출력될 수 있다.
도4는 도3에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.
도4에 도시된 바와 같이, 연결신호(CSL)가 토글링함에 따라 제1 및 제2 로컬라인(LIOT/B, MIQT/B)에 데이터 신호가 인가되는 것을 볼 수 있다. 라이트 동작시에는 반도체 메모리 장치의 외부에서 데이터 신호가 전달되기 때문에, 데이터 신호의 드라이빙 능력이 크다. 따라서 제1 및 제2 로컬라인(LIOT/B, MIQT/B)이 완전히 풀업 또는 풀다운된다. 그러나, 리드동작시에는 내부의 단위셀에 저장된 데이터 신호를 증폭하여 외부로 출력하기 때문에, 데이터 신호의 드라이빙 능력이 매우 작다. 따라서 제1 및 제2 로컬라인(LIOT/B, MIQT/B)이 완전히 풀업 또는 풀다운되지 못하고, 다음 단으로 전달해줄 정도만 풀업 또는 풀다운된다.
본 실시예에 따른 반도체 메모리 장치는 비트라인(BLT,BLB)에서 제1 로컬라인(LIOT,LIOB)로 데이터 신호가 전달될 때에 제2 연결부(600)에 의해 제1 로컬라인(LIOT,LIOB)과 제2 로컬라인(MIOT,MIOB)이 분리가 된다. 또한 제1 로컬라인(LIOT,LIOB)에 인가된 데이터 신호는 보조 센스앰프부(500)에 의해 감지 증폭되어 제2 로컬라인(MIOT,MIOB)으로 전달된다. 따라서 IO 센스앰프부(900)이 보다 쉽게 제2 로컬라인(MIOT,MIOB)에 인가된 데이터 신호를 이용하여 증폭동작을 할 수 있다.
도5는 도3에 도시된 보조 센스앰프부를 제어하기 위한 제어부를 나타내는 블럭도이다.
도5에 도시된 바와 같이, 보조 센스앰프부(500)를 제어하기 위한 제어부는 퓨즈부와, 제어부, 로컬 센스앰프 제어부를 구비한다. 퓨즈부는 구비된 퓨즈의 블로잉을 통해 제어신호를 출력하기 위한 것이다. 제어부는 제2 연결부(600)을 제어하기 위한 것이다. 로컬 센스앰프제어부는 보조 센스 앰프부를 제어하기 위한 것이다.
도6은 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.
도6에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 제2 프리차지부(800)와 IO 센스앰프부(900)의 사이에 리드 동작 또는 라이트 동작시에 제1 로컬라인(LIOT,LIOB)과 제2 로컬라인(MIOT,MIOB)이 프리차지 전압을 코어전압 또는 전원전압(VDD)으로 제어할 수 있는 프리차지 제어부(900A)를 구비하고 있다. 특히, 프리차지 제어부(900A)는 리드동작시에 제1 로컬라인(LIOT,LIOB)과 제2 로컬라인(MIOT,MIOB)이 전원전압으로 프리차지 될 수 있도록 제어한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 데이터를 전달하는 경로에 보조 센스앰프를 추가로 구비하여, 리드동작시 데이터 신호가 보다 효과적으로 데이터 전달라인을 통과하여 외부로 출력할 수 있다. 또한 프리차지 전압레벨을 리드와 라이트 동작시 서로 다르게 하여 보다 효과적으로 데이터 억세스 동작을 수행할 수 있다.

Claims (16)

  1. 비트라인;
    제1 로컬라인과 제2 로컬라인;
    상기 비트라인과 상기 제1 로컬라인을 연결하기 위한 제1 연결부;
    상기 제1 로컬라인과 상기 제2 로컬라인을 연결하기 위한 제2 연결부;
    상기 비트라인에 인가된 데이터 신호를 감지 증폭하기 위한 비트라인 센스앰프부; 및
    상기 제1 로컬라인에 인가된 데이터 신호를 감지 증폭하여 상기 제2 로컬라인으로 전달하기 위한 보조 센스앰프부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    글로벌라인; 및
    상기 제2 로컬라인에 인가된 데이터 신호를 감지 증폭하여 상기 글로벌 라인을 드라이빙 하기 위한 IO 센스앰프부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제2 연결부는
    리드동작시에 상기 제1 로컬라인과 상기 제2 로컬라인의 연결을 분리시키는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 로컬라인을 제1 프리차지 전압으로 셋팅하기 위한 제1 프리차지부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제2 로컬라인을 제2 프리차지 전압으로 셋팅하기 위한 제2 프리차지부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 글로벌라인을 통해 전달되는 라이트 데이터 신호를 상기 제2 로컬라인으로 전달하기 위한 라이트 드라이버를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 로컬라인과 상기 제2 로컬라인의 프리차지 전압으로 전원전압 또는 상기 전원전압보다 낮은 코어전압을 선택적으로 제공하기 위한 프리차지 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 프리차지 제어부는
    리드동작시에 상기 제1 및 제2 로컬라인의 프리차지전압으로 상기 전원전압을 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 보조 센스앰프부의 센싱동작을 제어하기 위한 제어부를 더 구비하고,
    상기 제어부는
    다수 구비된 퓨즈의 선택적인 블로잉에 따라 선택신호를 출력하는 퓨즈부;
    상기 선택신호에 응답하여 상기 보조 센스앰프부의 출력을 제어하기 위한 로컬 센스앰프 제어부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  10. 비트라인과, 제1 로컬라인과 제2 로컬라인과, 상기 비트라인과 상기 제1 로컬라인을 연결하기 위한 제1 연결부과, 상기 제1 로컬라인과 상기 제2 로컬라인을 연결하기 위한 제2 연결부를 구비하는 반도체 메모리 장치의 구동방법에 있어서,
    상기 비트라인에 인가된 데이터 신호를 감지 및 증폭하는 단계;
    상기 비트라인에 감지 및 증폭된 데이터 신호를 상기 제1 연결부를 이용하여 상기 제1 로컬라인으로 전달하는 단계;
    상기 제2 연결부를 이용하여 상기 제1 로컬라인과 상기 제2 로컬라인을 분리시키는 단계;
    센스앰프를 이용하여 상기 제1 로컬라인에 인가된 데이터 신호를 증폭하여 상기 제2 로컬라인으로 전달하는 단계; 및
    상기 제2 로컬라인에 인가된 데이터 신호를 출력하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  11. 제 10 항에 있어서,
    상기 제2 로컬라인에 데이터 신호가 인가되지 않을 때에 전원전압 레벨로 프리차지하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
  12. 제 10 항에 있어서,
    상기 제1 로컬라인에 인가된 데이터 신호를 증폭하기 전에 상기 제1 연결부에 의해 상기 비트라인과 상기 제1 로컬라인을 분리시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
  13. 삭제
  14. 비트라인;
    제1 로컬라인과 제2 로컬라인;
    상기 비트라인과 상기 제1 로컬라인을 연결하기 위한 제1 연결부;
    상기 제1 로컬라인과 상기 제2 로컬라인을 연결하기 위한 제2 연결부;
    상기 비트라인에 인가된 데이터 신호를 감지 증폭하기 위한 비트라인 센스앰프부;
    상기 제2 로컬라인에 인가된 신호를 감지 증폭하기 위한 IO 센스앰프부;
    리드 동작시와 라이트 동작시에 상기 제2 로컬라인의 프리차지 전압을 서로 다르게 제어하기 위한 프리차지부; 및
    리드 동작시에 상기 제1 로컬라인에 인가된 데이터 신호를 감지 증폭하여 상기 제2 로컬라인으로 전달하기 위한 보조 센스앰프부
    를 구비하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    리드동작시에 상기 제1 로컬라인과 상기 제2 로컬라인의 연결을 분리시키는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 프리차지부는
    리드동작을 위한 프리차지 전압으로는 전원전압을 사용하고, 라이트 동작을 위한 프리차지 전압으로는 코어전압을 사용하는 것을 특징으로 하는 반도체 메모리 장치.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0447584A (ja) * 1990-06-15 1992-02-17 Nec Corp 半導体メモリ
JPH11149784A (ja) 1997-11-19 1999-06-02 Nec Corp ダイナミック型半導体記憶装置
KR20000009115A (ko) * 1998-07-21 2000-02-15 김영환 2중 비트라인 센스앰프
KR20030086679A (ko) * 2002-05-06 2003-11-12 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 프리차지 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0447584A (ja) * 1990-06-15 1992-02-17 Nec Corp 半導体メモリ
JPH11149784A (ja) 1997-11-19 1999-06-02 Nec Corp ダイナミック型半導体記憶装置
KR20000009115A (ko) * 1998-07-21 2000-02-15 김영환 2중 비트라인 센스앰프
KR20030086679A (ko) * 2002-05-06 2003-11-12 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 프리차지 방법

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