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KR100695524B1 - 반도체메모리소자 및 그의 구동방법 - Google Patents

반도체메모리소자 및 그의 구동방법 Download PDF

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KR100695524B1
KR100695524B1 KR1020040031880A KR20040031880A KR100695524B1 KR 100695524 B1 KR100695524 B1 KR 100695524B1 KR 1020040031880 A KR1020040031880 A KR 1020040031880A KR 20040031880 A KR20040031880 A KR 20040031880A KR 100695524 B1 KR100695524 B1 KR 100695524B1
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Abstract

본 발명은 쓰기시간을 줄일 수 있으며 셀프리프레쉬 주기를 늘릴 수 있는 반도체메모리소자 및 이를 위한 구동방법을 제공하기 위한 것으로, 이를 위한 본 발명은 메모리셀 어레이; 상기 메모리셀 어레이의 비트라인을 감지증폭하기 위한 다수의 비트라인감지증폭기를 포함하는 비트라인감지증폭기 어레이; 액티브 커맨드에 응답하여 비트라인감지증폭기에 연결된 비트라인을 오버드라이빙하고, 프리차지 커맨드에 응답하여 상기 비트라인을 오버드라이빙하기 위한 비트라인감지증폭기 구동제어수단을 구비하는 반도체 메모리 소자를 제공한다.
또한, 액티브커맨드에 응답하여 비트라인을 오버드라이빙전압으로 구동하는 제1단계; 상기 제1단계 이후에, 상기 비트라인을 노말전압으로 드라이빙하는 제2단계; 및 상기 제2단계 이후에, 프리차지커맨드가 입력된 후 워드라인이 비활성화되기 이전에 상기 비트라인을 오버드라이빙전압으로 구동하는 제3단계를 갖는 메모리소자의 비트라인감지증폭기 드라이빙 방법을 제공한다.
tWR, 리프레쉬 특성, 비트라인 감지증폭기, 오버드라이빙, 전압레벨

Description

반도체메모리소자 및 그의 구동방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
도 1은 종래기술에 따른 반도체 메모리 소자의 블록 구성도.
도 2는 도 1의 블록의 동작 파형도.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 블록 구성도.
도 4는 도 3의 BLSA 구동제어신호 생성부의 내부 회로도.
도 5는 도 3의 BLSA 전원라인 드라이빙부의 내부 회로도.
도 6은 도 3의 블록의 동작 파형도.
* 도면의 주요 부분의 부호에 대한 설명
100 : 내부신호 생성부
200 : BLSA 구동제어신호 생성부
본 발명은 반도체 설계 기술에 관한 것으로, 더 자세히는 쓰기시간을 줄일 수 있으며 셀프리프레쉬 주기를 늘릴 수 있는 반도체메모리소자 및 이를 위한 구동방법에 관한 것이다.
메모리 소자의 저 전력화를 위하여 낮은 구동전압을 사용하게 되면서, DRAM을 비롯한 메모리 소자에서 감지증폭기의 동작을 돕기 위한 여러가지 기술적 보완들이 있어 왔는데, 그 중 하나가 감지증폭기의 오버드라이빙 구조이다.
통상적으로, 로우 어드레스에 의해서 활성화된 워드라인에 연결된 다수개의 메모리셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 센싱하여 증폭하게 된다.
상기의 과정 중, 수천 개의 비트라인 감지증폭기가 동시에 동작을 시작하므로, 이를 구동하기 위한 충분한 양의 전류를 공급할 수 있는가 여부에 따라서, 비트라인 감지증폭기 구동시간이 결정된다. 그러나 메모리 소자의 저전력화 추세에 따른 동작 전압의 저하에 의해 충분한 양의 전류를 일순간에 공급하는데는 무리가 있다. 이를 해결하기 위해, 비트라인 감지증폭기의 동작 초기(셀과 비트라인간 전하공유 직후)에 BLSA 전원라인 RTO에 통상적으로 공급되는 노말전원(통상, 내부코어전압) 보다 높은 고전압을 순간적으로 공급하는 비트라인 감지증폭기 오버드라이빙 구조를 채택하게 되었다.
도 1은 종래기술에 따른 반도체 메모리 소자의 블록 구성도이다.
도 1를 참조하면, 종래기술에 따른 반도체 메모리 소자는 메모리셀어레이블록(50)과, 메모리셀의 데이터가 유입되는 비트라인 쌍(BL 및 BLB)의 전압차를 감지하여 증폭하기 위한 다수의 비트라인 감지증폭기를 구비하는 비트라인 감지증폭기 어레이(40)와, BLSA 전원라인 RTO 및 SZ에 구동전압을 인가하기 위한 BLSA 전원라인 드라이빙부(30)와, 외부커맨드(PCG, ACT)를 인가받기 위한 내부신호 생성부(10)와, 내부신호 생성부(10)에 제어받아 BLSA 전원라인 드라이빙부(30)를 제어하는 신호를 생성하기 위한 BLSA 구동제어신호 생성부(20)를 구비한다.
도 2는 도1의 동작파형도로써, 이를 참조하여 동작을 살펴보도록 한다.
먼저, 액티브커맨드(ACT)가 활성화되면 메모리셀의 데이터가 비트라인 쌍(BL 및 BLB)에 인가된다. 또한, 내부신호 생성부(10)가 이에 응답하여 제1 비트라인감지증폭기 인에이블신호 SAEN를 활성화시킨다. BLSA 구동제어신호 생성부(20)가 제1 비트라인감지증폭기 구동신호 SAEN에 응답하여 오버드라이빙 제어신호(SP1B)를 일정시간 동안 활성화시켜, BLSA 전원라인 RTO에 외부전압(VEXT)이 인가되도록 한다. 따라서, 비트라인 쌍(BL 및 BLB)에 인가된 메모리셀의 데이터가 보다 빠르게 감지 및 증폭된다. 이어, 비트라인 쌍(BL 및 BLB)의 전압레벨이 일정이상 확보되면, BLSA 구동제어신호 생성부(20)는 오버드라이빙 제어신호(SP1B)의 비활성화 시키고 노말드라이빙 제어신호 SP2B를 활성화시킨다. 따라서, BLSA 전원라인 RTO에는 코어전압(VCORE)이 인가된다.
이어, 도면에는 도시되지 않았으나 입력되는 읽기커맨드 또는 쓰기 커맨드에 의한 동작이 수행된다.
이후, 프리차지커맨드(PCG)가 활성화되면 내부신호 생성부(10)는 제1 비트라인감지증폭기 인에이블신호 SAEN를 비활성화시키며, BLSA 구동제어신호 생성부(20)는 이에 응답하여 노말드라이빙 제어신호 SP2B를 비활성화 시킨다.
참고적으로, 제1 비트라인감지증폭기 인에이블신호 SAEN에 응답하여 BLSA 구동제어신호 생성부(20)는 BLSA 전원라인 SZ에 접지전원전압 VSS를 인가시키기 위한 노말전압드라이빙신호 SN를 활성화시킨다.
한편, 이러한 종래기술을 이용하는 경우 외부전압 레벨이 불안정하면, 메모리소자의 쓰기시간이 길어지며 메모리셀 데이터의 전압레벨이 낮아져 잦은 셀프리프레쉬를 필요로한다.
예를들어, 외부전압의 레벨이 낮아지면, 이를 기준으로 생성되는 코어전압의 레벨 또한 낮아진다. 따라서, 이에의해 드라이빙되는 BLSA 전원라인 RTO의 레벨도 낮아져 메모리셀의 데이터가 원하는 레벨까지 상승하지 못하고 저장되므로, 이후 잦은 셀프리프레쉬가 요구된다.
또한, 쓰기커맨드가 인가되는 경우, 씌여질 데이터가 기존 메모리셀의 데이터가 확보된 비트라인 쌍에 오버라이트된다. 따라서, 외부전압이 낮아지면, 씌여질 데이터가 비트라인 쌍에 오버라이트되어 비트라인 쌍의 전압레벨이 반전 및 증폭되는 시간인, 쓰기-리커버리시간이 길어져 소자의 동작시간에 제한이 된다.
이와같은 문제점은 외부전압 레벨이 불안정하여 발생될 뿐 아니라, 공정의 고집적도에 따른 메모리 공정상의 문제로 인해서도 코어전압의 동작 범위가 낮아진다. 공정의 고집적도에 따라 셀의 억세스트랜지스터의 크기가 작아짐에 따라 콘택 공정이 어려워져, 콘택이 잘못되어지게 되어 코어전압의 동작 범위가 낮아진다.
전술한 바와 같이 외부전압이 낮아지게되거나 제조공정 등의 문제로 인하여 코어전압의 동작 범위가 낮아지면, 쓰기시간이 길어져 소자의 동작시간에 제한이되 며, 보다 잦은 셀프리프레쉬동작이 필요로 하게된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 쓰기시간을 줄일 수 있으며 셀프리프레쉬 주기를 늘릴 수 있는 반도체메모리소자 및 이를 위한 구동방법을 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명은,
메모리셀 어레이;
상기 메모리셀 어레이의 비트라인을 감지증폭하기 위한 다수의 비트라인감지증폭기를 포함하는 비트라인감지증폭기 어레이;
액티브 커맨드 및 프리차지 커맨드에 응답하여 로우액티브시간(tRAS)에 대응하는 활성화 구간을 갖는 제1 비트라인감지증폭기 인에이블신호와 상기 제1 비트라인감지증폭기 인에이블신호의 활성화 시점을 기준으로 상기 로우액티브시간(tRAS) 보다 일정 시간만큼 짧은 활성화 구간을 갖는 제2 비트라인감지증폭기 인에이블신호를 생성하기 위한 내부신호 생성수단;
상기 비트라인감지증폭기의 전원라인을 노말드라이빙 또는 오버드라이빙하기 위한 비트라인감지증폭기 전원라인 구동수단; 및
상기 제1 및 제2 비트라인감지증폭기 인에이블신호에 응답하여 상기 비트라인감지증폭기 전원라인 구동수단을 제어하기 위한 드라이빙 제어신호를 생성하기 위한 드라이빙 제어신호 생성수단을 구비하고,
상기 드라이빙 제어신호 생성수단은,
상기 제1 및 제2 비트라인감지증폭기 인에이블신호에 응답하여 오버드라이빙 제어신호를 생성하기 위한 오버드라이빙제어신호 생성부와,
상기 제2 비트라인감지증폭기 인에이블신호와 상기 오버드라이빙제어신호에 응답하여 노말드라이빙 제어신호를 활성화시키기 위한 노말드라이빙 제어신호 생성부를 구비하는 반도체메모리소자를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체메모리소자의 내부 블록 구성도이다.
도 3을 참조하면, 일 실시예에 따른 반도체 메모리 소자는 메모리셀 어레이블록(500)과, 메모리셀 어레이블록(500)의 비트라인을 감지증폭하기 위한 다수의 비트라인감지증폭기를 포함하는 비트라인감지증폭기 어레이(400)와, 액티브 커맨드(ACT) 및 프리차지 커맨드(PCG)에 응답하여 로우액티브시간(tRAS)에 대응하는 활성화 구간을 갖는 제1 비트라인감지증폭기 인에이블신호 SAEN와, 제1 비트라인감지증폭기 인에이블신호 SAEN의 활성화 시점을 기준으로 로우액티브시간(tRAS) 보다 일정 시간만큼 짧은 활성화 구간을 갖는 제2 비트라인감지증폭기 인에이블신호 SAEN_PCG를 생성하기 위한 내부신호 생성부(100)와, BLSA 전원라인 RTO을 노말드라이빙 또는 오버드라이빙하기 위한 BLSA 전원라인 드라이빙부(300)와, 제1 및 제2 비트라인감지증폭기 인에이블신호(SAEN 및 SEAN_PCG)에 응답하여 BLSA 전원라인 드라이빙부(300)를 제어하기 위한 드라이빙 제어신호(SP1, SP2, SN)를 생성하기 위한 BLSA 구동제어신호 생성부(200)를 구비한다.
참고적으로, 내부신호 생성부(100), BLSA 구동제어신호생성부(200) 및 BLSA 전원라인 드라이빙부(300)는 액티브 커맨드(ACT)에 응답하여 비트라인감지증폭기에 연결된 전원라인 RTO를 오버드라이빙하고, 프리차지 커맨드(PCG)에 응답하여 상기 전원라인 RTO를 다시 오버드라이빙하기 위한 것으로 이를 비트라인감지증폭기 구동제어부라 할 수 있다.
도 4는 도 3의 BLSA 구동제어신호 생성부(200)의 내부 회로도이다.
도 4를 참조하여 살펴보면, BLSA 구동제어신호 생성부(200)는 제1 비트라인감지증폭기 인에이블신호 SAEN 및 제2 비트라인 감지증폭기 인에이블신호 SAEN_PCG에 응답하여 오버드라이빙 제어신호(SP1)를 소정시간(td1, td2) 동안 활성화시키기 위한 오버드라이빙제어신호 생성부(220)와, 제2 비트라인감지증폭기 인에이블신호 SAEN_PCG와 상기 오버드라이빙제어신호(SP1)에 응답하여 노말드라이빙 제어신호(SP2)를 활성화시키기 위한 노말드라이빙 제어신호 생성부(240)를 구비한다.
그리고, 오버드라이빙 제어신호 생성부(220)는 제2 비트라인감지증폭기 인에이블신호 SAEN_PCG를 지연시키기 위한 지연부(222a)와, 지연부(222a)의 출력신호를 반전시키기 위한 인버터(I1)와, 제2 비트라인감지증폭기 인에이블신호 SAEN_PCG와 인버터(I1)의 출력신호를 입력으로 하는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시키기 위한 인버터(I2)로 구현되어, 제2 비트라인감지증폭기 인에이블신호 SAEN_PCG의 활성화 시 오버드라이빙 제어신호(SP1)를 지연부(222a)가 갖는 지연시간(td1) 동안 활성화시키기 위한 초기 오버드라이빙부(222)와, 제2 비트라인감지증폭기 인에이블신호 SAEN_PCG를 반전시키기 위한 인버터(I3)와, 인버터(I3)의 출력신호와 제1 비트라인감지증폭기 인에이블신호 SAEN를 입력으로 갖는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력신호를 반전시키기 위한 인버터(I4)와, 인버터(I4)의 출력신호를 소정시간(td2) 동안 지연시키기 위한 지연부(222b)와, 지연부(222b)의 출력신호를 반전시키기 위한 인버터(I5)와, 인버터(I4, I5)의 출력신호를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 반전시키기 위한 인버터(I6)로 구현되어, 제2 비트라인감지증폭기 인에이블신호 SAEN_PCG의 비활성화 및 제1 비트라인감지증폭기 인에이블신호(SAEN)의 활성화 시 오버드라이빙 제어신호(SP1)를 지연부 222b가 갖는 지연시간(td2) 동안 활성화시키기 위한 후기 오버드라이빙부(224)와, 초기 오버드라이빙부(222)와 후기 오버드라이빙부(224)의 출력신호를 조합하여 오버드라이빙 제어신호(SP1)를 출력하기 위한 노어게이트(NR1)로 구현된다.
또한, 노말드라이빙 제어신호 생성부(240)는 제2 비트라인감지증폭기 인에이블신호 SAEN_PCG를 지연시키기 위한 인버터(I7, I8)와, 오버드라이빙 제어신호(SP1)를 반전시키기 위한 인버터(I9)와, 인버터(I8, I9)의 출력신호를 입력으로 갖는 낸드게이트(ND4)와, 낸드게이트(ND4)의 출력신호를 반전시켜 노말드라이빙 제어신호(SP2)로 출력하기 위한 인버터(I10)로 구현된다.
도 5는 도 3의 BLSA 전원라인 드라이빙부(300)의 내부 회로도이다.
도 5를 참조하면, BLSA 전원라인 드라이빙부(300)는 노말드라이빙 제어신호(SP2)에 응답하여 BLSA 전원라인 RTO에 코어전압(VCORE)을 드라이빙하기 위한 PMOS트랜지스터(PM1)와, 오버드라이빙 제어신호(SP1)에 응답하여 BLSA 전원라 인 RTO에 외부전압(VEXT)을 드라이빙하기 위한 PMOS트랜지스터(PM2)와, 노말드라이빙 제어신호(SN)에 응답하여 BLSA 전원라인 SZ에 구동전압 VSS를 드라이빙하기 위한 NMOS트랜지스터(NM1)와, 균등화신호(bleq)에 응답하여 BLSA 전원라인 RTO 및 SZ를 동일한 전압레벨로 유지하기 위한 NMOS트랜지스터(NM2)를 구비한다.
참고적으로, 외부전압(VEXT)은 코어전압(VCORE)보다 높은 전압레벨을 갖는다.
도 6은 도 3의 블록 구성도의 동작 파형도로써, 이를 통해 반도체메모리소자의 동작을 살펴보도록 한다.
도 6을 참조하면 본 발명에 따른 메모리소자의 비트라인감지증폭기 드라이빙 방법은, 액티브커맨드(ACT)에 응답하여 전원라인 RTO를 오버드라이빙전압으로 구동하는 제1단계(td1 구간)와, 상기 제1단계 이후에 상기 전원라인 RTO를 노말전압으로 드라이빙하는 제2단계, 및 상기 제2단계 이후에 프리차지커맨드(PCG)가 입력된 후 워드라인이 비활성화되기 이전에(워드라인은 프리차지커맨드가 입력된 이후로서 제1비트라인 인에이블신호의 비활성화 시점에 함께 비활성화된다) 상기 전원라인 RTO를 오버드라이빙전압으로 구동하는 제3단계를 갖는다.
구체적으로, 먼저, 액티브 커맨드(ACT)가 활성화되면 메모리셀어레이블록(500)의 데이터가 비트라인 쌍(BL, BLB)에 인가된다, 또한, 내부신호 생성부(100)가 이에 응답하여 제1 및 제2 비트라인감지증폭기 인에이블신호(SAEN 및 SAEN_PCG)를 활성화시킨다. BLSA 구동제어신호 생성부(200)가 제2 비트라인감지증폭기 인에이블신호 SAEN_PCG의 활성화에 응답하여 오버드라이빙 제어신호(SP1)를 소정시간(td1) 동안 활성화시켜, BLSA 전원라인 RTO에 외부전압(VEXT)이 인가되도록 한다. 따라서, 비트라인 쌍(BL 및 BLB)에 인가된 메모리셀의 데이터가 보다 빠르게 감지 및 증폭된다. 이어, 비트라인 쌍(BL 및 BLB)의 전압레벨이 일정이상 확보되면, BLSA 구동제어신호 생성부(200)는 오버드라이빙 제어신호(SP1)의 비활성화 시키고 노말드라이빙 제어신호(SP2)를 활성화시킨다.
이후, 프리차지커맨드(PCG)가 활성화되면 내부신호 생성부(100)에 생성되는 제2 비트라인감지증폭기 인에이블신호 SAEN_PCG는 비활성화된다. BLSA 구동제어신호 생성부(200)는 이에 응답하여 노말드라이빙 제어신호(SP2)를 비활성화시키고, 오버드라이빙 제어신호(SP1)를 소정시간(td2) 동안 활성화시킨다. 따라서, 프리차지커맨드(PCG)로 인해 워드라인이 비활성화되기 이전에 비트라인 쌍(BL, BLB)에 외부전압이 인가되도록 하여 전압레벨을 향상시켜 보다 빠르게 메모리셀에 데이터를 저장할 수 있다. 이어, BLSA 구동제어신호 생성부(200)가 제1 비트라인감지증폭기 인에이블신호 SAEN를 비활성화시켜 워드라인이 비활성화되어 비트라인 쌍의 데이터가 메모리셀에 저장되도록 한다.
전술한 본 발명을 사용하는 경우 외부전압이 낮아져 코어전압의 구동범위가 낮아진 경우에도 프리차지동작의 수행 직전에 BLSA 전원라인 RTO에 코어전압보다 높은 외부전압을 인가하므로, 쓰기-리커버리시간을 줄일 수 있다.
또한, 메모리셀의 전압레벨이 종래기술에 비해 보다 높은 전압레벨을 갖게되어 셀프리프레쉬 주기를 늘릴 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 외부전압의 레벨이 낮아져 코어전압의 구동범위가 낮아진 경우에도 프리차지 동작의 수행 직전에 비트라인 쌍을 코어전압보다 높은 외부전압 으로 구동하므로, 코어전압의 레벨에 영향받지 않고 쓰기시간을 줄일 수 있으며, 또한 셀프리프레쉬 주기를 늘릴 수 있다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 메모리셀 어레이;
    상기 메모리셀 어레이의 비트라인을 감지증폭하기 위한 다수의 비트라인감지증폭기를 포함하는 비트라인감지증폭기 어레이;
    액티브 커맨드 및 프리차지 커맨드에 응답하여 로우액티브시간(tRAS)에 대응하는 활성화 구간을 갖는 제1 비트라인감지증폭기 인에이블신호와 상기 제1 비트라인감지증폭기 인에이블신호의 활성화 시점을 기준으로 상기 로우액티브시간(tRAS) 보다 일정 시간만큼 짧은 활성화 구간을 갖는 제2 비트라인감지증폭기 인에이블신호를 생성하기 위한 내부신호 생성수단;
    상기 비트라인감지증폭기의 전원라인을 노말드라이빙 또는 오버드라이빙하기 위한 비트라인감지증폭기 전원라인 구동수단; 및
    상기 제1 및 제2 비트라인감지증폭기 인에이블신호에 응답하여 상기 비트라인감지증폭기 전원라인 구동수단을 제어하기 위한 드라이빙 제어신호를 생성하기 위한 드라이빙 제어신호 생성수단을 구비하고,
    상기 드라이빙 제어신호 생성수단은,
    상기 제1 및 제2 비트라인감지증폭기 인에이블신호에 응답하여 오버드라이빙 제어신호를 생성하기 위한 오버드라이빙제어신호 생성부와,
    상기 제2 비트라인감지증폭기 인에이블신호와 상기 오버드라이빙제어신호에 응답하여 노말드라이빙 제어신호를 활성화시키기 위한 노말드라이빙 제어신호 생성부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 오버드라이빙 제어신호 생성부는,
    상기 제2 비트라인감지증폭기 인에이블신호를 지연시키기 위한 제1 지연부와, 상기 제1 지연부의 출력신호를 반전시키기 위한 제1 인버터와, 상기 제2 비트라인감지증폭기 인에이블신호와 상기 제1 인버터의 출력신호를 입력으로 하는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호를 반전시키기 위한 제2 인버터로 구현되어,
    상기 오버드라이빙 제어신호를 상기 제2 비트라인감지증폭기 인에이블신호의 활성화시 상기 제1 지연부가 갖는 지연시간 동안 활성화시키기 위한 초기 오버드라이빙부;
    상기 제2 비트라인감지증폭기 인에이블신호를 반전시키기 위한 제3 인버터와, 상기 제3 인버터의 출력신호와 상기 제1 비트라인감지증폭기 인에이블신호를 입력으로 갖는 제2 낸드게이트와, 상기 제2 낸드게이트의 출력신호를 반전시키기 위한 제4 인버터와, 상기 제4 인버터의 출력신호를 지연시키기 위한 제2 지연부와, 상기 제2 지연부의 출력신호를 반전시키기 위한 제5 인버터와, 상기 제5 인버터의 출력신호를 입력으로 갖는 제3 낸드게이트와, 상기 제3 낸드게이트의 출력신호를 반전시키기 위한 제6 인버터로 구현되어,
    상기 제2 비트라인감지증폭기 인에이블신호의 비활성화 및 상기 제1 비트라인감지증폭기 인에이블신호의 활성화 시 상기 오버드라이빙 제어신호를 상기 제2 지연부가 갖는 지연시간 동안 활성화시키기 위한 말기 오버드라이빙부; 및
    상기 초기 오버드라이빙부와 말기 오버드라이빙부의 출력신호를 조합하여 상기 오버드라이빙 제어신호를 출력하기 위한 논리조합부로 구현되는 것
    을 특징으로 하는 반도체메모리소자.
  6. 제4항에 있어서,
    상기 노말드라이빙 제어신호 생성부는,
    상기 제2 비트라인감지증폭기 인에이블신호를 지연시키기 위한 제1 및 제2 인버터와, 상기 오버드라이빙제어신호를 반전시키기 위한 제3 인버터와, 상기 제3 인버터의 출력신호를 입력으로 갖는 낸드게이트와, 상기 낸드게이트의 출력신호를 반전시켜 상기 노말드라이빙 제어신호로 출력하기 위한 인버터로 구현되는 것
    을 특징으로 하는 반도체메모리소자.
  7. 제5항에 있어서,
    상기 노말드라이빙 제어신호 생성부는,
    상기 제2 비트라인감지증폭기 인에이블신호를 지연시키기 위한 제7 및 제8 인버터와, 상기 오버드라이빙 제어신호를 반전시키기 위한 제9 인버터와, 상기 제9 인버터의 출력신호를 입력으로 갖는 제4 낸드게이트와, 상기 제4 낸드게이트의 출력신호를 반전시켜 상기 노말드라이빙 제어신호로 출력하기 위한 제10 인버터로 구현되는 것
    을 특징으로 하는 반도체메모리소자.
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