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KR102704096B1 - 증폭기 회로 및 메모리 - Google Patents

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KR102704096B1
KR102704096B1 KR1020190070607A KR20190070607A KR102704096B1 KR 102704096 B1 KR102704096 B1 KR 102704096B1 KR 1020190070607 A KR1020190070607 A KR 1020190070607A KR 20190070607 A KR20190070607 A KR 20190070607A KR 102704096 B1 KR102704096 B1 KR 102704096B1
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voltage
amplifier
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bit line
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김석민
정성욱
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에스케이하이닉스 주식회사
연세대학교 산학협력단
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Abstract

증폭기 회로는, 제1라인의 전압을 반전해 상기 제1라인보다 캐패시턴스가 적은 제2라인을 구동하는 제1증폭부; 및 상기 제2라인의 전압을 반전해 상기 제1라인을 구동하는 제2증폭부를 포함하고, 증폭 동작의 시작시에 상기 제1증폭부가 상기 제2증폭부보다 먼저 활성화될 수 있다.

Description

증폭기 회로 및 메모리 {AMPLIFIER CIRCUIT AND MEMORY}
본 특허 문헌은 회로 설계기술에 관한 것으로, 더욱 자세하게는 증폭기 회로 및 메모리에 관한 것이다.
메모리는 외부에서 입력되는 데이터를 쓰고(write), 저장된(written) 데이터를 읽는(read) 동작을 기본으로 한다. 데이터를 보관하는 기본단위를 셀(cell)이라고 하는데, 메모리는 하나의 데이터를 저장하기 위하여 하나의 캐패시터(capacitor)를 구비한다. 캐패시터에 저장되어 있는 데이터를 읽어내고 이를 정확히 외부에 전달하기 위해서는 셀에 저장되어 있는 데이터의 극성을 정확히 판단해야 한다. 메모리 장치에서는 데이터를 판단/증폭시키는 증폭기 회로로서 비트라인 센스앰프(BLSA: BitLine Sense Amplifier)를 구비하고 있다.
비트라인의 구조에는 폴디드 비트라인 구조(folded bitline scheme)와 오픈 비트라인 구조(open bitline scheme)가 존재하는데, 면적 상 오픈 비트라인 구조가 더 유리해 최근에는 오픈 비트라인 구조가 주로 사용된다.
도 1은 오픈 비트라인 구조가 적용된 메모리에서 비트라인 센스앰프와 셀 어레이를 도시한 도면이다.
도 1을 참조하면, 셀 어레이(CA)는 복수의 워드라인(WL0~WLN) 및 이와 교차하는 비트라인들(BL0, BLB1)의 접속점에 각각 메모리 셀(MC)을 구비한다. 셀 어레이(CA)의 비트라인들(BL0, BLB1)은 각각 상하에 위치한 서로 다른 비트라인 센스앰프들(101, 102)로 연결된다.
비트라인 센스앰프(101)는 비트라인들(BL0, BLB0) 간의 전압 차이를 증폭하는 방식으로 데이터를 감지 증폭한다. 비트라인 센스앰프(101)의 증폭 동작 이전에 비트라인들(BL0, BLB0) 중 하나의 비트라인으로만 메모리 셀의 데이터가 차지 쉐어링(charge sharing)되어 데이터의 논리 레벨에 따라 전압이 높아지거나 낮아지며 나머지 하나의 비트라인은 증폭의 기준이 될 수 있다.
비트라인 센스앰프(102)는 비트라인들(BL1, BLB1) 간의 전압 차이를 증폭하는 방식으로 데이터를 감지 증폭한다. 비트라인 센스앰프(102)의 증폭 동작 이전에 비트라인들(BL1, BLB1) 중 하나의 비트라인으로만 메모리 셀의 데이터가 차지 쉐어링되어 데이터의 논리 레벨에 따라 전압이 높아지거나 낮아지며 나머지 하나의 비트라인은 증폭의 기준이 될 수 있다.
도 2는 메모리에 포함되는 수많은 비트라인 센스앰프들과 셀 어레이들을 도시한 도면이다.
도 2를 참조하면, 메모리는 다수의 셀 어레이들(CA_0~CA_14)을 포함하고, 셀 어레이들(CA_0~CA_14) 사이에 센스앰프 어레이(SA_ARRAY_0~15)가 배치될 수 있다. 오픈 비트라인 구조에서는, 앞서 설명한 바와 같이 셀 어레이들(CA_0~CA_14)에 저장된 데이터를 감지 증폭하기 위해 해당 셀 어레이의 상하에 위치한 센스앰프 어레이(SA_ARRAY_0~15)가 이용될 수 있다.
한편, 가장자리(edge) 영역에는 더미 셀 어레이들(CA_DUMMY_0, CA_DUMMY_1)이 배치되는데, 더미 셀 어레이(CA_DUMMY_0)의 데이터는 센스앰프 어레이(SA_ARRAY_0)에 의해 감지증폭되고, 더미 셀 어레이(CA_DUMMY_1)의 데이터는 센스앰프 어레이(SA_ARRAY_15)에 의해 감지증폭될 수 있다.
더미 셀 어레이(CA_DUMMY_0)의 상단에는 센스앰프 어레이가 존재하지 않으므로, 더미 셀 어레이(CA_DUMMY_0)에 형성된 절반의 메모리 셀은 사용되지 못하는 더미로 존재하게 된다. 또한, 더미 셀 어레이(CA_DUMMY_1)의 하단에도 센스앰프 어레이가 존재하지 않으므로, 더미 셀 어레이(CA_DUMMY_1)에 형성된 절반의 메모리 셀들도 사용되지 못하는 더미로 존재할 수 있다.
더미 셀 어레이들(CA_DUMMY_0, CA_DUMMY_1) 각각은 셀 어레이들 각각과 동일한 면적을 차지하지만, 사용 가능한 메모리 셀은 그 절반에 불과한데, 이는 메모리의 면적을 낭비하는 요인이 될 수 있다.
본 발명의 실시예들은 캐패시턴스가 상이한 두 라인의 전압 차이를 정확하게 증폭 가능한 증폭기 회로를 제공할 수 있다.
본 발명의 일실시예에 따른 증폭기 회로는, 제1라인의 전압을 반전해 상기 제1라인보다 캐패시턴스가 적은 제2라인을 구동하는 제1증폭부; 및 상기 제2라인의 전압을 반전해 상기 제1라인을 구동하는 제2증폭부를 포함하고, 증폭 동작의 시작시에 상기 제1증폭부가 상기 제2증폭부보다 먼저 활성화될 수 있다.
본 발명의 일실시예에 따른 메모리는, 다수의 메모리 셀; 상기 다수의 메모리 셀 중 선택된 메모리 셀이 연결되는 비트라인; 상기 비트라인보다 캐패시턴스가 적은 기준 라인; 상기 비트라인의 전압을 반전해 상기 기준 라인을 구동하는 제1증폭부; 및 상기 기준 라인의 전압을 반전해 상기 비트라인을 구동하는 제2증폭부를 포함하고, 액티브 동작시에 상기 제1증폭부가 상기 제2증폭부보다 먼저 활성화될 수 있다.
본 발명의 실시예들에 따르면, 캐패시턴스가 상이한 두 라인의 전압 차이를 정확하게 증폭할 수 있다.
도 1은 오픈 비트라인 구조가 적용된 메모리에서 비트라인 센스앰프와 셀 어레이를 도시한 도면.
도 2는 메모리에 포함되는 수많은 비트라인 센스앰프들과 셀 어레이들을 도시한 도면.
도 3은 본 발명의 일실시예에 따른 메모리(300)의 구성도.
도 4는 도 3의 센스앰프 어레이(SA_ARRAY_0) 내에 포함된 비트라인 센스앰프(SA)와 그 주변 회로들의 일실시예 구성도.
도 5는 도 4의 신호들을 도시한 타이밍도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3은 본 발명의 일실시예에 따른 메모리(300)의 구성도이다.
도 3을 참조하면, 메모리(300)는, 다수의 셀 어레이들(CA_0~CA_15) 및 다수의 센스앰프 어레이들(SA_ARRAY_0~16)을 포함할 수 있다. 메모리(300)는 오픈 비트라인 구조를 가지므로, 셀 어레이들에 저장된 데이터를 감지 증폭하기 위해 해당 셀 어레이의 상하에 위치한 센스앰프 어레이(SA_ARRAY_0~16)가 이용될 수 있다. 예를 들어, 셀 어레이(CA_1)의 데이터는 센스앰프 어레이들(SA_ARRAY_1, SA_ARRAY_2)에 의해 감지 증폭될 수 있다.
도 3을 참조하면, 도 2와는 다르게 가장자리(edge) 영역에 더미 셀 어레이들(도 2 CA_DUMMY_0, CA_DUMMY_1)이 배치되지 않고 센스앰프 어레이들(SA_ARRAY_0, SA_ARRAY_16)이 배치되는 것을 확인할 수 있다. 이 경우 가장자리 영역에 배치된 센스앰프 어레이(SA_ARRAY_0)의 비트라인 센스앰프들(SA)은 셀 어레이(CA_0)로 길게 뻗어있는 비트라인과 짧은 비트라인의 전압 차이를 증폭해 데이터를 감지 증폭하게되는데, 이 경우 두 비트라인의 캐패시턴스가 크게 차이나므로 정확한 증폭 동작을 수행할 수 없다. 이는 가장자리 영역에 위치한 센스앰프 어레이(SA_ARRAY_16)의 비트라인 센스앰프들(SA)도 마찬가지다.
이하에서는, 가장자리 영역에 위치한 센스앰프 어레이들(SA_ARRAY_0, SA_ARRAY_16)의 비트라인 센스앰프들(SA)이 캐패시턴스가 크게 차이나는 비트라인들 간의 전압을 정확하게 증폭하게 하기 위해서는 어떻게 설계되어야 하는지에 대해 알아보기로 한다.
도 4는 도 3의 센스앰프 어레이(SA_ARRAY_0) 내에 포함된 비트라인 센스앰프(SA)와 그 주변 회로들의 일실시예 구성도이다.
도 4에는 비트라인 센스앰프(SA), 비트라인들(BLT, BLB), 비트라인 센스앰프(SA)에 전압들을 공급하기 위한 전압 공급 회로(440), 입/출력 라인들(SIO_T, SIO_B), 입/출력 라인들(SIO_T, SIO_B)을 제어하기 위한 구성들(461, 462, 470, 480) 및 동작을 제어하기 위한 제어 회로(490)를 도시했다.
제1비트라인(BLT)은 셀 어레이(CA_0)로 길게 뻗어있는 비트라인일 수 있다. 제1비트라인(BLT)은 셀 어레이(CA_0)로 길게 뻗어있는 라인이므로 라인의 캐패시턴스(capacitance)가 클 수 있다. 셀 어레이(CA_0)의 메모리 셀들 중 선택된 메모리 셀은 제1비트라인(BLT)과 전기적으로 연결될 수 있다. 비트라인 센스앰프(SA)의 상단에는 셀 어레이가 존재하지 않으므로 제2비트라인(BLB)은 매우 짧게 형성되는 라인일 수 있다. 또한, 제2비트라인(BLB)에 전기적으로 연결되는 메모리 셀은 존재하지 않으므로, 제2비트라인(BLB)은 데이터가 전달되는 비트라인이라기 보다는 비트라인 센스앰프(SA)의 증폭 동작시 기준이되는 기준 라인일 수 있다.
비트라인 센스앰프(SA)는 제1증폭부(410), 제2증폭부(420), 균등화부(430)를 포함할 수 있다.
제1증폭부(410)는 제1비트라인(BLT)의 전압을 반전해 제2비트라인(BLB)을 구동할 수 있다. 제1증폭부(410)는 제1풀업 전원단(RTO0)의 전압과 제1풀다운 전원단(SB0)의 전압을 이용해 동작할 수 있다. 제1풀업 전원단(RTO0)으로 풀업 전압(VCORE)이 공급되고 제1풀다운 전원단(SB0)으로 풀다운 전압(VSS)이 공급되는 경우에 제1증폭부(410)가 활성화될 수 있으며, 제1풀업 전원단(RTO0)과 제1풀다운 전원단(SB0)에 동일한 전압(예, VEQ)이 공급되는 경우에는 제1증폭부(410)가 비활성화될 수 있다. 제1증폭부(410)는 PMOS 트랜지스터(411)와 NMOS 트랜지스터(412)를 포함하는 인버터일 수 있다.
제2증폭부(420)는 제2비트라인(BLB)의 전압을 반전해 제1비트라인(BLT)을 구동할 수 있다. 제2증폭부(420)는 제2풀업 전원단(RTO1)의 전압과 제2풀다운 전원단(SB1)의 전압을 이용해 동작할 수 있다. 제2풀업 전원단(RTO1)으로 풀업 전압(VCORE)이 공급되고 제2풀다운 전원단(SB1)으로 풀다운 전압(VSS)이 공급되는 경우에 제2증폭부(420)가 활성화될 수 있으며, 제2풀업 전원단(RTO1)과 제2풀다운 전원단(SB1)에 동일한 전압(예, VEQ)이 공급되는 경우에는 제2증폭부(420)가 비활성화될 수 있다. 제2증폭부(420)는 PMOS 트랜지스터(421)와 NMOS 트랜지스터(422)를 포함하는 인버터일 수 있다.
균등화부(430)는 균등화 신호(BLEQ)가 하이로 활성화되면 제1비트라인(BLT)과 제2비트라인(BLB)에 프리차지 전압(VEQ)을 공급할 수 있다. 여기서 프리차지 전압(VEQ)은 풀업 전압(VCORE)과 풀다운 전압(VSS) 사이의 전압 레벨을 가질 수 있으며, 바람직하게는 풀업 전압(VCORE)과 풀다운 전압(VSS)의 중간 레벨일 수 있다. 균등화부(430)는 3개의 NMOS 트랜지스터들(431~433)을 포함할 수 있다.
전압 공급 회로(440)는 제1풀업 공급 신호(SAP0), 제2풀업 공급 신호(SAP1), 제1풀다운 공급 신호(SAN0) 및 제2풀다운 공급 신호(SAN1)에 응답해 제1풀업 전원단(RTO0), 제2풀업 전원단(RTO1), 제1풀다운 전원단(SB0) 및 제2풀다운 전원단(SB1)에 전압들(VCORE, VSS, VEQ)을 공급할 수 있다. 전압 공급 회로(440)는 NMOS 트랜지스터들(441~450)과 인버터들(451, 452)을 포함할 수 있다.
제1풀업 공급 신호(SAP0)가 하이로 활성화되면 NMOS 트랜지스터(441)가 턴온되어 제1풀업 전원단(RTO0)에 풀업 전원(VCORE)이 공급되고, 제1풀다운 공급 신호(SAN0)가 활성화되면 NMOS 트랜지스터(445)가 턴온되어 제1풀다운 전원단(SB0)에 풀다운 전원(VSS)이 공급될 수 있다. 한편, 제1풀업 공급 신호(SAP0)가 로우로 비활성화되면 NMOS 트랜지스터들(442~444)이 턴온되어 제1풀업 전원단(RTO0)과 제1풀다운 전원단(SB0)에 프리차지 전압(VEQ)이 공급될 수 있다. 제2풀업 공급 신호(SAP1)가 하이로 활성화되면 NMOS 트랜지스터(446)가 턴온되어 제2풀업 전원단(RTO1)에 풀업 전원(VCORE)이 공급되고, 제2풀다운 공급 신호(SAN1)가 활성화되면 NMOS 트랜지스터(450)가 턴온되어 제2풀다운 전원단(SB1)에 풀다운 전원(VSS)이 공급될 수 있다. 한편, 제2풀업 공급 신호(SAP1)가 로우로 비활성화되면 NMOS 트랜지스터들(447~449)이 턴온되어 제2풀업 전원단(RTO1)과 제2풀다운 전원단(SB1)에 프리차지 전압(VEQ)이 공급될 수 있다.
입/출력 라인들(SIO_T, SIO_B)은 메모리(300) 내부의 데이터 버스일 수 있다. 리드 동작시에는 비트라인들(BLT, BLB)로부터 입/출력 라인들(SIO_T, SIO_B)로 데이터가 전달되고, 라이트 동작시에는 입/출력 라인들(SIO_T, SIO_B)로부터 비트라인들(BLT, BLB)로 데이터가 전달될 수 있다.
제1스위치(461)는 제1컬럼 선택 신호(CS)에 응답해 제1비트라인(BLT)과 제1입/출력 라인(SIO_T)을 전기적으로 연결할 수 있으며, 제2스위치(462)는 컬럼 선택 신호(CS)에 응답해 제2비트라인(BLB)과 제2입/출력 라인(SIO_B)을 전기적으로 연결할 수 있다.
제1풀다운 구동부(470)는 제2컬럼 선택 신호(PCS)의 활성화시에 제2비트라인(BLB)의 전압 레벨에 응답해 제1입/출력 라인(SIO_T)을 풀다운 구동할 수 있다. 제1풀다운 구동부(470)는 NMOS 트랜지스터들(471, 472)을 포함할 수 있다.
제2풀다운 구동부(480)는 제2컬럼 선택 신호(PCS)의 활성화시에 제1비트라인(BLT)의 전압 레벨에 응답해 제2입/출력 라인(SIO_B)을 풀다운 구동할 수 있다. 제2풀다운 구동부(480)는 NMOS 트랜지스터들(481, 482)을 포함할 수 있다.
제어 회로(490)는 액티브 신호(ACT), 프리차지 신호(PCG), 리드 신호(RD) 및 라이트 신호(WT) 등 메모리(300) 내부의 커맨드 신호들에 응답해, 신호들(BLEQ, SAP0, SAP1, SAN0, SAN1, CS, PCS)을 도 5와 같이 생성할 수 있다.
이제, 도 4와 도 5를 참조해 비트라인 센스앰프(SA) 및 그 주변 회로들의 동작에 대해 알아보기로 한다.
시점 '501' 이전에 균등화 신호(BLEQ)가 활성화되어 있으므로, 균등화부(430)에 의해 제1비트라인(BLT)과 제2비트라인(BLB)은 프리차지 전압(VEQ) 레벨로 프리차지되어 있을 수 있다.
시점 '501'에 액티브 신호(ACT)가 활성화되고 이에 의해 셀 어레이(CA_0)에서 하나의 워드라인(WL)이 활성화될 수 있다. 그리고 활성화된 워드라인(WL)에 연결된 메모리 셀의 데이터가 제1비트라인(BLT)으로 차지 쉐어링(charge sharing)될 수 있다. 즉, 메모리 셀의 데이터에 따라 제1비트라인(BLT)의 전압 레벨이 프리차지 전압 레벨보다 높아지거나 낮아질 수 있다. 시점 '501'로부터 증폭 동작이 시작되는 '503'까지의 구간을 보통 차지 쉐어링 구간이라 한다.
시점 '503'부터 비트라인 센스앰프(SA)의 증폭 동작이 시작될 수 있다. 시점 '503'에 제1풀업 공급 신호(SAP0)와 제1풀다운 공급 신호(SAN0)가 활성화될 수 있다. 이에 의해 제1풀업 전원단(RTO0)으로는 풀업 전압(VCORE)이 공급되고 제1풀다운 전원단(SB0)에는 풀다운 전압(VSS)이 공급되어 제1증폭부(410)가 활성화될 수 있다. 활성화된 제1증폭부(410)는 제1비트라인(BLT)의 전압을 반전해 제2비트라인(BLB)을 구동할 수 있다.
시점 '503'보다 조금 늦은 시점 '505'에 제2풀업 공급 신호(SAP1)와 제2풀다운 공급 신호(SAN1)가 활성화될 수 있다. 이에 의해 제2풀업 전원단(RTO1)으로는 풀업 전압(VCORE)이 공급되고 제2풀다운 전원단(SB1)에는 풀다운 전압(VSS)이 공급되어 제2증폭부(420)가 활성화될 수 있다. 활성화된 제2증폭부(420)는 제2비트라인(BLB)의 전압을 반전해 제2비트라인(BLT)을 구동할 수 있다.
'503' 및 '505'를 참조하면 증폭 동작의 시작시에 제1증폭부(410)가 먼저 활성화되고 제2증폭부(420)가 이후에 활성화되는 것을 확인할 수 있다. 이러한 동작에 의해 캐패시턴스가 작은, 즉 전압 레벨이 불안정한, 제2비트라인(BLB)의 전압 레벨이 먼저 안정화될 수 있으며, 이에 의해 두 라인(BLT, BLB)의 캐패시턴스가 차이나는 것에 의해 발생 가능한 비트라인 센스앰프(SA)의 오동작을 방지할 수 있다.
시점 '507'에 리드 신호(RD)가 활성화되면, 제2컬럼 선택 신호(PCS)가 활성화되어 제1풀다운 구동부(470)와 제2풀다운 구동부(480)가 활성화될 수 있다. 제1풀다운 구동부(470)는 제2비트라인(BLB)의 전압레벨에 응답해 제1입/출력 라인(SIO_T)을 풀다운 구동하고, 제2풀다운 구동부(480)는 제1비트라인(BLT)의 전압레벨에 응답해 제2입/출력 라인(SIO_B)을 풀다운 구동할 수 있다.
시점 '507'보다 조금 늦은 시점 '509'에 제1컬럼 선택 신호(CS)가 활성화되어 제1스위치(461)와 제2스위치(462)가 턴온될 수 있다. 제1스위치(461)에 의해 제1비트라인(BLT)과 제1입/출력 라인(SIO_T)이 전기적으로 연결되고, 제2스위치(462)에 의해 제2비트라인(BLB)과 제2입/출력 라인(SIO_B)이 전기적으로 연결되므로, 비트라인 센스앰프(SA)에 의해 증폭된 비트라인들(BLT, BLB)의 데이터가 입/출력 라인들(SIO_T, SIO_B)로 전달될 수 있다.
비트라인들(BLT, BLB)의 데이터가 입/출력 라인들(SIO_T, SIO_B)로 충분히 전달된 이후인 시점 '511'에 제1컬럼 선택 신호(CS)와 제2컬럼 선택 신호(PCS)가 비활성화되어 리드 동작이 종료될 수 있다.
여기서는, 시점 '507'에 리드 신호(RD)가 활성화되는 것을 예시했지만, 만약 시점 '507'에 라이트 신호(WT)가 활성화되었다면, 시점 '507'에 바로 제1컬럼 선택 신호(CS)가 활성화될 수 있다. 라이트 동작시에는 제2컬럼 선택 신호(PCS)가 활성화될 필요는 없을 수 있다.
시점 '513'에 프리차지 신호(PCG)가 활성화되면, 액티브 동작이 종료될 수 있다. 시점 '513'에는 워드라인(WL)이 비활성화되고, 균등화 신호(BLEQ)가 활성화되고, 제2풀업 공급 신호(SAP1)와 제2풀다운 공급신호(SAN1)가 비활성화될 수 있다. 이에 의해, 비트라인들(BLT, BLB)은 프리차지 전압(VEQ)의 레벨로 프리차지되고, 제2증폭부(420)가 비활성화될 수 있다.
시점 '513' 이후인 시점 '515'에 제1풀업 공급 신호(SAP0)와 제2풀다운 공급 신호(SAN0)가 비활성화될 수 있다. 이에 의해, 제1증폭부(410)가 비활성화될 수 있다. 액티브 동작의 종료시에 제1증폭부(410)는 제2증폭부(420)보다 늦게 비활성화되는데, 이는 캐패시턴스가 적은 제2비트라인(BLB)이 너무 빠르게 프리차지되는 것을 방지해 안정적인 프리차지 동작을 가능하게 할 수 있다.
이상에서 살펴본 바와 같이, 증폭 동작의 시작시에 제1증폭부(410)를 제2증폭부(420)보다 먼저 활성화하고, 증폭 동작의 종료시에 제1증폭부(410)를 제2증폭부(420)보다 늦게 비활성화하는 것에 의해, 비트라인들(BLT, BLB)의 캐패시턴스가 크게 차이나는 것에 의해 발생하는 오동작을 방지할 수 있다.
상기한 실시예들에서는 메모리에서 2개의 비트라인들 간의 전압 차이를 증폭하는 증폭기 회로인 비트라인 센스앰프 회로의 오프셋에 의한 오동작을 줄이는 것을 예시했으나, 메모리가 아닌 일반적인 집적회로에서 2개의 라인들 간의 전압 차이를 증폭하는 증폭기 회로의 오프셋을 줄이기 위해 본 발명이 적용될 수도 있음은 당연하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
SA: 비트라인 센스앰프
440: 전압 공급 회로
461, 462: 스위치들
470, 480: 풀다운 구동부들
490: 제어 회로

Claims (12)

  1. 제1라인의 전압을 반전해 상기 제1라인보다 캐패시턴스가 적은 제2라인을 구동하는 제1증폭부; 및
    상기 제2라인의 전압을 반전해 상기 제1라인을 구동하는 제2증폭부를 포함하고,
    증폭 동작의 시작시에 상기 제1증폭부가 상기 제2증폭부보다 먼저 활성화되는
    증폭기 회로.
  2. 제 1항에 있어서,
    상기 증폭 동작의 종료시에 상기 제2증폭부가 상기 제1증폭부보다 먼저 비활성화되는
    증폭기 회로.
  3. 제 2항에 있어서,
    상기 제1증폭부는 제1풀업 전압단의 전압과 제1풀다운 전압단의 전압을 이용해 동작하고,
    상기 제1증폭부의 활성화시에 상기 제1풀업 전압단에는 풀업 전압이 공급되고 상기 제1풀다운 전압단에는 풀다운 전압이 공급되고,
    상기 제1증폭부의 비활성화시에 상기 제1풀업 전압단과 상기 제1풀다운 전압단에는 프리차지 전압이 공급되는
    증폭기 회로.
  4. 제 3항에 있어서,
    상기 제2증폭부는 제2풀업 전압단의 전압과 제2풀다운 전압단의 전압을 이용해 동작하고,
    상기 제2증폭부의 활성화시에 상기 제2풀업 전압단에는 상기 풀업 전압이 공급되고 상기 제2풀다운 전압단에는 상기 풀다운 전압이 공급되고,
    상기 제2증폭부의 비활성화시에 상기 제2풀업 전압단과 상기 제2풀다운 전압단에는 상기 프리차지 전압이 공급되는
    증폭기 회로.
  5. 제 1항에 있어서,
    상기 증폭기 회로는 비트라인 센스앰프이고,
    상기 제1라인은 비트라인이고,
    상기 제2라인은 상기 비트라인보다 캐패시턴스가 적은 라인인
    증폭기 회로.
  6. 다수의 메모리 셀;
    상기 다수의 메모리 셀 중 선택된 메모리 셀이 연결되는 비트라인;
    상기 비트라인보다 캐패시턴스가 적은 기준 라인;
    상기 비트라인의 전압을 반전해 상기 기준 라인을 구동하는 제1증폭부; 및
    상기 기준 라인의 전압을 반전해 상기 비트라인을 구동하는 제2증폭부를 포함하고,
    액티브 동작시에 상기 제1증폭부가 상기 제2증폭부보다 먼저 활성화되는
    메모리.
  7. 제 6항에 있어서,
    프리차지 동작시에 상기 제2증폭부가 상기 제1증폭부보다 먼저 비활성화되는
    메모리.
  8. 제 7항에 있어서,
    상기 제1증폭부는 제1풀업 전압단의 전압과 제1풀다운 전압단의 전압을 이용해 동작하고,
    상기 제1증폭부의 활성화시에 상기 제1풀업 전압단에는 풀업 전압이 공급되고 상기 제1풀다운 전압단에는 풀다운 전압이 공급되고,
    상기 제1증폭부의 비활성화시에 상기 제1풀업 전압단과 상기 제1풀다운 전압단에는 프리차지 전압이 공급되는
    메모리.
  9. 제 8항에 있어서,
    상기 제2증폭부는 제2풀업 전압단의 전압과 제2풀다운 전압단의 전압을 이용해 동작하고,
    상기 제2증폭부의 활성화시에 상기 제2풀업 전압단에는 상기 풀업 전압이 공급되고 상기 제2풀다운 전압단에는 상기 풀다운 전압이 공급되고,
    상기 제2증폭부의 비활성화시에 상기 제2풀업 전압단과 상기 제2풀다운 전압단에는 상기 프리차지 전압이 공급되는
    메모리.
  10. 제 6항에 있어서,
    제1입/출력 라인;
    제2입/출력 라인;
    상기 제1입/출력 라인과 상기 비트라인을 전기적으로 연결하기 위한 제1스위치;
    상기 제2입/출력 라인과 상기 기준 라인을 전기적으로 연결하기 위한 제2스위치;
    상기 기준 라인의 전압에 응답해 상기 제1입/출력 라인을 풀다운 구동하는 제1풀다운 구동부; 및
    상기 비트라인의 전압에 응답해 상기 제2입/출력 라인을 풀다운 구동하는 제2풀다운 구동부를 더 포함하고,
    리드 동작시에 상기 제1풀다운 구동부와 상기 제2풀다운 구동부가 먼저 활성화되고, 이후에 상기 제1스위치와 상기 제2스위치가 턴온되는
    메모리.
  11. 제 10항에 있어서,
    라이트 동작시에 상기 제1스위치와 상기 제2스위치가 턴온되고 상기 제1풀다운 구동부와 상기 제2풀다운 구동부는 비활성화되는
    메모리.
  12. 제 6항에 있어서,
    상기 제1증폭부와 상기 제2증폭부 각각은 인버터를 포함하는
    메모리.
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