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KR100546350B1 - 로컬 입출력 라인 센스 앰프(ｌｏｃａｌ Ｉ/Ｏ ＬｉｎｅＳｅｎｓｅ Ａｍｐｌｉｆｉｅｒ)를 선별적으로 제어할 수있는 반도체 메모리 장치 - Google Patents

로컬 입출력 라인 센스 앰프(ｌｏｃａｌ Ｉ/Ｏ ＬｉｎｅＳｅｎｓｅ Ａｍｐｌｉｆｉｅｒ)를 선별적으로 제어할 수있는 반도체 메모리 장치 Download PDF

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KR100546350B1
KR100546350B1 KR1020030051119A KR20030051119A KR100546350B1 KR 100546350 B1 KR100546350 B1 KR 100546350B1 KR 1020030051119 A KR1020030051119 A KR 1020030051119A KR 20030051119 A KR20030051119 A KR 20030051119A KR 100546350 B1 KR100546350 B1 KR 100546350B1
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Abstract

로컬 입출력 라인 센스 앰프(local I/O Line Sense Amplifier)를 선별적으로 제어할 수 있는 반도체 메모리 장치가 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 블록, 결함 구제(Redundancy) 회로, 스위치부 및 제어부를 구비하는 것을 특징으로 한다. 메모리 셀 어레이 블록은 센스 앰프 활성화 신호에 응답하여 동작되는 로컬 입출력 라인 센스 앰프를 구비한다. 결함 구제 회로는 상기 센스 앰프 활성화 신호에 응답하여 동작되는 결함 구제 로컬 입출력 라인 센스 앰프를 구비한다. 스위치부는 제 1 선택 신호 및 제 2 선택 신호에 응답하여 상기 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 또는 상기 결함 구제 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 중 하나를 선택하여 출력한다. 제어부는 상기 결함 구제 회로가 동작하는 경우 상기 제 2 선택 신호에 응답하여 상기 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 센스 앰프 동작 제어 신호를 발생한다. 본 발명에 따른 반도체 메모리 장치는 로컬 입출력 라인 센스 앰프를 선택적으로 인에이블 하거나 디스에이블 할 수 있으므로 더미 센싱(Dummy Sensing)에 의한 불필요한 전류 소비를 방지할 수 있는 장점이 있다.

Description

로컬 입출력 라인 센스 앰프(ｌｏｃａｌ Ｉ/Ｏ Ｌｉｎｅ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ)를 선별적으로 제어할 수 있는 반도체 메모리 장치{Semiconductor memory device capable of controlling local I/O Line Sense Amplifier selectively}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 로컬 입출력 센스 앰프(Local I/O Sense Amplifier)와 데이터 라인 결함 구제(Data Line Redundancy) 회로를 구비하는 종래의 반도체 메모리 장치의 데이터 독출 경로를 설명하는 도면이다.
도 2는 도 1의 반도체 메모리 장치에 있어서 결함 구제 회로가 동작될 경우를 설명하는 도면이다.
도 3은 도 1 및 도 2의 로컬 입출력 라인 센스 앰프의 구조를 설명하는 회로도이다.
도 4는 다수의 컬럼 매트릭스를 가지는 종래의 반도체 메모리 장치의 메모리 셀 어레이 블록과 결함 구제 회로의 구조를 설명하는 도면이다.
도 5는 도 4의 반도체 메모리 장치에 있어서 하부 결함 구제 회로가 동작될 경우를 설명하는 도면이다.
도 6(a)는 도 4의 하부 결함구제 회로가 동작될 경우의 입출력 라인 쌍의 파형을 나타내는 도면이다.
도 6(b)는 도 4의 하부 메모리 셀 어레이 블록의 로컬 입출력 라인 센스 앰프가 오동작 될 경우의 입출력 라인 쌍의 파형을 나타내는 도면이다.
도 6(c)는 도 4의 하부 결함구제 회로와 하부 메모리 셀 어레이 블록의 하부 로컬 입출력 라인 센스 앰프가 함께 동작한 결과에 따른 입출력 라인 쌍의 파형을 나타내는 도면이다.
도 7은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 설명하는 회로도이다.
도 8은 도 7의 로컬 입출력 라인 센스 앰프의 구조를 설명하는 회로도이다.
도 9는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 설명하는 회로도이다.
도 10은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치를 설명하는 회로도이다.
도 11은 도 10의 반도체 메모리 장치가 제어부를 더 구비하는 경우를 설명하는 회로도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 로컬 입출력 센스 앰 프(local I/O Sense Amplifier)를 선별적으로 제어할 수 있는 반도체 메모리 장치에 관한 것이다.
램버스 디램(RDRAM) 등과 같이 많은 수의 입출력 버스(I/O Bus)를 구비하는 반도체 메모리 장치는 메모리 셀에 결함이 발생할 경우 발생된 결함을 구제하기 위한 데이터 라인 결함 구제(Data Line Redundancy) 회로를 적용함으로써 컬럼 결함 구제(Column Redundancy)의 효율성을 향상시킬 수 있다.
또한, 최근에는 반도체 메모리 장치의 낮은 전원 전압(Low Vdd) 및 빠른 동작 주파수(High Frequency) 경향에 따라 로컬 입출력 센스 앰프(Local I/O Sense Amp)를 구비하는 것이 일반적이다.
그리고, 반도체 메모리 장치의 고집적화에 따른 결함(High Density Penalty)을 최소화하기 위해서는 반도체 메모리 장치의 컬럼(Column)을 다수개의 매트릭스(Matrix)로 구성하는 것이 유리하다.
도 1은 로컬 입출력 센스 앰프(Local I/O Sense Amplifier)와 데이터 라인 결함 구제(Data Line Redundancy) 회로를 구비하는 종래의 반도체 메모리 장치의 데이터 독출 경로를 설명하는 도면이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이 블록(110)과 결함 구제 회로(120), 스위치부(SW) 및 입출력 센스 앰프(IOSA)를 구비한다. 메모리 셀 어레이 블록(110)과 결함 구제 회로(120)는 어레이(Array)에 위치하고, 스위치부(SW)와 입출력 센스 앰프(IOSA)는 주변부(Peripheral)에 위치한다.
메모리 셀 어레이 블록(110)의 독출 동작을 먼저 살펴보면, 반도체 메모리 장치(100)의 독출 동작을 위해서는 먼저 로우 어드레스(Row Address)를 인가하여 워드라인(WL)을 인에이블 시키고, 비트라인 센스 앰프(BLSA)를 동작시켜 셀 커패시터에 저장되어 있던 전하(Charge)를 증폭한다.
이후 독출 명령(Read Command)과 함께 컬럼 어드레스(Column Address)가 인가되면 컬럼 선택 라인(Column Select Line : CSL)이 인에이블 되어 비트라인 쌍(BL, BLB)에 증폭되어 있던 데이터는 로컬 입출력 센스 앰프(LSA)로 전달된다.
또한, 로컬 입출력 센스 앰프 활성화 신호(PLIOSE)가 로컬 입출력 센스 앰프(LSA)로 인가되면 상기 데이터는 다시 한번 증폭되어 글로벌 입출력 라인 쌍(GIO, GIOB)에 실리게 된다.
글로벌 입출력 라인 쌍(GIO, GIOB)에 실린 데이터는 글로벌 입출력 라인 쌍(GIO, GIOB)의 끝단에서 입출력 센스 앰프(IOSA)에 의해 CMOS 레벨로 증폭되어 파이프라인(미도시)에 전달되고, 일련의 파이프라인(미도시) 및 출력 드라이버(미도시)를 거쳐 DQ 핀을 통하여 외부로 전송된다.
이때 스위치부(SW)는 제 1 선택신호(SEL1) 및 제 2 선택 신호(SEL2)에 응답하여 글로벌 입출력 라인 쌍(GIO, GIOB)또는 결함구제 글로벌 입출력 라인 쌍(RGIO, RGIOB)에 실린 데이터중 하나를 출력하는 기능을 한다.
결함 구제 회로(120)의 독출 동작은 메모리 셀 어레이 블록(110)의 독출 동작과 거의 동일하다. 결함 구제 회로(120)도 결함 구제 셀(RCELL1),결함 구제 비트라인 쌍(RBL, RBLB), 결함구제 비트라인 센스 앰프(RBLSA), 결함구제 로컬 입출력 라인 쌍(RLIO, RLIOB), 결함구제 로컬 입출력 센스 앰프(RLSA), 결함구제 글로벌 입출력 라인 쌍(RGIO, RGIOB)을 구비한다.
스위치부(SW)는 글로벌 입출력 라인 쌍(GIO, GIOB)또는 결함구제 글로벌 입출력 라인 쌍(RGIO, RGIOB) 중 하나의 경로를 선택한다.
도 2는 도 1의 반도체 메모리 장치에 있어서, 결함 구제 회로가 동작될 경우를 설명하는 도면이다.
결함 구제 워드라인(R지) 및 결함구제 비트라인 센스 앰프(RBLSA)에 의해 증폭된 데이터는 결함구제 컬럼 선택 라인(RCSL)이 인에이블 되면 결함구제 로컬 입출력 라인 쌍(RLIO, RLIOB)에 전달되고, 이후 결함구제 로컬 입출력 라인 센스 앰프(RLSA)에 의해 증폭되어 결함구제 글로벌 입출력 라인 쌍(RGIO, RGIOB)에 실리게 된다.
제 2 선택 신호(SEL2)가 활성화되고 제 1 선택 신호(SEL1)가 비활성화 되면 결함 구제 글로벌 입출력 라인 쌍(RGIO, RGIOB)에 실린 데이터가 입출력 센스 앰프(IOSA)로 인가된다.
로컬 입출력 센스 앰프 활성화 신호(PLIOSE)는 컬럼 어드레스 스트로브 명령(CAS Command)의 독출 정보와 블록 코드 정보의 조합으로 만들어져서 셀 어레이 영역으로 연결되며, 메모리 셀 어레이 영역(210)의 로컬 입출력 센스 앰프(LSA)와 결함구제 로컬 입출력 센스 앰프(RLSA)를 구분 없이 모두 활성화시킨다.
따라서, 결함 구제 동작의 경우에도 메모리 셀 어레이 블록(210)의 로컬 입출력 센스 앰프(LSA)도 더미 센싱(Dummy Sensing)을 하게되어 불필요한 전류 소모를 발생시키는 문제가 있다.
도 3은 도 1 및 도 2의 로컬 입출력 라인 센스 앰프의 구조를 설명하는 회로도이다.
로컬 입출력 라인(LIO)에 하이 레벨의 데이터가 실리고 반전 로컬 입출력 라인(LIOB)에 로우 레벨의 데이터가 실리면 제 3 트랜지스터(TR3)는 턴 온 되고 제 4 트랜지스터(TR4)는 턴 오프 된다.
로컬 입출력 라인 센스 앰프 활성화 신호(PLIOSE)가 하이 레벨로 인가되면 제 1, 제 2 및 제 5 트랜지스터(TR1, TR2, TR5)가 턴 온 된다. 그러면, 글로벌 입출력 라인(GIO)이 하이 레벨로 상승되고 반전 글로벌 입출력 라인(GIOB)이 로우 레벨로 하강된다.
로컬 입출력 라인 센스 앰프(LSA)와 결함구제 로컬 입출력 라인 센스 앰프(RLSA)는 동일한 구조를 가지므로 로컬 입출력 라인 센스 앰프 활성화 신호(PLIOSE)가 인에이블 되면 로컬 입출력 라인 센스 앰프(LSA)와 결함구제 로컬 입출력 라인 센스 앰프(RLSA)가 모두 턴 온 된다.
도 4는 다수의 컬럼 매트릭스를 가지는 종래의 반도체 메모리 장치의 메모리 셀 어레이 블록과 결함 구제 회로의 구조를 설명하는 도면이다.
도 4에는 셀 및 워드라인, 비트라인, 로컬 입출력 라인 부분은 생략되었다. 상부 메모리 셀 어레이 블록(410)은 데이터 독출을 위한 상부 로컬 입출력 라인 센스 앰프(LSAU) 및 글로벌 입출력 라인 쌍(GIO, GIOB)을 구비하고, 하부 메모리 셀 어레이 블록(430)은 하부 로컬 입출력 라인 센스 앰프(LSAL)와 입출력 라인 쌍(IO, IOB)을 구비한다.
결함 구제 회로도 상부 결함 구제 회로(420)와 하부 결함 구제 회로(440)로 구분된다. 여기서 하부 메모리 셀 어레이 블록(430)의 입출력 라인 쌍(IO, IOB)은 상부 메모리 셀 어레이 블록(410), 상부 결함 구제 회로(420) 및 하부 결함 구제 회로(440)가 동작될 경우 센싱 된 데이터가 입출력 센스 앰프(IOSA)로 인가되기 위한 공통 경로(default Path)로 이용된다.
하부 메모리 셀 어레이 블록(430)의 입출력 라인 쌍(IO, IOB)이 공통 경로로 이용되기 위하여 글로벌 입출력 라인 쌍(GIO, GIOB), 상부 결함구제 글로벌 입출력 라인 쌍(RGIOU, RGIOBU) 및 하부 결함구제 글로벌 입출력 라인 쌍(RGIOL, RGIOBL) 중 하나를 선택하는 스위치부(SW)도 필요하다.
도 5는 도 4의 반도체 메모리 장치에 있어서 하부 결함 구제 회로가 동작될 경우를 설명하는 도면이다.
하부 결함 구제 회로(540)를 입출력 라인 쌍(IO, IOB)에 연결하기 위해 제 1 선택 신호(SEL1) 및 제 2 상부 선택 신호(SELU2)는 디스에이블 되고, 제 2 하부 선택 신호(SELL2)는 인에이블 된다.
그리고, 하부 센스 앰프 활성화 신호(PLIOSE_L)가 인가되면 하부 결함 구제 로컬 입출력 라인 센스 앰프(RASAL)가 인에이블 되어 센싱 동작을 수행한다. 이 때 하부 메모리 셀 어레이 블록(530)의 하부 로컬 입출력 라인 센스 앰프(LSAL)도 동시에 인에이블 되어 더미 센싱(Dummy Sensing)을 하게 된다.
따라서, 입출력 라인 쌍(IO, IOB)에는 하부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAL)에 의해서 센싱 된 데이터뿐만 아니라 하부 로컬 입출력 라인 센스 앰프(LSAL)에 의해서 더미 센싱 된 무효의 데이터도 함께 실리게 되는 문제가 있다.
도 6(a)는 도 4의 하부 결함구제 회로가 동작될 경우의 입출력 라인 쌍의 파형을 나타내는 도면이다.
도 6(b)는 도 4의 하부 메모리 셀 어레이 블록의 로컬 입출력 라인 센스 앰프가 오동작 될 경우의 입출력 라인 쌍의 파형을 나타내는 도면이다.
도 6(c)는 도 4의 하부 결함구제 회로와 하부 메모리 셀 어레이 블록의 하부 로컬 입출력 라인 센스 앰프가 함께 동작한 결과에 따른 입출력 라인 쌍의 파형을 나타내는 도면이다.
도 6(c)를 참조하면, 하부 로컬 입출력 라인 센스 앰프(LSAL)의 더미 센싱(Dummy Sensing)이 더해짐에 따라 도 6(a)의 경우에 비하여 입출력 라인 쌍(IO, IOB)의 전압 레벨이 낮아지는 것을 알 수 있다.
이는 입출력 라인 센스 앰프(IOSA)의 입력 전압 레벨의 저하로 연결되어 입출력 라인 센스 앰프(IOSA)의 센싱 속도를 느리게 하는 문제를 발생한다.
본 발명이 이루고자하는 기술적 과제는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 블록, 결함 구제(Redundancy) 회로, 스위치부 및 제 어부를 구비하는 것을 특징으로 한다. 메모리 셀 어레이 블록은 센스 앰프 활성화 신호에 응답하여 동작되는 로컬 입출력 라인 센스 앰프를 구비한다.
결함 구제 회로는 상기 센스 앰프 활성화 신호에 응답하여 동작되는 결함 구제 로컬 입출력 라인 센스 앰프를 구비한다. 스위치부는 제 1 선택 신호 및 제 2 선택 신호에 응답하여 상기 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 또는 상기 결함 구제 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 중 하나를 선택하여 출력한다.
제어부는 상기 결함 구제 회로가 동작하는 경우 상기 제 2 선택 신호에 응답하여 상기 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 센스 앰프 동작 제어 신호를 발생한다.
상기 제어부는 상기 결함 구제 회로가 동작하지 않는 경우 상기 제 2 선택 신호에 응답하여 상기 결함 구제 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 결함 구제 센스 앰프 동작 제어 신호를 더 발생한다.
상기 결함 구제 센스 앰프 동작 제어 신호는 상기 제 2 선택 신호와 동일한 논리 레벨을 가지는 것을 특징으로 한다. 상기 결함 구제 센스 앰프 동작 제어 신호는 상기 결함 구제 회로 위에 배치되는 전송 라인을 통하여 상기 결함 구제 로컬 입출력 라인 센스 앰프로 인가된다.
상기 제 1 선택 신호 및 상기 제 2 선택 신호는 서로 반대되는 논리 레벨을 가지고, 상기 제 2 선택 신호는 컬럼 결함 구제 인에이블 신호이며 상기 센스 앰프 동작 제어 신호는 상기 제 2 선택 신호와 반대되는 논리 레벨을 가지는 것을 특징 으로 한다.
상기 스위치부는 상기 제 1 선택 신호에 응답하여 상기 로컬 입출력 센스 앰프로부터 출력되는 상기 데이터를 출력하거나 차단하는 제 1 출력부 및 상기 제 2 선택 신호에 응답하여 상기 결함 구제 로컬 입출력 센스 앰프로부터 출력되는 상기 데이터를 출력하거나 차단하는 제 2 출력부를 구비한다.
상기 센스 앰프 동작 제어 신호는 상기 메모리 셀 어레이 블록 위에 배치되는 전송 라인을 통하여 상기 로컬 입출력 라인 센스 앰프로 인가되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 상부 메모리 셀 어레이 블록, 상부 결함 구제 회로, 하부 메모리 셀 어레이 블록, 하부 결함 구제 회로, 스위치부 및 제어부를 구비한다.
상부 메모리 셀 어레이 블록은 상부(upper) 센스 앰프 활성화 신호에 응답하여 동작되는 상부 로컬 입출력 라인 센스 앰프를 구비한다. 상부 결함 구제 회로는 상기 상부 센스 앰프 활성화 신호에 응답하여 동작되는 상부 결함 구제 로컬 입출력 라인 센스 앰프를 구비한다.
하부 메모리 셀 어레이 블록은 하부(lower) 센스 앰프 활성화 신호에 응답하여 동작되는 하부 로컬 입출력 라인 센스 앰프를 구비한다. 하부 결함 구제 회로는 상기 하부 센스 앰프 활성화 신호에 응답하여 동작되는 하부 결함 구제 로컬 입출력 라인 센스 앰프를 구비한다.
스위치부는 제 1 선택 신호, 제 2 상부 선택 신호 및 제 2 하부 선택 신호에 응답하여 상기 상부 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 또는 상기 상부 결함 구제 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 또는 상기 하부 결함 구제 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 중 하나를 선택하여 출력한다.
제어부는 상기 상부 결함 구제 회로가 동작하는 경우 상기 제 2 상부 선택 신호에 응답하여 상기 상부 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 상부 센스 앰프 동작 제어 신호를 발생하고, 상기 하부 결함 구제 회로가 동작하는 경우 상기 제 2 하부 선택 신호에 응답하여 상기 하부 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 하부 센스 앰프 동작 제어 신호를 발생한다.
상기 제어부는 상기 상부 메모리 셀 어레이 블록이 동작하는 경우 상기 제 2 상부 선택 신호에 응답하여 상기 상부 결함 구제 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 상부 결함 구제 센스 앰프 동작 제어 신호를 더 발생하고, 상기 하부 메모리 셀 어레이 블록이 동작하는 경우 상기 제 2 하부 선택 신호에 응답하여 상기 하부 결함 구제 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 하부 결함 구제 센스 앰프 동작 제어 신호를 더 발생하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 반도체 메모리 장치는 상부 메모리 셀 어레이 블록, 상부 결함 구제 회로, 하부메모리 셀 어레이 블록, 하부 결함 구제 회로 및 스위치부를 구비한다.
상부 메모리 셀 어레이 블록은 상부(upper) 센스 앰프 활성화 신호에 응답하여 동작되는 상부 로컬 입출력 라인 센스 앰프를 구비한다. 상부 결함 구제 회로는 상기 상부 센스 앰프 활성화 신호에 응답하여 동작되는 상부 결함 구제 로컬 입출력 라인 센스 앰프를 구비한다.
하부 메모리 셀 어레이 블록은 저장된 데이터를 소정의 입출력 라인으로 출력한다. 하부 결함 구제 회로는 상기 하부 센스 앰프 활성화 신호에 응답하여 동작되는 하부 결함 구제 로컬 입출력 라인 센스 앰프를 구비한다.
스위치부는 제 1 선택 신호, 제 2 상부 선택 신호 및 제 2 하부 선택 신호에 응답하여 상기 상부 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 또는 상기 상부 결함 구제 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 또는 상기 하부 결함 구제 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 중 하나를 선택하여 상기 입출력 라인으로 출력한다.
상기 하부 메모리 셀 어레이 블록은 로컬 입출력 라인이 상기 입출력 라인에 직접 연결되는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 상부 결함 구제 회로가 동작하는 경우 상기 제 2 상부 선택 신호에 응답하여 상기 상부 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 상부 센스 앰프 동작 제어 신호를 발생하는 제어부를 더 구비한다.
상기 제 1 선택 신호, 상기 제 2 상부 선택 신호 및 상기 제 2 하부 선택 신호 중 하나의 신호가 제 1 레벨이면 나머지 신호는 제 2 레벨이고, 상기 상부 센스 앰프 동작 제어 신호는 상기 제 2 상부 선택 신호와 반대되는 논리 레벨을 가지는 것을 특징으로 한다.
상기 제어부는 상기 상부 메모리 셀 어레이 블록이 동작하는 경우 상기 제 2 상부 선택 신호에 응답하여 상기 상부 결함 구제 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 상부 결함 구제 센스 앰프 동작 제어 신호를 더 발생하고,
상기 하부 메모리 셀 어레이 블록이 동작하는 경우 상기 제 2 하부 선택 신호에 응답하여 상기 하부 결함 구제 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 하부 결함 구제 센스 앰프 동작 제어 신호를 더 발생한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 7은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 설명하는 회로도이다.
도 7을 참조하면, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 블록(710), 결함 구제(Redundancy) 회로(720), 스위치부(SW) 및 제어부(쳐)를 구비한다.
메모리 셀 어레이 블록(710)은 센스 앰프 활성화 신호(PLIOSE)에 응답하여 동작되는 로컬 입출력 라인 센스 앰프(LSA) 및 비트라인 센스 앰프(BLSA)를 구비한다. 로컬 입출력 라인 센스 앰프(LSA)와 비트라인 센스 앰프(BLSA)는 로컬 입출력 라인 쌍(LIO, LIOB)에 의하여 연결된다.
결함 구제 회로(720)는 센스 앰프 활성화 신호(PLIOSE)에 응답하여 동작되는 결함 구제 로컬 입출력 라인 센스 앰프(RLSA) 및 결함구제 비트라인 센스 앰프(RBLSA)를 구비한다. 결함 구제 로컬 입출력 라인 센스 앰프(RLSA)와 결함구제 비트라인 센스 앰프(RBLSA)는 결함구제 로컬 입출력 라인 쌍(RLIO, RLIOB)에 의하여 연결된다.
스위치부(SW)는 제 1 선택 신호(SEL1) 및 제 2 선택 신호(SEL2)에 응답하여 로컬 입출력 라인 센스 앰프(LSA)로부터 출력되는 데이터 또는 결함 구제 로컬 입출력 라인 센스 앰프(RLSA)로부터 출력되는 데이터 중 하나를 선택하여 출력한다.
좀 더 설명하면, 스위치부(SW)는 제 1 선택 신호(SEL1)에 응답하여 로컬 입출력 센스 앰프(LSA)로부터 출력되는 상기 데이터를 출력하거나 차단하는 제 1 출력부(SOUT1) 및 제 2 선택 신호(SEL2)에 응답하여 결함 구제 로컬 입출력 라인 센스 앰프(RLSA)로부터 출력되는 상기 데이터를 출력하거나 차단하는 제 2 출력부(SOUT2)를 구비한다.
제 1 선택 신호(SEL1) 및 제 2 선택 신호(SEL2)는 서로 반대되는 논리 레벨을 가진다. 따라서 제 1 출력부(SOUT1)가 턴 온 되면 제 2 출력부(SOUT2)는 턴 오프 되고 제 1 출력부(SOUT1)가 턴 오프 되면 제 2 출력부(SOUT2)는 턴 온 된다.
제 2 선택 신호(SEL2)는 컬럼 결함 구제 인에이블 신호이다. 즉, 메모리 셀 어레이 블록(710)의 셀에 결함이 발생되면 제 2 선택 신호(SEL2)가 활성화된다. 제 2 선택 신호(SEL2)가 활성화되면 결함 구제 회로(720)가 동작된다.
제어부(CU)는 결함 구제 회로(720)가 동작하는 경우 제 2 선택 신호(SEL2)에 응답하여 로컬 입출력 라인 센스 앰프(LSA)를 디스에이블 시키는 센스 앰프 동작 제어 신호(OCTRL)를 발생한다.
센스 앰프 동작 제어 신호(OCTRL)는 제 2 선택 신호(SEL2)와 반대되는 논리 레벨을 가진다. 제 2 선택 신호(SEL2)가 제 1 레벨로 활성화되어 결함 구제 회로(720)가 동작되는 경우 센스 앰프 동작 제어 신호(OCTRL)는 제 2 레벨로 비활성화 된다.
센스 앰프 동작 제어 신호(OCTRL)는 제 2 선택 신호(SEL2)와 반대되는 논리 레벨을 가지므로, 제어부(CU)는 인버터(INV)일 수 있다.
따라서, 제 2 레벨의 센스 앰프 동작 제어 신호(OCTRL)는 로컬 입출력 라인 센스 앰프(LSA)로 인가되어 로컬 입출력 라인 센스 앰프(LSA)를 비활성화 시킨다. 센스 앰프 동작 제어 신호(OCTRL)는 메모리 셀 어레이 블록(710) 위에 배치되는 전송 라인(TL)을 통하여 로컬 입출력 라인 센스 앰프(LSA)로 인가된다.
도 7의 반도체 메모리 장치(700)는 결함 구제 회로(720)가 동작하는 경우 결함구제 글로벌 입출력 라인 쌍(RGIO, RGIOB)을 입출력 라인 센스 앰프(IOSA)로 연결하기 위하여 인에이블 되는 제 2 선택 신호(SEL2)를 반전시켜 메모리 셀 어레이 블록(710)의 로컬 입출력 라인 센스 앰프(LSA)로 인가한다.
로컬 입출력 라인 센스 앰프(LSA)는 반전된 제 2 선택 신호(SEL2)에 응답하여 디스에이블 된다. 로컬 입출력 라인 센스 앰프(LSA)는 제 1 선택 신호(SEL1)가 인에이블 되고 제 2 선택 신호(SEL2)가 디스에이블 되는 경우에는 정상적으로 동작하지만 제 1 선택 신호(SEL1)가 디스에이블 되고 제 2 선택 신호(SEL2)가 인에이블 되면 센스 앰프 활성화 신호(PLIOSE)가 인가되어도 동작되지 아니한다.
센스 앰프 활성화 신호(PLIOSE)에 의하여 로컬 입출력 라인 센스 앰프(LSA) 및 결함구제 로컬 입출력 라인 센스 앰프(RLSA)가 동시에 턴 온 되는 것이 방지되므로 반도체 메모리 장치(700)의 불필요한 전류 소모를 방지할 수 있다.
제어부(CU)는 결함 구제 회로(720)가 동작하지 않는 경우 제 2 선택 신호(SEL2)에 응답하여 결함 구제 로컬 입출력 라인 센스 앰프(RLSA)를 디스에이블 시키는 결함 구제 센스 앰프 동작 제어 신호(ROCTRL)를 더 발생한다.
결함 구제 센스 앰프 동작 제어 신호(ROCTRL)는 제 2 선택 신호(SEL2)와 동일한 논리 레벨을 가진다. 결함 구제 센스 앰프 동작 제어 신호(ROCTRL)는 결함 구제 회로(720) 위에 배치되는 전송 라인(RTL)을 통하여 결함 구제 로컬 입출력 라인 센스 앰프(RLSA)로 인가된다.
메모리 셀 어레이 블록(710)이 정상적으로 동작되는 경우 결함 구제 회로(720)는 동작 될 필요가 없다. 따라서 센스 앰프 활성화 신호(PLIOSE)에 의해서 로컬 입출력 라인 센스 앰프(LSA)와 결함구제 로컬 입출력 라인 센스 앰프(RLSA)가 동시에 턴 온 되는 것을 방지하기 위하여 제어부(CU)는 결함구제 센스 앰프 동작 제어 신호(ROCTRL)를 결함구제 로컬 입출력 라인 센스 앰프(RLSA)로 인가한다.
결함 구제 센스 앰프 동작 제어 신호(ROCTRL)는 제 2 선택 신호(SEL2)와 동일한 논리 레벨을 가진다. 따라서, 제 1 선택 신호(SEL1)가 인에이블 되고 제 2 선택 신호(SEL2)가 디스에이블 되면 결함구제 로컬 입출력 라인 센스 앰프(RLSA)도 디스에이블 된다.
도 8은 도 7의 로컬 입출력 라인 센스 앰프의 구조를 설명하는 회로도이다.
도 8의 로컬 입출력 라인 센스 앰프(LSA)는 제 1 내지 제 5 트랜지스터(TR1 ~ TR5) 및 제어 트랜지스터(CTR)를 구비한다. 제 1 트랜지스터(TR1)는 제 1 단이 반전 글로벌 입출력 라인(GIOB)에 연결되고 게이트에 센스 앰프 활성화 신호(PLIOSE)가 인가된다.
제 2 트랜지스터(TR2)는 제 1 단이 글로벌 입출력 라인(GIO)에 연결되고 게이트에 센스 앰프 활성화 신호(PLIOSE)가 인가된다. 제 3 트랜지스터(TR3)는 제 1 트랜지스터(TR1)의 제 2 단에 제 1 단이 연결되고 게이트에 로컬 입출력 라인(LIO)에서 출력되는 데이터가 인가된다.
제 4 트랜지스터(TR4)는 제 2 트랜지스터(TR2)의 제 2 단에 제 1 단이 연결되고 게이트에 반전 로컬 입출력 라인(LIOB)에서 출력되는 반전 데이터가 인가된다.
제 5 트랜지스터(TR5)는 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)의 제 2 단에 제 1 단이 공통 연결되고 게이트에 센스 앰프 활성화 신호(PLIOSE)가 인가된다.
제어 트랜지스터(CTR)는 제 5 트랜지스터(TR5)의 제 2 단에 제 1단이 연결되고 게이트에 센스 앰프 동작 제어 신호(OCTRL)가 인가되며 제 2 단이 접지 전압(VSS)에 연결된다.
도 8의 로컬 입출력 라인 센스 앰프(LSA)의 구조는 제어 트랜지스터(CTR)를 구비하는 점을 제외하고는 도 3의 로컬 입출력 라인 센스 앰프(LSA)의 구조와 동일하다.
제어 트랜지스터(CTR)는 센스 앰프 동작 제어 신호(OCTRL)가 하이 레벨로 활성화되면 턴 온 되어 로컬 입출력 라인 센스 앰프(LSA)를 동작시킨다. 반대로 제어 트랜지스터(CTR)가 턴 오프 되면 로컬 입출력 라인 센스 앰프(LSA)도 턴 오프 된다.
이와 같이 센스 앰프 동작 제어 신호(OCTRL)에 의해서 제어되는 제어 트랜지스터(CTR)를 로컬 입출력 라인 센스 앰프(LSA)에 추가함으로써 로컬 입출력 라인 센스 앰프(LSA)를 선택적으로 제어할 수있다.
결함구제 로컬 입출력 라인 센스 앰프(RLSA)의 구조도 도 8의 로컬 입출력 라인 센스 앰프(LSA)의 구조와 동일하므로 상세한 설명을 생략한다.
도 9는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 설명하는 회로도이다.
도 9를 참조하면, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치(900)는 상부 메모리 셀 어레이 블록(910), 상부 결함 구제 회로(920), 하부 메모리 셀 어레이 블록(930), 하부 결함 구제 회로(940), 스위치부(SW) 및 제어부(CU)를 구비한다.
도 9에서, 상부 및 하부 메모리 셀 어레이 블록(910, 930), 상부 및 하부 결함 구제 회로(920, 940)의 메모리 셀과 비트라인 센스 앰프 및 결함구제 비트라인 센스 앰프는 생략되었다.
상부 메모리 셀 어레이 블록(910)은 상부(upper) 센스 앰프 활성화 신호(PLIOSE_U)에 응답하여 동작되는 상부 로컬 입출력 라인 센스 앰프(LSAU)를 구비한다.
상부 결함 구제 회로(920)는 상부 센스 앰프 활성화 신호(PLIOSE_U)에 응답하여 동작되는 상부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAU)를 구비한다.
하부 메모리 셀 어레이 블록(930)은 하부(lower) 센스 앰프 활성화 신호(PLIOSE_L)에 응답하여 동작되는 하부 로컬 입출력 라인 센스 앰프(LSAL)를 구비한다.
하부 결함 구제 회로(940)는 하부 센스 앰프 활성화 신호(PLIOSE_L)에 응답하여 동작되는 하부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAL)를 구비한다.
스위치부(SW)는 제 1 선택 신호(SEL1), 제 2 상부 선택 신호(SELU2) 및 제 2 하부 선택 신호(SELL2)에 응답하여 상부 로컬 입출력 라인 센스 앰프(LSAU)로부터 출력되는 데이터 또는 상부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAU)로부터 출력되는 데이터 또는 하부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAL)로부터 출력되는 데이터 중 하나를 선택하여 출력한다.
제어부(CU)는 상부 결함 구제 회로(920)가 동작하는 경우 제 2 상부 선택 신호(SELU2)에 응답하여 상부 로컬 입출력 라인 센스 앰프(LSAU)를 디스에이블 시키는 상부 센스 앰프 동작 제어 신호(OCTRLU)를 발생한다.
또한 제어부(CU)는 하부 결함 구제 회로(940)가 동작하는 경우 제 2 하부 선택 신호(SELL2)에 응답하여 하부 로컬 입출력 라인 센스 앰프(LSAL)를 디스에이블 시키는 하부 센스 앰프 동작 제어 신호(OCTRLL)를 발생한다.
도 9의 반도체 메모리 장치(900)는 도 7의 반도체 메모리 장치(700)와 달리 매트릭스 구조이다. 즉, 메모리 셀 어레이 블록이 상부(910)와 하부(930)로 구분 되어있고 결함 구제 회로도 상부(920)와 하부(940)로 구분되어 있다.
하부 메모리 셀 어레이 블록(930)의 입출력 라인 쌍(IO, IOB)은 상부 메모리 셀 어레이 블록(910), 상부 결함 구제 회로(920) 및 하부 결함 구제 회로(940)에서 출력되는 데이터가 입출력 라인 센스 앰프(IOSA)로 전달되는 경우 거치는 공통 경로의 역할을 한다.
따라서 도 5에서 설명된 것과 같이 하부 센스 앰프 활성화 신호(PLIOSE_L)가 인에이블 되고 하부 결함 구제 회로(940)가 동작될 경우 하부 로컬 입출력 라인 센스 앰프(LSAL)가 더미 센싱 되는 문제가 있다.
도 9의 반도체 메모리 장치(900)는 제어부(CU)를 이용하여 위와 같은 문제를 해결한다. 문제 해결의 원리는 도 7의 반도체 메모리 장치(700)의 문제 해결 원리와 동일하다.
하부 결함 구제 회로(940)가 동작될 경우 제 2 하부 선택 신호(SELL2)에 응답하여 스위치부(SW)의 제 2 하부 출력부(SOUTL2)만이 턴 온 되고 나머지 제 1 출력부(SOUT1) 및 제 2 상부 출력부(SOUTU2)는 턴 오프 된다.
그러면 하부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAL)에서 증폭된 데이터가 하부 결함 구제 글로벌 입출력 라인(RGIOL, RGIOBL)과 제 2 하부 출력부(SOUTL2)를 통하여 입출력 센스 앰프(IOSA)로 전송된다.
이 때, 제어부(CU)는 인에이블 된 제 2 하부 선택 신호(SELL2)를 반전시켜 하부 센스 앰프 동작 제어 신호(OCTRLL)로서 출력한다. 하부 센스 앰프 동작 제어 신호(OCTRLL)는 하부 로컬 입출력 라인 센스 앰프(LSAL)를 디스에이블 시킨다.
따라서, 하부 센스 앰프 활성화 신호(PLIOSE_L)가 인에이블 되어도 하부 로컬 입출력 라인 센스 앰프(LSAL)는 동작되지 아니하고 더미 센싱의 문제도 발생되지 아니한다.
하부 센스 앰프 동작 제어 신호(OCTRLL)는 제 2 하부 선택 신호(SELL2)를 반전시켜 발생하므로, 제어부(CU)는 인버터(INV2)를 구비한다.
제어부(CU)는 상부 메모리 셀 어레이 블록(910)이 동작하는 경우 제 2 상부 선택 신호(SELU2)에 응답하여 상부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAU)를 디스에이블 시키는 상부 결함 구제 센스 앰프 동작 제어 신호(ROCTRLU)를 더 발생한다.
또한, 하부 메모리 셀 어레이 블록(930)이 동작하는 경우 제 2 하부 선택 신호(SELL2)에 응답하여 하부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAL)를 디스에이블 시키는 하부 결함 구제 센스 앰프 동작 제어 신호(ROCTRLL)를 더 발생한다.
상부 결함 구제 센스 앰프 동작 제어 신호(ROCTRLU)는 제 2 상부 선택 신호(SELU2)와 동일한 논리 레벨을 가지고, 하부 결함 구제 센스 앰프 동작 제어 신호(ROCTRLL)는 제 2 하부 선택 신호(SELL2)와 동일한 논리 레벨을 가진다.
상부 결함 구제 센스 앰프 동작 제어 신호(ROCTRLU) 및 하부 결함 구제 센스 앰프 동작 제어 신호(ROCTRLL)를 이용한 도 9의 반도체 메모리 장치(900)의 동작 원리는 상부 센스 앰프 동작 제어 신호(OCTRLU) 및 하부 센스 앰프 동작 제어 신호(OCTRLL)를 이용한 반도체 메모리 장치(900)의 동작 원리와 동일하므로 상세한 설명을 생략한다.
도 9의 반도체 메모리 장치(900)에 사용된 상부 및 하부 로컬 입출력 라인 센스 앰프(LSAU, LSAL), 상부 및 하부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAU, RLSAL)의 구조는 도 8에 도시된 것과 동일하므로 상세한 설명을 생략한다.
도 10은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치를 설명하는 회로도이다.
도 10을 참조하면, 본 발명의 제 3 실시예에 따른 반도체 메모리 장치(1000)는 상부 메모리 셀 어레이 블록(1010), 상부 결함 구제 회로(1020), 하부 메모리 셀 어레이 블록(1030), 하부 결함 구제 회로(1040) 및 스위치부(SW)를 구비한다.
상부 메모리 셀 어레이 블록(1010)은 상부(upper) 센스 앰프 활성화 신호(PLIOSE_U)에 응답하여 동작되는 상부 로컬 입출력 라인 센스 앰프(LSAU)를 구비한다.
상부 결함 구제 회로(1020)는 상부 센스 앰프 활성화 신호(PLIOSE_U)에 응답하여 동작되는 상부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAU)를 구비한다.
하부 메모리 셀 어레이 블록(1030)은 저장된 데이터를 소정의 입출력 라인(IO, IOB)으로 출력한다. 하부 결함 구제 회로(1040)는 하부 센스 앰프 활성화 신호(PLIOSE_L)에 응답하여 동작되는 하부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAL)를 구비한다.
스위치부(SW)는 제 1 선택 신호(SEL1), 제 2 상부 선택 신호(SELU2) 및 제 2 하부 선택 신호(SELL2)에 응답하여 상부 로컬 입출력 라인 센스 앰프(LSAU)로부터 출력되는 데이터 또는 상부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAU)로부터 출력되는 데이터 또는 하부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAL)로부터 출력되는 데이터 중 하나를 선택하여 입출력 라인(IO, IOB)으로 출력한다.
하부 메모리 셀 어레이 블록(1030)은 로컬 입출력 라인(LIO, LIOB)이 입출력 라인(IO, IOB)에 직접 연결된다.
도 10의 반도체 메모리 장치(1000)의 상부 메모리 셀 어레이 블록(1010), 상부 결함 구제 회로(1020) 및 하부 결함 구제 회로(1040)의 구조는 도 9의 반도체 메모리 장치(900)의 상부 메모리 셀 어레이 블록(910), 상부 결함 구제 회로(920) 및 하부 결함 구제 회로(940)의 구조와 동일하다.
다만, 도 10의 반도체 메모리 장치(1000)의 하부 메모리 셀 어레이 블록(1030)의 구조는 도 9의 반도체 메모리 장치(900)의 하부 메모리 셀 어레이 블록(930)의 구조와 다르다. 따라서, 하부 메모리 셀 어레이 블록(1030)의 구조 및 동작에 관하여만 상세히 설명한다.
도 10에 도시된 바와 같이, 하부 메모리 셀 어레이 블록(1030)은 하부 로컬 입출력 라인 센스 앰프를 구비하지 아니한다. 따라서, 로컬 입출력 라인(LIO, LIOB)이 하부 로컬 입출력 라인 센스 앰프를 통하지 아니하고 직접 입출력 라인(IO, IOB)에 연결된다.
하부 결함 구제 회로(1040)가 동작되는 경우, 즉, 하부 센스 앰프 활성화 신호(PLIOSE_L)가 인가되어 하부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAL)가 동작되는 경우에도 하부 로컬 입출력 라인 센스 앰프가 존재하지 않으므로 하부 로컬 입출력 라인 센스 앰프에 의한 더미 센싱(Dummy Sensing)이 수행되지 아니한다.
하부 메모리 셀 어레이 블록(1030)이 동작되는 경우에는 제 1 선택 신호(SEL1), 제 2 상부 선택 신호(SELU2) 및 제 2 하부 선택 신호(SELL2)에 의하여 스위치부(SW)의 제 1 출력부(SOUT1), 제 2 상부 출력부(SOUTU2) 및 제 2 하부 출력부(SOUTL2)가 모두 디스에이블 되므로 입출력 라인 쌍(IO, IOB)의 저항만이 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터에 영향을 준다.
따라서, 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터는 하부 로컬 입출력 라인 센스 앰프에 의하여 증폭되지 아니하여도 속도의 저하 없이 입출력 센스 앰프(IOSA)로 전송될 수 있다.
이와 같이 다수개의 컬럼 매트릭스 구조를 가지는 반도체 메모리 장치에서 입출력 센스 앰프에 가까운 곳에 위치한 로컬 입출력 센스 앰프를 제거함으로써 전류 소모를 줄일 수 있고, 효율적인 데이터 독출 경로의 구성도 가능하다.
도 11은 도 10의 반도체 메모리 장치가 제어부를 더 구비하는 경우를 설명하는 회로도이다.
도 10의 반도체 메모리 장치(1000)는 제어부를 더 구비할 수 있다. 제어부(CU)는 도 11에 도시된다.
도 11을 참조하면, 반도체 메모리 장치(1100)는 상부 결함 구제 회로(1120) 가 동작하는 경우 제 2 상부 선택 신호(SELU2)에 응답하여 상부 로컬 입출력 라인 센스 앰프(LSAU)를 디스에이블 시키는 상부 센스 앰프 동작 제어 신호(OCTRL)를 발생하는 제어부(CU)를 더 구비한다.
상부 센스 앰프 동작 제어 신호(OCTRL)는 제 2 상부 선택 신호(SELU2)와 반대되는 논리 레벨을 가진다. 만일 제 2 상부 선택 신호(SELU2)가 하이 레벨로 인에이블 되면 상부 센스 앰프 동작 제어 신호(OCTRL)는 로우 레벨로 발생되어 상부 로컬 입출력 라인 센스 앰프(LSAL)를 디스에이블 시킨다.
제어부(CU)는 상부 센스 앰프 동작 제어 신호(OCTRL)를 발생하기 위하여 제 2 상부 선택 신호(SELU2)를 반전시키는 인버터(INV)를 구비할 수 있다.
제어부(CU)는 상부 메모리 셀 어레이 블록(1110)이 동작하는 경우 제 2 상부 선택 신호(SELU2)에 응답하여 상부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAU)를 디스에이블 시키는 상부 결함 구제 센스 앰프 동작 제어 신호(ROCTRLU)를 더 발생한다.
또한, 하부 메모리 셀 어레이 블록(1130)이 동작하는 경우 제 2 하부 선택 신호(SELL2)에 응답하여 하부 결함 구제 로컬 입출력 라인 센스 앰프(RLSAL)를 디스에이블 시키는 하부 결함 구제 센스 앰프 동작 제어 신호(ROCTRLL)를 더 발생한다.
상부 결함 구제 센스 앰프 동작 제어 신호(ROCTRLU)는 제 2 상부 선택 신호(SELU2)와 동일한 논리 레벨을 가진다. 하부 결함 구제 센스 앰프 동작 제어 신호(ROCTRLL)는 제 2 하부 선택 신호(SELL2)와 동일한 논리 레벨을 가진다.
상부 결함 구제 센스 앰프 동작 제어 신호(ROCTRLU) 및 하부 결함 구제 센스 앰프 동작 제어 신호(ROCTRLL)를 발생하기 위한 제어부(CU)의 동작은 도 9에서 설명된 것과 동일하므로 상세한 설명은 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 로컬 입출력 라인 센스 앰프를 선택적으로 인에이블 하거나 디스에이블 할 수 있으므로 더미 센싱(Dummy Sensing)에 의한 불필요한 전류 소비를 방지할 수 있는 장점이 있다.
또한 로컬 입출력 라인 센스 앰프를 효율적으로 배치함으로써 불필요한 전류소비를 방지할 수 있는 장점이 있다.

Claims (25)

  1. 센스 앰프 활성화 신호에 응답하여 동작하는 로컬 입출력 라인 센스 앰프를 구비하는 메모리 셀 어레이 블록 ;
    상기 센스 앰프 활성화 신호에 응답하여 동작하는 결함 구제 로컬 입출력 라인 센스 앰프를 구비하는 결함 구제(Redundancy) 회로 ;
    제 1 선택 신호 및 제 2 선택 신호에 응답하여 상기 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 또는 상기 결함 구제 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 중 하나를 선택하여 출력하는 스위치부 ; 및
    상기 결함 구제 회로가 동작하는 경우 상기 제 2 선택 신호에 응답하여 상기 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 센스 앰프 동작 제어 신호를 발생하는 제어부를 구비하는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 제어부는,
    상기 결함 구제 회로가 동작하지 않는 경우 상기 제 2 선택 신호에 응답하여 상기 결함 구제 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 결함 구제 센스 앰프 동작 제어 신호를 더 발생하는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 결함 구제 로컬 입출력 라인 센스 앰프는,
    제 1 단이 결함 구제 반전 글로벌 입출력 라인에 연결되고 게이트에 상기 센스 앰프 활성화 신호가 인가되는 제 1 결함 구제 트랜지스터 ;
    제 1 단이 결함 구제 글로벌 입출력 라인에 연결되고 게이트에 상기 센스 앰프 활성화 신호가 인가되는 제 2 결함 구제 트랜지스터 ;
    상기 제 1 결함 구제 트랜지스터의 제 2 단에 제 1 단이 연결되고 게이트에 결함 구제 로컬 입출력 라인에서 출력되는 상기 데이터가 인가되는 제 3 결함 구제 트랜지스터 ;
    상기 제 2 결함 구제 트랜지스터의 제 2 단에 제 1 단이 연결되고 게이트에 결함 구제 반전 로컬 입출력 라인에서 출력되는 반전 데이터가 인가되는 제 4 결함 구제 트랜지스터 ;
    상기 제 3 결함 구제 트랜지스터 및 상기 제 4 결함 구제 트랜지스터의 제 2 단에 제 1 단이 공통 연결되고 게이트에 상기 센스 앰프 활성화 신호가 인가되는 제 5 결함 구제 트랜지스터 ; 및
    상기 제 5 결함 구제 트랜지스터의 제 2 단에 제 1단이 연결되고 게이트에 상기 결함 구제 센스 앰프 동작 제어 신호가 인가되며 제 2 단이 접지 전압에 연결되는 결함 구제 제어 트랜지스터를 구비하는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  4. 제 2항에 있어서, 상기 결함 구제 센스 앰프 동작 제어 신호는,
    상기 제 2 선택 신호와 동일한 논리 레벨을 가지는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  5. 제 2항에 있어서,
    상기 결함 구제 센스 앰프 동작 제어 신호는,
    상기 결함 구제 회로 위에 배치되는 전송 라인을 통하여 상기 결함 구제 로컬 입출력 라인 센스 앰프로 인가되는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  6. 제 1항에 있어서, 상기 제 1 선택 신호 및 상기 제 2 선택 신호는,
    서로 반대되는 논리 레벨을 가지고, 상기 제 2 선택 신호는 컬럼 결함 구제 인에이블 신호이며,
    상기 센스 앰프 동작 제어 신호는,
    상기 제 2 선택 신호와 반대되는 논리 레벨을 가지는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  7. 제 1항에 있어서, 상기 스위치부는,
    상기 제 1 선택 신호에 응답하여 상기 로컬 입출력 센스 앰프로부터 출력되는 상기 데이터를 출력하거나 차단하는 제 1 출력부 ; 및
    상기 제 2 선택 신호에 응답하여 상기 결함 구제 로컬 입출력 센스 앰프로부터 출력되는 상기 데이터를 출력하거나 차단하는 제 2 출력부를 구비하는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  8. 제 1항에 있어서, 상기 로컬 입출력 라인 센스 앰프는,
    제 1 단이 반전 글로벌 입출력 라인에 연결되고 게이트에 상기 센스 앰프 활성화 신호가 인가되는 제 1 트랜지스터 ;
    제 1 단이 글로벌 입출력 라인에 연결되고 게이트에 상기 센스 앰프 활성화 신호가 인가되는 제 2 트랜지스터 ;
    상기 제 1 트랜지스터의 제 2 단에 제 1 단이 연결되고 게이트에 로컬 입출력 라인에서 출력되는 상기 데이터가 인가되는 제 3 트랜지스터 ;
    상기 제 2 트랜지스터의 제 2 단에 제 1 단이 연결되고 게이트에 반전 로컬 입출력 라인에서 출력되는 반전 데이터가 인가되는 제 4 트랜지스터 ;
    상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 제 2 단에 제 1 단이 공통 연결되고 게이트에 상기 센스 앰프 활성화 신호가 인가되는 제 5 트랜지스터 ; 및
    상기 제 5 트랜지스터의 제 2 단에 제 1단이 연결되고 게이트에 상기 센스 앰프 동작 제어 신호가 인가되며 제 2 단이 접지 전압에 연결되는 제어 트랜지스터를 구비하는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  9. 제 1항에 있어서, 상기 센스 앰프 동작 제어 신호는,
    상기 메모리 셀 어레이 블록 위에 배치되는 전송 라인을 통하여 상기 로컬 입출력 라인 센스 앰프로 인가되는 것을 특징으로 하는 로컬 입출력 라인 센스 앰 프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  10. 상부(upper) 센스 앰프 활성화 신호에 응답하여 동작하는 상부 로컬 입출력 라인 센스 앰프를 구비하는 상부 메모리 셀 어레이 블록 ;
    상기 상부 센스 앰프 활성화 신호에 응답하여 동작하는 상부 결함 구제 로컬 입출력 라인 센스 앰프를 구비하는 상부 결함 구제(Redundancy) 회로 ;
    하부(lower) 센스 앰프 활성화 신호에 응답하여 동작하는 하부 로컬 입출력 라인 센스 앰프를 구비하는 하부 메모리 셀 어레이 블록 ;
    상기 하부 센스 앰프 활성화 신호에 응답하여 동작하는 하부 결함 구제 로컬 입출력 라인 센스 앰프를 구비하는 하부 결함 구제(Redundancy) 회로 ;
    제 1 선택 신호, 제 2 상부 선택 신호 및 제 2 하부 선택 신호에 응답하여 상기 상부 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 또는 상기 상부 결함 구제 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 또는 상기 하부 결함 구제 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 중 하나를 선택하여 출력하는 스위치부 ; 및
    상기 상부 결함 구제 회로가 동작하는 경우 상기 제 2 상부 선택 신호에 응답하여 상기 상부 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 상부 센스 앰프 동작 제어 신호를 발생하고,
    상기 하부 결함 구제 회로가 동작하는 경우 상기 제 2 하부 선택 신호에 응답하여 상기 하부 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 하부 센스 앰프 동작 제어 신호를 발생하는 제어부를 구비하는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 제어부는,
    상기 상부 메모리 셀 어레이 블록이 동작하는 경우 상기 제 2 상부 선택 신호에 응답하여 상기 상부 결함 구제 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 상부 결함 구제 센스 앰프 동작 제어 신호를 더 발생하고,
    상기 하부 메모리 셀 어레이 블록이 동작하는 경우 상기 제 2 하부 선택 신호에 응답하여 상기 하부 결함 구제 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 하부 결함 구제 센스 앰프 동작 제어 신호를 더 발생하는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 상부 결함 구제 센스 앰프 동작 제어 신호는,
    상기 제 2 상부 선택 신호와 동일한 논리 레벨을 가지고,
    상기 하부 결함 구제 센스 앰프 동작 제어 신호는,
    상기 제 2 하부 선택 신호와 동일한 논리 레벨을 가지는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  13. 제 11항에 있어서,
    상기 상부 결함 구제 센스 앰프 동작 제어 신호는,
    상기 상부 결함 구제 회로 위에 배치되는 전송 라인을 통하여 상기 상부 결함 구제 로컬 입출력 라인 센스 앰프로 인가되고,
    상기 하부 결함 구제 센스 앰프 동작 제어 신호는,
    상기 하부 결함 구제 회로 위에 배치되는 전송 라인을 통하여 상기 하부 결함 구제 로컬 입출력 라인 센스 앰프로 인가되는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  14. 제 10항에 있어서,
    상기 제 1 선택 신호, 상기 제 2 상부 선택 신호 및 상기 제 2 하부 선택 신호 중 하나의 신호가 제 1 레벨이면 나머지 신호는 제 2 레벨인 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  15. 제 10항에 있어서, 상기 상부 센스 앰프 동작 제어 신호는,
    상기 제 2 상부 선택 신호와 반대되는 논리 레벨을 가지고,
    상기 하부 센스 앰프 동작 제어 신호는,
    상기 제 2 하부 선택 신호와 반대되는 논리 레벨을 가지는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  16. 제 10항에 있어서, 상기 스위치부는,
    상기 제 1 선택 신호에 응답하여 상기 상부 로컬 입출력 센스 앰프로부터 출 력되는 상기 데이터를 출력하거나 차단하는 제 1 출력부 ;
    상기 제 2 상부 선택 신호에 응답하여 상기 상부 결함 구제 로컬 입출력 센스 앰프로부터 출력되는 상기 데이터를 출력하거나 차단하는 제 2 상부 출력부 ; 및
    상기 제 2 하부 선택 신호에 응답하여 상기 하부 결함 구제 로컬 입출력 센스 앰프로부터 출력되는 상기 데이터를 출력하거나 차단하는 제 2 하부 출력부를 구비하는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  17. 제 10항에 있어서, 상기 상부 센스 앰프 동작 제어 신호는,
    상기 상부 메모리 셀 어레이 블록 위에 배치되는 전송 라인을 통하여 상기 상부 로컬 입출력 라인 센스 앰프로 인가되며,
    상기 하부 센스 앰프 동작 제어 신호는,
    상기 하부 메모리 셀 어레이 블록 위에 배치되는 전송 라인을 통하여 상기 하부 로컬 입출력 라인 센스 앰프로 인가되는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  18. 상부(upper) 센스 앰프 활성화 신호에 응답하여 동작하는 상부 로컬 입출력 라인 센스 앰프를 구비하는 상부 메모리 셀 어레이 블록 ;
    상기 상부 센스 앰프 활성화 신호에 응답하여 동작하는 상부 결함 구제 로컬 입출력 라인 센스 앰프를 구비하는 상부 결함 구제(Redundancy) 회로 ;
    저장된 데이터를 소정의 입출력 라인으로 출력하는 하부 메모리 셀 어레이 블록 ;
    상기 하부 센스 앰프 활성화 신호에 응답하여 동작하는 하부 결함 구제 로컬 입출력 라인 센스 앰프를 구비하는 하부 결함 구제(Redundancy) 회로 ; 및
    제 1 선택 신호, 제 2 상부 선택 신호 및 제 2 하부 선택 신호에 응답하여 상기 상부 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 또는 상기 상부 결함 구제 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 또는 상기 하부 결함 구제 로컬 입출력 라인 센스 앰프로부터 출력되는 데이터 중 하나를 선택하여 상기 입출력 라인으로 출력하는 스위치부를 구비하고,
    상기 하부 메모리 셀 어레이 블록은,
    로컬 입출력 라인이 상기 입출력 라인에 직접 연결되는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  19. 제 18항에 있어서, 상기 스위치부는,
    상기 제 1 선택 신호에 응답하여 상기 상부 로컬 입출력 센스 앰프로부터 출력되는 상기 데이터를 상기 입출력 라인으로 출력하거나 차단하는 제 1 출력부 ;
    상기 제 2 상부 선택 신호에 응답하여 상기 상부 결함 구제 로컬 입출력 센스 앰프로부터 출력되는 상기 데이터를 상기 입출력 라인으로 출력하거나 차단하는 제 2 상부 출력부 ; 및
    상기 제 2 하부 선택 신호에 응답하여 상기 하부 결함 구제 로컬 입출력 센스 앰프로부터 출력되는 상기 데이터를 상기 입출력 라인으로 출력하거나 차단하는 제 2 하부 출력부를 구비하는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  20. 제 18항에 있어서,
    상기 상부 결함 구제 회로가 동작하는 경우 상기 제 2 상부 선택 신호에 응답하여 상기 상부 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 상부 센스 앰프 동작 제어 신호를 발생하는 제어부를 더 구비하는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  21. 제 20항에 있어서,
    상기 제 1 선택 신호, 상기 제 2 상부 선택 신호 및 상기 제 2 하부 선택 신호 중 하나의 신호가 제 1 레벨이면 나머지 신호는 제 2 레벨이고,
    상기 상부 센스 앰프 동작 제어 신호는,
    상기 제 2 상부 선택 신호와 반대되는 논리 레벨을 가지는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  22. 제 20항에 있어서, 상기 상부 센스 앰프 동작 제어 신호는,
    상기 상부 메모리 셀 어레이 블록 위에 배치되는 전송 라인을 통하여 상기 상부 로컬 입출력 라인 센스 앰프로 인가되는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  23. 제 20항에 있어서, 상기 제어부는,
    상기 상부 메모리 셀 어레이 블록이 동작하는 경우 상기 제 2 상부 선택 신호에 응답하여 상기 상부 결함 구제 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 상부 결함 구제 센스 앰프 동작 제어 신호를 더 발생하고,
    상기 하부 메모리 셀 어레이 블록이 동작하는 경우 상기 제 2 하부 선택 신호에 응답하여 상기 하부 결함 구제 로컬 입출력 라인 센스 앰프를 디스에이블 시키는 하부 결함 구제 센스 앰프 동작 제어 신호를 더 발생하는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  24. 제 23항에 있어서, 상기 상부 결함 구제 센스 앰프 동작 제어 신호는,
    상기 제 2 상부 선택 신호와 동일한 논리 레벨을 가지고,
    상기 하부 결함 구제 센스 앰프 동작 제어 신호는,
    상기 제 2 하부 선택 신호와 동일한 논리 레벨을 가지는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
  25. 제 23항에 있어서, 상기 상부 결함 구제 센스 앰프 동작 제어 신호는,
    상기 상부 결함 구제 회로 위에 배치되는 전송 라인을 통하여 상기 상부 결 함 구제 로컬 입출력 라인 센스 앰프로 인가되고,
    상기 하부 결함 구제 센스 앰프 동작 제어 신호는,
    상기 하부 결함 구제 회로 위에 배치되는 전송 라인을 통하여 상기 하부 결함 구제 로컬 입출력 라인 센스 앰프로 인가되는 것을 특징으로 하는 로컬 입출력 라인 센스 앰프를 선택적으로 제어할 수 있는 반도체 메모리 장치.
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