KR100751470B1 - 다층 기판 및 그 제조 방법 - Google Patents

Abstract

비아 홀(6)이 형성된 하나 이상의 제1 내층용 기재(10)와, 최상층에 배치된 상기 기재(10)에 위치한 표층 회로용 기재(20)와, 상기 기재(10)에 위치한 제2 내층용 기재(30)와, 최하층에 배치된 표층 회로용 도체 박막(40)을 일괄 적층하여, 일괄 적층체(60)을 제조한다. 이러한 일괄 적층체(60)에서, 상기 최상층의 표층 회로용 기재(20)와 최하층의 도체 박막(40)에, 상기 제1 내층용 기재(10) 및 제2 내층용 기재(30)에 형성된 내층 회로를 전기적으로 접속하는 층간 도통부(51a, 51b)를 형성한 후, 상기 층간 도통부(51a, 51b)가 형성된 표층 회로용 기재(20) 및 표층 회로용 도체 박막(40) 상에 미세한 회로를 각각 형성한다.

다층, multilayer, 적층, 회로, 기판

Description

다층 기판 및 그 제조 방법{MULTILAYER BOARD AND ITS MANUFACTURING METHOD}

본 발명은, 다층 기판 및 그 제조 방법에 관한 것이며, 특히, 패키지 기판 등에 사용되는 다층 기판 및 그 제조 방법에 관한 것이다.

전자 기기의 경박 단소화, 반도체 칩이나 부품의 소형화 및 단자의 좁은 피치화에 따라, 프린트 기판(배선 기판)의 실장 면적의 축소나 배선의 정밀화가 진행되고 있다. 동시에, 정보 관련 기기에서는, 신호 주파수의 광대역화에 대응하여 부품 사이를 연결하는 배선의 단거리화가 요구되고 있다. 그러므로, 고밀도, 고성능을 달성하기 위해, 프린트 기판의 다층화는 필수적인 기술이 되었다.

다층 기판에서는, 종래의 평면 회로에는 없던 층간을 전기적으로 접속하는 회로(층간 도통부(導通部))의 형성이 중심 기술이다. 다층 기판의 각 층을 구성하는 다층 기판용 기재에 있어서는, 절연층에 관통공이 형성되어 이 관통공의 내벽 면을 따라 도체가 도금됨으로써, 다층 배선용 기재의 한쪽 면과 다른쪽 면이 전기적으로 접속된다.

IBM사의 SLC(Surface Laminar Circuit)로 대표되는 빌드업 다층 기판에 있어서도, 다층 기판용 기재의 절연층의 일부를 감광성 수지를 사용한 포토리소그래피 방법이나 레이저 가공 등으로 제거하고, 층간을 접속하기 위한 층간 도통부를 도금으로 형성하는 방법이 사용되고 있다(예를 들면, 高木 淸이 저술한 "빌드업 다층 프린트 배선 기술" 日刊工業新聞社 출판).

도금을 사용한 배선의 도통 접속은, 미세한 회로를 낮은 저항으로 도통 접속할 수 있는 이점이 있지만, 제조 공정이 복잡해서, 수행되는 공정의 수도 많기 때문에, 비용이 높아져서 다층 기판의 용도를 제한하는 요인이 되고 있다.

최근, 도금을 대신하는 저 비용의 층간 접속 방법으로써, 마쯔시다 그룹의 ALIVH(Any Layer Interstitial Via Hole) 기판이나, 도시바 그룹의 B2bit(Buried Bump Interconnection Techno1ogy)로 대표되는 도전성 수지를 사용한 다층 기판이 실용화되어 다층 기판의 용도가 급속히 확대되기 시작했다(예를 들면, 일본 특개 평6-302957호 공보, 일본 특개 평9-82835호 공보, 高木 淸이 저술한 "빌드업 다층 프린트 배선 기술" 日刊工業新聞社 출판).

ALIVH에 의하면, 도 1의 A 내지 H에 나타낸 바와 같이, 프리프레그(prepreg)에 의한 절연판(101)을 출발재로 하여, 레이저를 사용하여 절연판(101)의 한쪽 면과 다른쪽 면을 관통하는 비아 홀(via hole; l02)을 형성하고, 인쇄법에 따라 비아 홀(102)에 도전성 페이스트(103)를 충전하여 층간 도통부(103a)를 형성한다. 이 작업을 원하는 부분에 수행하여, 층간 도통부(103a)를 가지는 절연 기재(104)가 형성된다. 그리고, 절연 기재(104)의 한쪽 면 및 다른 쪽 면에 각각 동박(105)을 압착한 후, 에칭하여 원하는 배선 패턴(동박 회로; 106)이 형성된다. 이렇게 얻어진 절연 기재(104)의 한쪽 면과 다른 쪽 면에 대하여, 절연 기재(104)로 동일한 구성 을 가지는 절연 기재(107)와 동박(108)을 각각 압착한다. 압착 후의 동박(108)에 또한 배선 패턴(109)을 형성하는 것을 반복하는 빌드업 방식으로 다층 기판(100)이 형성된다.

ALIVH의 공법 이외에도, SLC와 같이, 절연층에 감광성 수지를 사용하여 노광, 현상을 필요한 횟수만큼 수행하여, 비아 홀을 형성하는 방법이나, 케미컬 또는 드라이 에칭에 의해 불필요한 수지를 제거하는 방법도 적용할 수 있다.

도전성 페이스트를 사용한 다층 기판의 제조 방법은, 저렴한 비용으로 제조할 수 있는 방법이 있는 반면, 도전성 페이스트의 전기 저항이 빌드업 방법으로 사용되는 도금에 비해 크고, 동박 회로와의 접촉 저항이 안정적이지 않는 등의 몇 가지 결점도 있지만, 서서히 극복되고 있다.

다중 칩 모듈 등, 베어 칩을 실장하는 기판에서는, 배선의 고밀도화에 따라서 다층 기판을 구성하는 한 층의 두께는 감소하는 경향이다. 이러한 층 두께의 감소에 의해 절연성 필름 유닛에서는, 다층 기판의 긁힘이나 주름이 발생하기 쉬워져서, 치수 안정성을 확보하기 어려워지고 있다.

이러한 문제점을 감안하여, 층간 접속에 도전성 페이스트를 사용하는 다층 기판의 제조 방법으로서, 도 2의 A 내지 F에 나타낸 바와 같이, 편면 동박 부착 필름(201)을 출발재로 하는 제조 방법이 있다. 이 제조 방법에 의하면, 편면 동박 부착 필름(201)의 동박(202)을 에칭해서 원하는 배선 패턴(동박 회로; 203)을 형성하고, 편면 동박 부착 필름(20l)의 절연 필름 층(204)에 비아 홀(205)을 형성하고, 비아 홀(205)에 도전성 페이스트(206)를 충전하여 층간 도통부(206a)를 형성한 다 층 배선 기재(207; 단, 최하층의 기재(208)에는, 비아 홀이 형성되어 있지 않음)를 복수 접합시켜 일괄 적층하여 고착함으로써 다층 기판(200)을 형성한다(예를 들면, 특개 2002-353621호 공보). 이 방법을 일괄 적층 프레스법이라고 지칭한다.

일괄 적층 프레스법에 의하면, 절연층으로 기능하는 수지 필름과, 이 수지 필름(절연층)의 일 면에 형성된 도체층으로 기능하는 동박으로 이루어지는 동장 기판(편면 동박 부착 필름)을 출발재로 사용하므로, 필름의 강성이 높아져서, 높은 치수 정밀도를 유지할 수 있다.

또한 일괄 적층 프레스법에 의하면, 편면 동박 부착 필름을 출발재로, 일괄 적층하기 전에 회로를 형성함으로써, 일괄 적층하여 다층화한 다층 기판은, 빌드업법에 따라 형성된 다층 기판보다, 짧은 시간에 제조할 수 있으며, 또한 높은 수율로 제조할 수 있는 이점이 있다. 그러나 빌드업법과 동일한 정밀도를 얻으려면, 일괄 적층 프레스법에서는, 다층 기판의 각 층을 구성하는 다층 기판용 기재를 형성하고 일괄 적층하기 위해서 각 다층 기판용 기재의 위치를 높은 정밀도로 맞추어야할 필요가 있다.

일괄 적층에 있어서의 층간의 위치를 맞추는 것은, 소정의 위치에 개구되어 있는 구멍(핀 구멍)에 핀을 관통시키는 방법(핀 얼라인먼트 법)이 일반적이다. 핀 얼라인먼트 방법에 의하면, 핀 구멍의 위치 정밀도를 높임과 동시에, 핀 구멍과 핀의 클리어런스를 최소한으로 억제하는 것이 정밀도의 향상에 있어서 중요하다. 그러나, 이와 같이 층간의 위치를 높은 정밀도로 맞추기에는 한계가 있어, 빌드업 방식에 비하면, 그 정밀도가 뒤떨어진다. 따라서, 미리 미세 회로가 형성된 기판을 준비해도, 인접층과의 위치를 맞출 수 없어서 다층화가 곤란하다.

한편, 상기한 SLC로 대표되는 빌드업 방식으로 제조된 다층 기판은, 한층 한층 차례로, 적층과 회로 형성을 반복적으로 수행하므로, 인접하는 다층 기판용 기재의 회로, 비아 홀, 표면 회로의 위치를 맞추는 것은, 포토리소그래피를 행할 때의 위치를 맞추는 정밀도에 의존하고 있다. 일반적으로 빌드업 방식은, 미리 적층한 회로의 위치를 서로 맞추어서 접합시키는 일괄 적층에 의해 형성된 다층 기판에 비하여, 위치를 맞추는 정밀도가 높다. 이것이, 반도체 칩이 직접 접합되는 다층 기판에서, 빌드업 방식이 많이 채용되는 이유이다. 그러나, 빌드업 방식으로의 다층화는, 전술한 바와 같이, 제조 공정이 복잡하고, 수행되는 공정의 수가 많고, 비용이 높다.

본 발명의 목적은, 전술한 바와 같은 문제점을 해소하기 위해서 이루어진 것이며, 높은 수율을 기대할 수 있는 일괄 적층법의 이점을 손상시키지 않고, 표층에 미세 회로를 형성하여 좁은 피치의 반도체 소자를 실장할 수 있는 다층 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한, 본 발명의 제1 측면에 따르면, 절연층의 일 면에 도전성 회로를 가지며 상기 도전성 회로와 상기 절연층의 타 면을 전기적으로 접속시키는 층간 도통부를 가지는 하나 이상의 제1 내층용 기재와, 절연층의 일 면에 도전성 회로를 가지는 제2 내층용 기재를 포함하는 다층 기판의 제조 방법으로서, 상기 제1 내층용 기재 및 상기 제2 내층용 기재를 일괄 적층하고 상기 제1 내층용 기재의 층간 도통부와 상기 제2 내층용 기재의 도전성 회로를 전기적으로 접속하는 공정과 상기 제2 내층용 기재의 절연층에 제2 표층용 층간 도통부를 형성하여, 상기 제2 내층용 기재의 일 면에 형성된 도전성 회로와 상기 제2 내층용 기재 타 면을 전기적으로 접속시키는 공정 및 상기 제2 내층용 타 면에 미세 회로를 형성하는 공정을 포함하는 것을 요지로 한다.

또한 상기 목적을 달성하기 위한, 본 발명의 제2의 측면에 따르면, 절연층의 일 면에 도전성 회로를 가지며 상기 도전성 회로와 상기 절연층의 타 면을 전기적으로 접속하기 위한 층간 도통부를 가지는 하나 이상의 제1 내층용 기재와, 절연층의 일 면에 도전성 회로를 가지는 제2 내층용 기재와, 절연층을 가지는 표층 회로용 절연 기재를 포함하는 다층 기판의 제조 방법으로서, 상기 제1 내층용 기재의 도전성 회로 측에 상기 표층 회로용 절연 기재를 배치하고, 상기 제1 내층용 기재의 절연층 측에 상기 제2 내층용 기재의 상기 도전성 회로를 제1 내층용 기재 측으로 배치하는 공정과, 상기 제1, 제2 내층용 기재 및 상기 표층 회로용 절연 기재를 일괄 적층하고 상기 표층 회로용 절연 기재에 상기 제1 내층용 기재의 도전성 회로를 전기적으로 접속하기 위한 제1 표층용 층간 도통부를 형성하는 공정과, 상기 제2 내층용 기재의 일 면에 형성된 도전성 회로와 상기 제2 내층용 기재의 타 면을 전기적으로 접속하기 위해 상기 제2 내층용 기재의 절연층에 제2 표층용 층간 도통부를 형성하는 공정과, 상기 표층 회로용 절연 기재의 절연층의 상기 제1 내층용 기재와는 반대 측의 면 및 상기 제2 내층용 기재 타 면 중 하나 이상의 면에 미세 회로를 형성하는 공정을 포함하는 것을 요지로 한다.

또한, 상기 목적을 달성하기 위한, 본 발명의 제3의 측면에 따르면, 절연층의 일 면에 도전성 회로를 가지며 상기 도전성 회로와 상기 절연층의 타 면을 전기적으로 접속하기 위한 층간 도통부를 가지는 하나 이상의 제1 내층용 기재와, 절연층을 가지는 표층 회로용 절연 기재를 포함하는 다층 기판의 제조 방법으로서, 상기 제1 내층용 기재의 도전성 회로 면 측에 표층 회로용 절연 기재를 배치하는 공정과, 상기 제1 내층용 기재와 상기 표층 회로용 절연 기재를 일괄 적층하는 공정과, 상기 표층 회로용 절연 기재에 상기 제1 내층용 기재의 도전성 회로를 전기적으로 접속시키기 위한 제1 표층용 층간 도통부를 형성하는 공정과, 상기 표층 회로용 기재의 상기 제1 내층용 기재와 대향하는 면의 반대 측의 면에 미세 회로를 형성하는 공정을 포함하는 것을 요지로 한다.

또한, 상기 목적을 달성하기 위한, 본 발명의 제4의 측면에 따르면, 절연층의 일 면에 도전성 회로를 가지며 상기 도전성 회로와 상기 절연층의 타 면을 전기적으로 접속시키기 위한 층간 도통부를 가지는 하나 이상의 제3 내층용 기재와, 절연층의 일 면에 도전성 회로를 가지며 상기 절연층 타 면에 상기 일 면에 형성되어 있는 도전성 회로보다 미세한 도전성 회로가 형성되고, 상기 절연층의 일 면에 형성된 도전성 회로와 타 면에 형성된 도전성 회로를 전기적으로 접속시키기 위한 제3 표층용 층간 도통부를 구비하는 제3 표층 회로용 기재를 포함하는 다층 기판의 제조 방법으로서, 상기 제3 표층 회로용 기재 상에 설치된 미세 회로 면이 표층에 배치된 상태로 상기 제3 내층용 기재 및 제3 표층 회로용 기재를 일괄 적층 하여, 상기 제3 내층용 기재의 층간 도통부와 상기 제3 표층 회로용 기재의 일 면에 형성된 도전성 회로를 전기적으로 접속시키는 공정을 포함하는 것을 요지로 한다.

도 1의 A 내지 H는, 종래의 다층 기판의 제조 공정을 나타내는 공정도이다.

도 2의 A 내지 F는, 종래의 다층 기판의 또 다른 제조 공정을 나타내는 공정도이다.

도 3의 A 내지 G는, 본 발명의 실시예 1에 따른 다층 기판의 제조 방법의 전반적인 공정을 나타내는 도면이다.

도 4A 내지 도 4C는, 본 발명의 실시예 1에 따른 다층 기판의 제조 방법의 후반 공정을 나타내는 도면이다.

도 5는, 표층의 한쪽 면에만 미세 회로를 형성한 경우를 나타내는 도면이다.

도 6의 A 내지 E는, 실시예 1의 변형예에 따른 다층 기판의 제조 공정을 나타내는 공정도이다.

도 7의 A 내지 C는, 실시예 1의 변형예에 따른 제조 방법의 또 다른 예를 나타내는 공정도이다.

도 8은, 표층의 한쪽 면에만 미세 회로를 형성한 경우를 나타내는 도면이다.

도 9의 A 내지 F, 도 9G 및 도 9H는 본 발명의 실시예 2에 따른 다층 기판의 제조 방법을 나타내는 공정도이다.

도 10의 A 내지 D는, 본 발명의 실시예 2에 따른 다층 기판의 또 다른 제조 방법을 나타내는 공정도이다.

도 11의 A 내지 D는, 실시예 2에 따른 도금 방법의 제1의 예를 나타내는 공 정도이다.

도 12의 A 내지 E는, 실시예 2에 따른 도금 방법의 제2의 예를 나타내는 공정도이다.

도 13의 A 내지 C는, 도금 방법의 제3의 예를 나타내는 공정도이다.

도 14의 A 내지 G는, 실시예 2의 변형예를 나타내는 공정도이다.

도 15의 A 내지 C는, 층간 도통부의 도금의 성장 예를 나타내는 도면이다.

도 16은, 본 발명의 실시예 2의 또 다른 변형예를 나타낸 도면이다.

아래에 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.

실시예 1

도 3의 A에 나타낸 바와 같이, 절연층으로 기능하는 폴리이미드 필름(2)의 일 면에 동박(3)을 가지는 편면 동박 적층판(CCL; 1)을 출발재로 하고, 동박(3)을 에칭하여 동박(3)에 의한 회로 패턴(내층 회로; 4)이 형성된다(도 3의 B). 동박(3)의 에칭은, 염화 제2철을 주성분으로 하는 수용액, 염화 제2동을 주성분으로 하는 에칭제(etchant)를 사용할 수 있다.

다음에, 도 3의 C에 나타낸 바와 같이, 폴리이미드 필름(2)의 다층화 접착면측(동박(3)의 반대 면)에 접착층(5)을 형성한다. 접착층(5)은, 바니스 타입의 경우에는, 롤 코터(roll-coater)나 스크린 인쇄기를 사용하여 도포함으로써 형성되고, 필름 타입의 경우에는 적층기를 사용하여 열압착함으로써 형성된다.

이 실시예에서는, 가소성을 가지는 폴리이미드를 사용한다. 열가소성을 가 지는 폴리이미드계 재료로는, 폴리에틸이미드(PEI), 폴리에테르에테르케톤(PEEK) 계 재료 등을 사용할 수 있다.

그리고, 내층 회로 패턴(4)을 형성하는 공정과 접착층(5)을 형성하는 공정의 순서는, 역순이라도 상관없다. 또한, 절연층이 접착층을 겸하는 경우에는, 접착층(5)을 생략할 수도 있다. 여기에서 접착층을 겸할 수 있는 절연층의 재료로는, 폴리이미드, 열가소성 폴리이미드, 열가소성 수지를 부여한 열가소성 폴리이미드, 또는 액정 폴리머를 사용할 수 있다.

다음에, 접착층(5) 측으로 레이저를 조사하여 접착층(5)과 폴리이미드 필름(2)에, 비아 홀(6)을 형성시킨다. 에칭에 의해, 동박(3)의 내층 회로(4)에 형성된 작은 구멍(6A)의 중심과, 접착층(5)과 폴리이미드 필름(2)의 비아 홀(6)의 중심의 위치를 맞춤으로써, 비아 홀(6)보다 직경이 작은, 작은 구멍(6A)을 가지는 작은 구멍 부착 비아 홀(6)이 형성된다. 비아 홀(6)의 직경은, 예를 들면 100㎛ 정도이고, 작은 구멍(6A)의 직경은 30∼50㎛정도이다.

다음에, 도 3의 E에 나타낸 바와 같이, 스크린 인쇄로 사용하는 것과 같은 스퀴지 플레이트(squeegee plate)를 사용하여 접착층(5)의 측에서 은 페이스트 등의 도전성 페이스트(7)를 스퀴징에 의해서 비아 홀(6)과 작은 구멍(6A) 모두에 충전한다. 도전성 페이스트(7)를 충전할 때는, 인쇄용 마스크를 사용하지 않고, 비아 홀(6) 부분 이외의 표면을 얇은 보호 필름으로 가린 후 충전함으로써, 인쇄 잔재의 도전성 페이스트에 의한 오염을 방지한다.

이렇게 하여, 절연층의 일 면에 내층 회로(4)가 형성되고, 또한 일 면에 대 한 타면(도면 위쪽을 일 면, 도면 아래쪽을 타 면이라고 정의한다)을 전기적으로 접속시키는 도전성 페이스트(7)가 충전된 층간 도통부(7a)가 형성된 내층 회로용 다층 기판용 기재(제1 내층용 기재; 10)가 완성된다.

도 3의 F에 나타낸 바와 같이, 2장의 내층 회로용 다층 기판용 기재(제1 내층용 기재; 10), 10과 절연층으로 기능하는 폴리이미드 필름(22)의 일 면에 동박(도체 박막; 21)을 가지고, 타 면에 접착층(23)을 가지는 표층 회로용 기재(20)(표층 회로용 절연 기재(70)에 도체 박막(21)을 접합시킨 구조와 같음)와 절연층으로 기능하는 폴리이미드 필름(31)의 일 면에 내층 회로가 되는 회로 패턴(회로; 32)이 형성되고, 타 면에 접착층(33)을 가지는 내층 회로용의 1장의 다층 기판용 기재(제2 내층용 기재; 30)와 표층 회로용의 1장의 도체 박막(4O)을 일괄 적층해서 고착시킨다. 그리고, 본 실시예에서는 제1 내층용 기재(10)를 2장 사용한 예를 나타내었으나, 적당하게 변경할 수 있다.

바꾸어 말하면, 2장의 내층 회로용 다층 기판용 기재(제1 내층용 기재; 10), 10의 일 면 측(내층 회로 4측)에 표층 회로용 다층 기판용 기재(표층 회로용 기재; 20)를 배치하고, 2장의 내층 회로용 다층 기판용 기재(10)의 타 면 측, 즉 제1 내층용 기재의 접착층(5) 측에 내층 회로용 다층 기판용 기재(제2 내층용 기재; 30)를 배치하고, 다층 기판용 기재(30)의 아래쪽, 즉 접착층(33) 측에 도체 박막(40)을 배치해서, 일괄 적층하여 고착시킨다.

그리고, 내층 회로용 다층 기판용 기재(제2 내층용 기재; 30)는, 비아 홀(6)(층간 도통부(7a))이 형성되어 있지 않은 다층 기판용 기재(제1 내층용 기재; 10)와 같고, 표층 회로용 다층 기판용 기재(표층 회로용 기재; 20)는, CCL에 접착층(23)이 형성되어 있는 것과 같다.

제1 내층용 기재(10), 표층 회로용 기재(20), 제2 내층용 기재(30) 및 표층 회로용 도체 박막(4O)을 일괄 적층할 때는, 핀 얼라인먼트 법 등에 의해 내층 회로(4, 32)가 층간 도통부(7a)을 통하여 서로 전기적으로 도통하도록 위치를 맞추어서, 열프레스에 의해 일괄 적층해서 고착한다.

이렇게 하여, 도 3의 G에 나타낸 바와 같이, 내부의 회로 패턴(내층 회로; 4, 32) 상호 간에 비아 홀(6)에 충전된 도전성 페이스트(7)에 의한 층간 도통부(7a)에 의해 층간 서로 도통 접속되고, 일 면에 비아 홀(6)이 형성되어 있지 않은 표면 동박(21), 및 타 면에 배면 동박(40)을 가지는 일괄 적층체(50)가 완성된다.

일괄 적층 후에, 일괄 적층체(50)의 일 면 및 타 면에 비아 가공과 미세 회로 가공을 수행한다. 먼저, 레이저를 사용하여, 도 4A에 나타낸 바와 같이, 최상층의 표층 회로용 기재(20)와 최하층의 제2 내층용 기재(30) 및 동박(40)의 각각에, 일괄 적층체(50)의 일 면 및 타 면에 형성되는 미세 회로와 내층 회로를 접속하기 위한 비아 홀(51)을 형성한다.

그리고 레이저 가공에 의해 형성된 구멍과 바로 아래의 층의 위치를 맞추는 것은 X선을 사용하여 수행한다. 즉, X선을 사용하여 내층 회로(회로 패턴 4 또는 32)를 투시하여 일괄 적층체(50)의 일 면 및 타 면에 형성되는 미세 회로와 내층 회로를 접속하기 위한 비아 홀(51)의 위치를 결정한다.

비아 홀(51)의 형성에는, YAG 레이저, 엑시머 레이저(excimer laser)나 탄산 가스 레이저에 의한 가공 이외에도, 레지스트 또는 동박을 마스크로 한 케미컬 에칭이나 드라이 에칭을 사용할 수도 있다.

다음에, 비아 홀(51) 내벽을 표면 처리한 후, 도 4B에 나타낸 바와 같이, 동 도금(52)에 의해 비아 홀(51)의 내벽을 피복하고, 일괄 적층체(50)의 일 면 및 타 면에 설치된 동박(21), 동박(40)과 바로 아래의 회로 패턴(내층 회로; 4 또는 32)을 각각 전기적으로 접속한다. 이렇게 하여, 일괄 적층체(50)의 일 면 및 타 면에 설치되는 회로와 내층 회로를 접속하는 제1 및 제2 표층용 층간 도통부(51a, 51b)가 형성된다.

일괄 적층체(50)의 일 면 및 타 면에 설치된 동박(21, 40) 상에 포토레지스트를 붙여, 바로 아래의 회로 패턴(내층 회로; 4 또는 32)과 위치를 맞추어서, 노광 현상한다. 위치를 맞추기 위해서는 전술한 X선을 사용한다. 그리고, 염화 제2철 수용액을 사용하여 동박을 에칭한 후, 레지스트를 박리하고, 도 4C에 나타낸 바와 같이, 일괄 적층체(50)의 일 면 및 타 면에 미세 회로(54)를 형성한다. 필요에 따라 솔더 레지스트(solder resist) 막을 피복 형성하면, 본 실시예의 다층 기판(60)이 완성된다.

다층 기판(60)에서, 내층 회로(4, 32)와 비아 홀(6) 및 일괄 적층체(50)의 일 면 및 타 면에 형성된 미세 회로(54)의 위치를 맞추는 정밀도는, 미세 회로(54)를 형성하기 위하여 포토 레지스트에 패턴을 노광하는 얼라이너(aligner)의 정밀도와 상응하며, 종래의 일괄 적층에 의한 층간 위치를 맞추는 정밀도와 비교하면 매우 높다. 그러므로, 본 실시예에 따른 미세 회로에 있어서는 비아 주위의 랜드(land)도, 그 정밀도에 따라 축소할 수 있어, 회로의 정밀화를 달성할 수 있다. 예를 들면, 내층 회로(4, 32)의 랜드 직경은 400∼600㎛ 정도이며, 미세 회로(54)의 랜드 직경은, 그것보다 작은 50∼70㎛ 정도이다.

반도체용 인터포우즈(interposer) 중에서 한쪽을 반도체 칩에 접속하고, 반대 측을 기기의 프린트 기판에 접속시킨 경우는, 한쪽 면에만 고정밀 패턴이 요구된다. 이와 같은 경우는, 도 5에 나타낸 바와 같이, 내층 회로(4) 및 비아 홀(6) 형성된 제1 내층용 기재(10)와 내층 회로(32)가 형성된 제2 내층용 기재(30)와 동박(40)을 일괄 적층하고, 동박(40) 측에만, 일괄 적층 후의 도통부를 형성하고, 즉 반도체 칩이 접속되는 도체 회로와 내층 회로를 접속하는 제2 표층용 층간 도통부(51b)를 형성하고, 미세 회로(54)를 형성하면 된다.

그리고, 도 4C, 도 5에서 사용되는 각 층의 절연층은 동일한 재료로 이루어지는 것이 바람직하다. 각 절연층을 동일한 재료를 사용함으로써, 일괄 적층 후에 다층 기판이 휘어지는 것을 억제할 수 있다. 또한, 각 절연층을 동일한 재료로 사용하는 효과는, 도 5에 나타낸 바와 같이 일 면에만 미세 회로를 형성하는 경우보다 크다. 또한 도 4C, 도 5에 나타낸 실시예에 있어서, 제1 내층용 기재(10)를 2장 사용했지만, 1장을 사용하거나, 3장 이상을 사용해도 동일한 효과를 얻을 수 있다.

도 6의 A 내지 E는, 상기 실시예 1의 또 다른 변형예를 나타낸다. 그리고, 도 6의 A 내지 E에 있어서, 도 3의 A 내지 G와 도 4A 내지 도 4C에 대응하는 부분은, 도 3의 A 내지 G와 도 4A 내지 도 4C에 나타낸 부호와 동일한 부호를 사용했 고, 그 설명을 생략한다.

도 6의 A에 나타낸 바와 같이, 2장의 내층 회로용 다층 기판용 기재(제 1내층용 기재; 10), 10과 절연층으로 기능하는 폴리이미드 필름(71)의 일 면에 접착층(72)을 가지는 표층 회로용의 1장의 다층 기판용 기재(표층 회로용 절연 기재; 70)와 내층 회로용의 1장의 다층 기판용 기재(제2 내층용 기재; 30)를 일괄 적층하여 고착한다. 그리고, 본 실시예에 있어서는, 제2 내층용 기재의 절연층으로서, 접착층을 가지지 않는 절연층을 사용했다.

즉, 2장의 내층 회로용 다층 기판용 기재(제1 내층용 기재; 10)의 일 면(내층 회로(4) 측)에 표층 회로용 다층 기판용 기재(표층 회로용 절연 기재; 70)를 배치하고, 2장의 내층 회로용 다층 기판용 기재(제1 내층용 기재; 10), 10의 타 면 측(접착층(5) 측)에 내층 회로(4)용 다층 기판용 기재(제2 내층용 기재; 30)를 배치한 상태로 일괄 적층하여 고착한다.

전술한 바와 같이 각 기재, 즉 제1 내층용 기재(10), 제2 내층용 기재(30), 및 표층 회로용 절연 기재(70)는, 핀 얼라인먼트법 등에 의해 내층 회로(4, 32) 상호 간에 층간 도통부(7a)를 통하여 전기적으로 도통하도록 위치를 맞추어서, 열프레스에 의해 일괄 적층된다. 이렇게 하여, 도 6의 B에 나타낸 바와 같이, 내부의 회로 패턴(내층 회로; 4, 32) 상호 간이 비아 홀(6)에 충전된 도전성 페이스트(7)에 의한 층간 도통부(7a)에 의해 층간 도통 접속되고, 일 면 및 타 면에, 층간 도통부 및 미세 회로가 형성되어 있지 않은 절연층(폴리이미드 필름; 71, 31)을 가지는 일괄 적층체(80)를 완성한다.

일괄 적층 후에, 일괄 적층체(80)의 일 면 및 타 면에 층간 도통부 및 미세 회로를 가공한다.

먼저, 레이저를 사용하여, 도 6의 C에 나타낸 바와 같이, 표층 회로용 절연 기재(70)와 제2 내층용 기재(30)의 각각에, 일괄 적층체(80)의 일 면 및 타 면에 형성되는 미세 회로와 내층 회로를 접속하기 위한 비아 홀(81)을 형성시킨다. 레이저 가공된 구멍과 바로 아래층과의 위치는 X선을 사용하여 정확하게 맞춘다. 즉, X선을 사용하여 내층 회로(회로 패턴 4 또는 32)를 투시하여 일 면 및 타 면에 형성되는 미세 회로와 내층 회로를 접속하기 위한 비아 홀(81)의 위치를 결정한다. 그리고, 제2 내층용 기재(30), 표층 회로용 절연 기재(70)가 광 투과성이면, 화상 처리법으로 위치를 맞출 수 있다.

다음에, 비아 홀(81)의 내벽을 포함하는 일괄 적층체(80)의 일 면 및 타 면의 절연층 표면에, Ni를 기초로 한 2층의 Cu로 이루어지는 박막층을 스퍼터링에 의해 형성한다.

그리고, Ni 이외에 Cr이나 Ti 또는 이들을 포함하는 합금을 사용할 수도 있다.

이러한 스퍼터링 막을 시트층으로 하여, 동 도금을 수행하여, 도 6의 D에 나타낸 바와 같이, 절연층 표면 및 비아 홀(81) 내에 동층(82)을 형성한다. 일반적으로, 도금막은, 표면에 균일한 두께로 형성되지만, 얕은 부위보다 깊은 부위의 도금 속도가 빨라서 비아 도금 등에 의하여 비아 홀(81) 내부에 선택적으로 동을 석출시켜, 도금 후의 표면을 평활하게 할 수도 있다. 본 실시예에서는, 후자의 예를 나타내고 있다. 이렇게 하여, 표층과 내층을 접속하는 비아 홀(81)이 동 도금(동층; 82)에 의해 충전되어, 제1 및 제2 표층용 층간 도통부(81a, 81b)가 형성된다.

도금에 의한 동층(82)의 형성 후에, 에칭으로 사용하지 않는 부분을 제거하고, 도 6의 E에 나타낸 바와 같이, 표층 회로(미세 회로; 83)가 형성된다. 또한 필요에 따라 솔더 레지스트 막을 피복 형성시킨 후, 다층 기판(90)이 완성된다. 그리고, 도 6의 E에서 알 수 있듯이, 내층 회로(4)의 피치는, 미세 회로(83)의 피치보다 크다.

다층 기판(90)에서도, 내층 회로(4, 32)로 표층용 층간 도통부(81a) 및 미세 회로(83)의 위치를 맞추는 정밀도는, 미세 회로(83)를 형성하는 에칭 패턴의 얼라이너의 정밀도에 의존하며, 종래의 일괄 적층에 의한 층간 위치를 맞추는 정밀도와 비교하면 매우 높다. 그러므로, 가장 바깥층에 있어서는 표층용 층간 도통부(81a) 주위의 랜드도, 그 정밀도에 따라 축소할 수 있어서, 종래보다 정밀한 회로를 형성할 수 있다.

전술한 제조 방법은 서브트랙티브법(subtractive process)에 따른 가공 예를 나타내지만, 동 도금 전에, 회로 패턴부를 남겨서 절연층 표면을 레지스트로 피복 하고, 비아 홀 및 회로부에만 도금막을 성장시키는 어디티브법(additive process)을 사용할 수도 있다.

아래에, 어디티브법에 따른 가공 예를 도 7의 A 내지 C를 참조하여 설명한다.

도 7의 A에 나타낸 바와 같이, 일괄 적층된 일괄 적층체(80)의 일 면 및 타 면에서 표층 회로용 기재(70)와 제2 내층용 기재(30)의 각각에, 일괄 적층체(80)의 일 면 및 타 면에 형성되는 미세 회로와 내층 회로를 접속하기 위한 비아 홀(81)을 형성하고, 비아 홀(81)의 내벽을 포함하는 일괄 적층체(80)의 일 면 및 타 면의 절연체 표면에 스퍼터링법으로 Ni와 Cu를 성막한 후, 스퍼터링 막 상에 레지스트(84)를 붙여, 노광 및 현상한다. 이 경우 노광 및 현상하여 얻어지는 패턴을 미세하게 한다.

다음에, 스퍼터링 막을 통해 전기를 공급하면서, 동 회로(85)가 전해 도금에 의하여 형성된다. 이 경우에도, 미세 회로와 내층 회로를 접속하기 위한 비아 홀(81) 내부는 동 도금에 의해 충전되어, 제1 및 제2 표층용 층간 도통부(81a, 81b)가 형성된다(도 7의 B). 도금 공정 후, 레지스트(84)를 제거하고, 회로 이외의 스퍼터링 막을 에칭하여 제거한다. 이렇게 하여, 도 6의 E와 같은 다층 기판(90)이 형성된다(도 7의 C).

상기 실시예 1의 변형예에서도, 한쪽 면에만 미세 회로가 형성되는 경우에는, 도 8에 나타낸 바와 같이, 회로 및 비아 홀(층간 도통부)이 형성된 제1 내층용 기재(10)와 회로가 형성된 제2 내층용 기재(30)를 일괄 적층하고, 제2 내층용 기재(30)에 일괄 적층한 후에 미세 회로와 내층 회로를 접속하기 위한 비아 홀(81)을 형성하고, 동 도금하여 미세 회로(83)를 형성하고, 제2 표층용 층간 도통부(81b)를 형성하면 된다.

그리고, 도 7의 C, 도 8에 있어서, 사용되는 각 층의 절연층은 동일한 재료로 이루어지는 것이 바람직하다. 각 절연층을 동일한 재료를 사용함으로써, 일괄 적층 후에 다층 기판이 휘어지는 것을 억제할 수 있다. 또, 각 절연층에 동일한 재료를 사용하는 효과는, 도 8에 나타낸 바와 같이 한쪽의 표층에만 미세 회로를 형성하는 경우보다 크다. 또한, 도 7의 C, 도 8에 나타낸 실시예에 있어서 제1 내층용 기재(10)를 2장 사용했지만, 1장을 사용하거나, 3장 이상을 사용해도 동일한 효과를 얻을 수 있다.

그리고, 본 실시예에서는 각 기재에 절연층 및 접착층을 가지는 동장 적층판을 나타냈으나, 상기와 같이 절연층이 접착층을 겸하는 경우는, 접착층(5)을 생략할 수도 있다. 그리고, 접착층을 겸할 수 있는 절연층의 재료로는, 폴리이미드, 열가소성 폴리이미드, 열가소성 수지를 부여한 열가소성 폴리이미드, 또는 액정 폴리머를 사용할 수 있다.

실시예 2

아래에 도면을 참조하면서, 본 발명의 실시예 2에 따른 다층 기판의 제조 방법을 설명한다.

접착층을 겸한 절연층(12)의 일 면에 동박(13)이 형성되어 있는 편면 동박 적층판(CCL: Copper Clad Laminate)을 출발재로 하여(도 9의 A), 에칭 등의 방법으로 동박(13)에 동 회로 및 동 랜드부(11)를 형성한다(도 9의 B). 편면 CCL로서는, 예를 들면, 절연 수지층에 폴리이미드, 열가소성 폴리이미드, 열경화성 폴리이미드, 열경화 기능을 부여한 열가소성 폴리이미드, 또는 액정 폴리머 등을 사용하는 것이 바람직하다. 또한, 절연층의 두께는 10∼70㎛ 정도, 동박 두께는 5∼20㎛ 정도인 것이 바람직하다(제1 A 공정).

다음에, 절연층(12)에 레이저 가공, 에칭 등에 의해, 동 회로 및 동 랜드부(11)에 도통시키기 위하여 비아 홀(14)을 형성한다(도 9의 C)(제2 A 공정). 비아 홀의 직경은, 20∼50㎛ 정도가 바람직하다.

제1 A 공정에서 제조한 비아 홀(14)의 내부에, 도금 등으로 도체를 충전하여 제3 표층 회로용 층간 도통부(15)를 형성하는 동시에, 절연층(12)의 표면에 동 회로부 및 동 랜드부(16)를 형성한다(도 9의 D). 여기까지의 공정으로 제3 표층 회로용 기재(A)가 형성된다. 그리고, 제3 표층 회로용 기재(A)의 형성 과정은, 도 10의 A 내지 D에 나타낸 순서대로 수행해도 된다. 즉, 도 10의 A에 나타낸 바와 같이 편면 동박 적층판(CCL)을 출발재로 하고, 먼저 레이저 가공, 에칭 등으로, 비아 홀(14)을 형성하고(도 10의 B), 이어서, 동박(13)의 비아 홀(14)에 대응하는 위치에 동 회로 및 동 랜드부(11)를 설치한 후 도금함으로써(도 10의 C), 제3 표층 회로용 기재(A)가 형성된다(도 10의 D). 제3 표층 회로용 기재(A)에 있어서, 타 면에는 일 면에 형성된 미세 회로보다 엉성한 회로가 형성되어 있다. 타 면에 형성된 회로는, 일괄 적층시의 위치를 맞추는 과정에서 발생하는 오차를 허용할 수 있는 정도의 정밀도를 가진다.

도금 방법으로는, 도 11의 A 내지 D에 나타낸 바와 같은 방법이 있다. 예를 들면, 절연층(12) 상에 비아 홀(14)이 형성되고, 비아 홀(14)과 대응하는 위치에 동 랜드부(11)가 형성된 기재에 있어서, 동 랜드부(11)와 반대측의 면 및 비아 홀(14)의 내부에, 도금 시트층(31)을, 예를 들면 스퍼터링이나, 촉매를 흡착시키는 등의 방법으로 형성한다(도 11의 A). 다음에, 동 랜드부(11) 측의 면에 레지스트(32)를 형성한 후에, 전해 도금 방법으로 동(330)을 석출시킨다(도 11의 B). 이어서, 도금으로 석출시킨 동(330) 상에, 원하는 회로 패턴으로 레지스트(32)를 형성해서(도 11의 C), 서브트랙티브법에 의해, 회로 패턴으로 사용하지 않는 부위의 동(330) 및 시트층(310)을 제거한다. 여기까지의 공정으로, 도금에 의해 비아 홀(14) 내부에 동이 충전된 기재(제3 표층 회로용 기재; C)가 형성된다(도 11의 D).

또한, 도 12의 A 내지 E에 나타낸 바와 같이, 도 11 A 내지 D와 같이 시트층(310)을 형성한 후(도 12의 A), 레지스트(32)를 원하는 패턴으로 형성해서(도 12의 B), 전해 도금 등의 방법으로 회로 패턴이 필요한 부위에만 동(330)을 석출시켜 레지스트(32)를 제거하고(도 12의 C, D), 먼저 석출된 동을 에칭 마스크를 사용하여, 시트층(310)을 제거하는(도 12의 E) 방법을 사용해도 동일한 기재(제3 표층용 회로 기재; C)를 얻을 수 있다.

그 밖에, 도 13의 A 내지 C에 나타낸 바와 같이, 시트층(310)를 형성하지 않고 레지스트를 원하는 패턴으로 형성해서(도 13의 A), 무전해 화학 동 도금 등의 방법으로 동(330)을 석출시켜(도 13의 B), 레지스트(32)를 제거하는(도 13의 C) 방법도 있다.

상기 각 방법을 사용하여, 비아 홀(14) 내부에 동이 충전된 제3 표층용 층간 도통부를 구비한 제3 표층 회로용 기재(C)를 얻을 수 있다(제3 A 공정). 그리고, 도금에 의해 형성한 도체층 두께는 3∼10㎛ 정도인 것이 바람직하고, 동 랜드부(11)의 직경은 80∼150㎛ 정도인 것이 바람직하다.

다음에, 제1 A, 제2 A 공정과 동일한 방법으로, 접착층을 겸한 절연층의 일 면에, 동 회로부 및 동 랜드부(11)가 형성되고, 비아 홀(14)이 개구되어 있는 제3내층용 기재(B)를 제조한다(도 9의 E)(제4 A 공정). 비아 홀의 직경은, 50∼200㎛ 정도인 것이 바람직하고, 동 랜드부의 직경은 250∼400㎛정도인 것이 바람직하다.

제4 A 공정으로 제조한 기재의 비아 홀(14) 내부에, 예를 들면, 은이나 동 또는 은으로 코팅된 동 등을 금속 필러(filler)로 하는 도전 페이스트를 인쇄법 등으로 충전하여, 층간 도통부(14a)를 얻을 수 있다(도 9의 F)(제5 A 공정).

제5 A 공정에서 얻어진 제3 내층용 기재(B)를 필요한 장 수로 준비하고, 제3 A 공정에서 얻어진 제3 표층 회로용 기재(A)를, 도금으로 얻어진 미세 회로 측이 표층이 되도록 배치하여, 각 기재 표면 또는 내부에 형성한, 도시하지 않은 얼라인먼트 마크, 기준이 되는 구멍, 회로 패턴 등을 사용하여 각 층간 도통부와 동 랜드부가 전기적으로 접속되도록 위치를 결정한 후에 일괄 적층한다(도 9의 G). 이 후, 진공 큐어 프레스기(vacuum cure press machine) 또는 큐어 프레스기를 사용하여, 기판을 1∼5MPa로 가압하고, 150∼250℃로 가열하여, 30분∼2시간 동안 유지하여 각 층을 고착시킨다(도 9의 H)(제6 A 공정). 이렇게 하여, 일괄 적층법을 사용하여 일 면에 미세한 회로 패턴을 가지는 다층 기판(D)를 용이하게 얻을 수 있다.

상기로부터 이해할 수 있는 바와 같이, 실시예 2에서는, 실시예 1과 달리, 미리 다층 기판용 기재로써 미세 회로가 형성된 기판을 하나 이상 포함하는 회로가 형성된, 복수의 기재를 일괄 적층하는 것을 특징으로 한다.

아래에 도 14의 A 내지 G를 참조하면서, 실시예 2의 변형예에 따른 다층 배 선 기판의 제조 방법을 설명한다.

접착층을 겸한 절연층(22)의 일 면에 동박(23)이 형성된 편면 동박 적층판(CCL: Copper Clad Laminate)을 출발재로 하여(도 14의 A), 에칭 등의 방법으로 동박(23)이 미리 형성된 면에 미세한 동 회로 및 동 랜드부(21)을 형성한다(도 14의 B)(제1 B 공정). 에칭으로 미세 회로가 형성되는 편면 CCL로서는, 예를 들면, 절연 수지층에 폴리이미드, 열가소성 폴리이미드, 열경화성 폴리이미드, 열경화 기능을 부여한 열가소성 폴리이미드, 또는 액정 폴리머 등을 사용하는 것이 바람직하고, 절연층의 두께는 10∼70㎛ 정도, 동박 두께는 5∼20㎛ 정도인 것이 바람직하고, 동 랜드부의 직경은 80∼150㎛ 정도인 것이 바람직하다.

그 다음에, 절연층(22)에 레이저 가공, 에칭 등에 의해 비아 홀(24)을 형성한다(도 14의 C)(제2 B 공정). 비아 홀(24)의 직경은, 20∼5O㎛ 정도인 것이 바람직하다.

제2 B 공정으로 제작한 비아 홀(24)의 내부에, 상기 실시예 2의 제3 A 공정과 동일한 방법으로, 도금에 의해 도체를 충전하여 제3 표층용 층간 도통부(24a)를 형성하는 동시에, 절연층(22)의 상기 미세한 동 회로부 및 동 랜드(21)가 형성된 면과는 반대 측의 표면에 동 회로부 및 동 랜드부(26)을 형성하여 제3 표층 회로용 기재(E)를 작성한다(도 14의 D)(제3 B 공정). 그리고 제3 표층 회로용 기재(E)의 표층 측의 동 회로부 및 동 랜드(21)는, 타 면 측의 도금으로 형성된 동 회로부 및 동 랜드(26)에 비해 더욱 미세한 패턴이 형성되어 있다.

또한 제3 B 공정에 있어서, 제3 표층용 층간 도통부(24a)는, 도금에 의해 비 아 홀(24)이 충전되지만, 도 15의 A 내지 C에 나타낸 바와 같이, 도금의 형성 과정에 있어서, 층간 도통부(24a)의 바로 윗쪽에는 요철(61)이 발생하기 쉽다. 이러한 점을 고려하여, 도금으로 형성되는 도체층의 두께를 15∼20㎛ 정도로 하는 것이 바람직하다. 이 경우의 동 랜드부(26)의 직경은 250∼400㎛ 정도가 바람직하고, 일괄 적층시의 위치를 맞추는 오차를 허용할 수 있는 크기인 것이 좋다. 이렇게 하여, 종래의 일괄 적층과 동일한 정도의 위치를 맞추는 정밀도로 표층에 미세 회로를 형성한 다층 기판을 얻을 수 있다.

다음에, 상기 실시예 2의 제1 A, 제2 A 공정 및 제3 A 공정과 동일한 방법으로, 접착층을 겸한 절연층의 일 면에, 동 회로부 및 동 랜드부(26)가 형성되고, 층간 도통부(27a)가 형성되어 있는 제3 내층용 기재(F)를 작성한다(도 14의 E)(제4 B 공정). 그리고, 비아 홀의 직경은, 50∼200㎛ 정도인 것이 바람직하고, 제3 내층용 기재(F)의 동 랜드부(26)의 직경은 250∼400㎛ 정도가 바람직하다.

제4 B 공정에서 얻어진 제3 내층용 기재 F(F1, F2, F3)를 필요한 만큼 준비하고, 제3 B 공정에서 얻어진 제3 표층 회로용 기재(E)를, 제3 표층 회로용 기재(E)의 도금으로 얻어진 동 회로부(미세 회로가 형성된 면의 반대면) 및 동 랜드부(26)가 내층이 되도록 배치하여, 각 기재 표면 또는 내부에 설치한 도시하지 않은 얼라인먼트 마크, 기준이 되는 구멍, 회로 패턴 등을 사용하여 위치를 결정한 후에 일괄 적층하여 고착한다(도 14의 F). 그리고, 도 14의 F에서는 서로 상이한 내층 회로가 형성된 제3 표층 회로용 기재(F1, F2, F3)를 나타내었다. 이와 같이, 내부에 형성된 내층 회로가 상이한 제3 표층 회로용 기재(F)를 적절히 조합함으로써, 다양한 요구를 만족시킬 수 있는 각종 다층 기판을 형성할 수 있다.

적층 후, 진공 큐어 프레스기 또는 큐어 프레스기를 사용하여, 기판을 1∼5MPa로 가압하고, 150∼250℃로 가열하여, 30분∼2시간 동안 유지하여 일괄 적층한다(도 13의 G). 이렇게 하여, 일괄 적층법을 사용하여, 가장 바깥층에 미세한 회로 패턴을 가지는 다층 기판(G)을 용이하게 얻을 수 있다.

도 9의 H에 나타낸 다층 기판(D)과 도 14의 G에 나타낸 다층 기판(G)을 비교하면 알 수 있듯이, 다층 기판(D)에서는 가장 바깥층에 제3 표층용 층간 도통부와 동시에 형성된, 미세 회로가 도시되지 않은 반도체 칩 등에 접속되지만, 기판(G)에서는 가장 바깥층에 상기 제 1 B 공정에서 형성된 미세 회로의 동 랜드(21)가 반도체 칩 등에 접속된다.

본 발명의 실시예 2, 및 실시예 2의 변형예에 있어서, 접착층을 겸하는 절연층의 일 면에 동박이 형성된 편면 CCL를 출발재로 하고, 비아 홀을 개구시킨 후에, 에칭 등으로 회로부를 형성해도 좋다. 또한, 절연층은 반드시 접착층을 겸할 필요가 없고, 도 16에 나타낸 바와 같이 접착층(82)과 절연층(81)이 상이한 2층 이상의 구조라도 상관없다. 이 경우 사용할 수 있는 접착층으로는, 열경화성 폴리이미드, 열가소성 폴리이미드, 열경화 기능을 부여한 열가소성 폴리이미드, 액정 폴리머 등을 들 수 있다.

본 발명의 실시예 1에 따르면, 표층의 회로 기재를 내층과 동시에 일괄 적층 하고, 가장 바깥층의 회로 형성만 일괄 적층 후에 행함으로써, 일괄 적층의 위치를 맞추는 것이나 정밀도에 영향을 받지 않고 미세 회로를 형성할 수 있다. 또한 간단한 공정으로 높은 수율을 기대할 수 있는 일괄 적층의 이점을 손상시키지 않고, 좁은 피치의 반도체 소자를 실장할 수 있는 다층 기판을 제공할 수 있다.

또한, 본 발명의 실시예 2에서는, 실시예 1과 달리 일괄 적층 전에 회로를 형성할 수 있다. 이 방법에 의하면, 표층의 회로 패턴이 미세한 다층 기판을, 일괄 적층법에 따라 제조할 수 있다. 이렇게 하여, 종래 기술에서의 문제점을 해소하고, 회로 패턴이 미세한 다층 기판을, 저비용 및 높은 수율로 제조할 수 있다.

또한, 다층 기판에 있어서는, 적층되는 회로 패턴으로 인하여, 표층에 다소의 요철이 생겨서, 미세 회로의 형성에 악영향을 줄 수 있지만, 실시예 2에 따른 다층 기판의 제조법에 의하면, 일괄 적층 후의 표층의 요철의 영향을 받지 않으므로, 전술한 실시예 1보다 더욱 미세한 회로를 형성할 수 있다.

Claims (20)

1. 절연층의 한쪽 면에 도전성 회로를 가지면서 상기 도전성 회로와 상기 절연층의 다른쪽 면을 전기적으로 접속하기 위한 층간 도통부(導通部)를 가지는 제1 내층용 기재와, 절연층의 한쪽 면에 도전성 회로를 가지는 제2 내층용 기재를 포함하는 다층 기판의 제조 방법으로서,

   상기 제1 내층용 기재 및 상기 제2 내층용 기재를 일괄 적층함과 함께 상기 제1 내층용 기재의 층간 도통부와 상기 제2 내층용 기재의 도전성 회로를 전기적으로 접속하는 공정;

   상기 제2 내층용 기재의 한쪽 면에 형성된 도전성 회로와 상기 제2 내층용 기재의 다른쪽 면을 전기적으로 접속하기 위해 상기 제2 내층용 기재의 절연층에 제2 표층용 층간 도통부를 형성하는 공정; 및

   상기 제2 내층용 기재의 다른 쪽 면에 미세 회로를 형성하는 공정

   을 포함하는 다층 기판의 제조 방법.
2. 절연층의 한쪽 면에 도전성 회로를 가지면서 상기 도전성 회로와 상기 절연층의 다른 쪽 면을 전기적으로 접속하기 위한 층간 도통부를 가지는 제1 내층용 기재 및, 절연층의 한쪽 면에 도전성 회로를 가지는 제2 내층용 기재를 포함하는 다층 기판의 제조 방법으로서,

   상기 제1 내층용 기재 및 상기 제2 내층용 기재를 일괄 적층함과 함께 상기 제1 내층용 기재의 층간 도통부와 상기 제2 내층용 기재의 도전성 회로를 전기적으로 접속하는 공정과,

   상기 제2 내층용 기재의 한쪽 면에 형성된 도전성 회로와 상기 제2 내층용 기재의 다른 쪽 면을 전기적으로 접속하기 위해 상기 제2 내층용 기재의 절연층에 제2 표층용 층간 도통부를 형성하는 공정과,

   상기 제2 내층용 기재의 다른 쪽 면에 미세 회로를 형성하는 공정을 포함하고,

   상기 제2 내층용 기재의 다른 쪽 면에 미세회로를 형성하는 공정은, 상기 제2 내층용 기재의 다른 쪽 면에 미리 일괄 적층에 의해 함께 붙여진 도체 박막을 에칭 가공하는 공정

   을 포함하는 것을 특징으로 하는 다층 기판의 제조 방법.
3. 절연층의 한쪽 면에 도전성 회로를 가지면서 상기 도전성 회로와 상기 절연층의 다른 쪽 면을 전기적으로 접속하기 위한 층간 도통부를 가지는 하나 이상의 제1 내층용 기재와, 절연층의 한쪽 면에 도전성 회로를 가지는 제2 내층용 기재와, 절연층을 가지는 표층 회로용 절연 기재를 포함하는 다층 기판의 제조 방법으로서,

   상기 제1 내층용 기재의 도전성 회로 측에 상기 표층 회로용 절연 기재를 배치하고, 상기 제1 내층용 기재의 절연층 측에 상기 제2 내층용 기재의 상기 도전성 회로가 제1 내층용 기재 측으로 되도록 배치하는 공정;

   상기 제1, 제2 내층용 기재 및 상기 표층 회로용 절연 기재를 일괄 적층함과 함께, 상기 표층 회로용 절연 기재에 상기 제1 내층용 기재의 도전성 회로와 전기적으로 접속하기 위한 제1 표층용 층간 도통부를 형성하는 공정;

   상기 제2 내층용 기재의 한쪽 면에 형성된 도전성 회로와 상기 제2 내층용 기재의 다른 쪽 면을 전기적으로 접속하기 위해 상기 제2 내층용 기재의 절연층에 제2 표층용 층간 도통부를 형성하는 공정; 및

   상기 표층 회로용 절연 기재의 절연층의 상기 제1 내층용 기재와는 반대 쪽인 면 및 상기 제2 내층용 기재의 다른 쪽 면 중 하나 이상의 면에 미세 회로를 형성하는 공정

   을 포함하는 것을 특징으로 하는 다층 기판의 제조 방법.
4. 제3항에 있어서,

   상기 미세 회로 형성 공정은, 상기 표층 회로용 절연 기재의 절연층의 상기 제1 내층용 기재와는 반대 쪽의 면 및 상기 제2 내층용 기재의 다른 쪽 면 중 하나 이상의 면에 미리 일괄 적층하여 함께 붙여진 도체 박막을 에칭 가공하는 공정을 더 포함하는 것을 특징으로 하는 다층 기판의 제조 방법.
5. 절연층의 한쪽 면에 도전성 회로를 가지면서 상기 도전성 회로와 상기 절연층의 다른 쪽 면을 전기적으로 접속하기 위한 층간 도통부를 가지는 제1 내층용 기재와, 절연층을 가지는 표층 회로용 절연 기재를 포함하는 다층 기판의 제조 방법으로서,

   상기 제1 내층용 기재의 도전성 회로면 쪽에 표층 회로용 절연 기재를 배치하는 공정;

   상기 제1 내층용 기재와, 상기 표층 회로용 절연 기재를 일괄 적층하는 공정;

   상기 표층 회로용 절연 기재에 상기 제1 내층용 기재의 도전성 회로와 전기적 접속을 행하기 위한 제1 표층용 층간 도통부를 형성하는 공정; 및

   상기 표층 회로용 기재의 상기 제1 내층용 기재와 대향하는 면의 반대 쪽의 면에 미세 회로를 형성하는 공정

   을 포함하는 것을 특징으로 하는 다층 기판의 제조 방법.
6. 제5항에 있어서,

   상기 표층 회로용 절연 기재의 미세 회로 형성 공정은,

   상기 표층 회로용 절연 기재의 절연층에 미리 일괄 적층에 의해 함께 붙여진 도체 박막을 에칭 가공하는 공정을 더 포함하는 것을 특징으로 하는 다층 기판의 제조 방법.
7. 제1항 내지 제6항 중 어느 한 항에 있어서,

   상기 다층 기판용 기재의 절연층은 동일한 재료로 구성되는 것을 특징으로 하는 다층 기판의 제조 방법.
8. 제7항에 있어서,

   상기 절연층이 점착성을 가지는 재료로 구성되거나, 혹은, 상기 절연층의 다른 쪽 면에 점착층을 가지는 것을 특징으로 하는 다층 기판의 제조 방법.
9. 제7항에 있어서,

   상기 절연층은, 폴리이미드, 열가소성 폴리이미드, 열경화성 폴리이미드, 열경화 수지가 부여된 열가소성 폴리이미드, 액정 폴리머 중 어느 것으로부터에 의해 구성되는 것을 특징으로 하는 다층 기판의 제조 방법.
10. 제1항 내지 제6항 중 어느 한 항에 있어서,

    X선에 의해 상기 층간 도통부와, 도전성 회로부의 위치결정을 행하는 공정을 포함하는 것을 특징으로 하는 다층 기판의 제조 방법.
11. 제1항 내지 제6항 중 어느 한 항에 따른 다층 기판의 제조 방법에 의해 제조된 것을 특징으로 하는 다층 기판.
12. 제11항에 있어서,

    외측(外側)에 형성된 미세 회로의 랜드(land)가 상기 내층 회로의 랜드보다 작은 것을 특징으로 하는 다층 기판.
13. 절연층의 한쪽 면에 도전성 회로를 가지면서 상기 도전성 회로와 상기 절연층의 다른 쪽 면의 전기적 접속을 행하기 위한 층간 도통부를 가지는 제3 내층용 기재와, 절연층의 한쪽 면에 도전성 회로를 가지면서 상기 절연층의 다른 쪽 면에 상기 한쪽 면에 형성되어 있는 도전성 회로보다 미세한 도전성 회로가 형성되고, 상기 절연층에 한쪽 면에 형성된 도전성 회로와 다른 쪽 면에 형성된 도전성 회로를 전기적으로 접속하기 위한 제3 표층용 층간 도통부를 구비하는 제3 표층 회로용 기재를 포함하는 다층 기판의 제조 방법으로서,

    상기 제3 표층 회로용 기재 상에 설치된 미세 회로면이 표층에 배치된 상태로 상기 제3 내층용 기재 및 제3 표층 회로용 기재를 일괄 적층하여 상기 제3 내층용 기재의 층간 도통부와 상기 제3 표층 회로용 기재의 한쪽 면에 형성된 도전성 회로를 전기적으로 접속시키는 공정

    을 포함하는 다층 기판의 제조 방법.
14. 제13항에 있어서,

    상기 절연층은 동일한 재료로 구성되는 것을 특징으로 하는 다층 기판의 제조 방법.
15. 제14항에 있어서,

    상기 절연층이 점착성을 가지는 재료로 구성되거나, 또는 상기 절연층의 다른 쪽 면에 점착층을 가지는 것을 특징으로 하는 다층 기판의 제조 방법.
16. 제15항에 있어서,

    상기 절연층은, 폴리이미드, 열가소성 폴리이미드, 열경화성 폴리이미드, 열경화 수지가 부여된 열가소성 폴리이미드 및 액정 폴리머의 어느 것으로부터에 의해 구성되는 것을 특징으로 하는 다층 기판의 제조 방법.
17. 제13항 내지 제16항 중 어느 한 항에 따른 다층 기판의 제조 방법에 의해 제조되는 것을 특징으로 하는 다층 기판.
18. 제17항에 있어서,

    외측에 형성된 미세 회로의 랜드가 상기 내층 회로의 랜드보다 작은 것을 특징으로 하는 다층 기판.
19. 절연층의 한쪽 면에 도전성 회로를 가지면서 상기 도전성 회로와 상기 절연층의 다른 쪽 면을 전기적으로 접속하기 위한 층간 도통부를 가지는 복수개의 제1 내층용 기재와, 절연층의 한쪽 면에 도전성 회로를 가지는 제2 내층용 기재를 포함하는 다층 기판의 제조방법으로서,

    상기 제1 내층용 기재 및 상기 제2 내층용 기재를 일괄 적층함과 함께 상기 제1 내층용 기재의 층간 도통부와 상기 제2 내층용 기재의 도전성 회로를 전기적으로 접속하는 공정과,

    상기 제2 내층용 기재의 한쪽 면에 형성된 도전성 회로와 상기 제2 내층용 기재의 다른 쪽 면을 전기적으로 접속하기 위해 상기 제2 내층용 기재의 절연층에 상기 제2 표층용 층간 도통부를 형성하는 공정과,

    상기 제2 내층용 기재의 다른 쪽 면에 미세 회로를 형성하는 공정을 포함하는 다층 기판의 제조 방법.
20. 절연층의 한쪽 면에 도전성 회로를 가지면서 상기 도전성 회로와 상기 절연층의 다른 쪽 면과의 전기적 접속을 행하기 위한 층간 도통부를 가지는 제3 내층용 기재와, 절연층의 한쪽 면에 도전성 회로를 가지면서 상기 절연층의 다른 쪽 면에 상기 한쪽 면에 형성되어 있는 도전성 회로보다 미세한 도전성 회로가 형성되고, 상기 절연층에 한쪽 면에 형성된 도전성 회로와 다른 쪽의 면에 형성된 도전성 회로를 전기적으로 접속하기 위한 제3 표층용 층간 도통부를 구비한 제3 표층 회로용 기재를 포함하는 다층 기판의 제조방법으로서,

    절연층의 한쪽 면에 도전성 회로를 형성하고, 상기 절연층에 상기 도전 회로에 도통시키기 위한 비아 홀을 형성하고, 상기 비아 홀 내에 도금에 의해 도체가 충전된 제3 표층용 상관 도통부를 형성하고, 상기 절연층의 다른 쪽 면에 상기 한쪽 면에 형성되어 있는 도전성 회로 보다 미세한 도전성 회로를 형성하는 공정과,

    상기 제3 표층 회로용 기재 상에 설치된 미세 회로면이 표층에 배치된 상태로 상기 제3 내층용 기재 및 제3 표층 회로용 기재를 일괄 적층하여 상기 제3 내층용 기재의 층간 도통부와 상기 제3 표층 회로용 기재의 한쪽의 면에 형성된 도전성 회로를 전기적으로 접속하는 공정

    을 포함하는 다층 기판의 제조 방법.

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