KR100536315B1 - 반도체 패키지 기판 및 그 제조 방법 - Google Patents

Abstract

본 발명은 캐리어 메탈층의 일측면에는 반도체 소자가 내장되는 캐비티를 형성하고, 다른 일측면에는 빌드업 방식(build-up)에 의한 다층의 회로층을 형성한 후, 상기 반도체 소자와 회로층이 상호 전기적으로 연결된 구조를 형성함으로써, 박판 빌드업 회로층의 구현이 가능한 반도체 패키지 기판 및 그 제조 방법에 관한 것이다.

Description

반도체 패키지 기판 및 그 제조 방법{Semiconductor packaging substrate and manufacturing method thereof}

본 발명은 반도체 패키지 기판 및 그 제조 방법에 관한 것이다.

보다 구체적으로는, 캐리어 메탈층의 일측면에는 빌드업 방식(build-up)에 의하여 다층의 코어리스(coreless) 회로층이 형성되어 있고, 다른 일측면에는 상기 회로층에 다이 어태치 되는 반도체 소자가 내장되는 캐비티가 형성된 반도체 패키지 기판 및 그 제조 방법에 관한 것이다.

전자제품이 소형화, 박판화, 고밀도화, 팩키지(package)화 및 개인휴대화로 경박 단소화되는 추세에 따라 다층 인쇄회로기판 역시 미세패턴(fine pattern)화, 소형화 및 팩키지화가 동시에 진행되고 있다. 이에 다층 인쇄회로기판의 미세패턴 형성, 신뢰성 및 설계밀도를 높이기 위해 원자재의 변경과 함께 회로의 층구성을 복합화하는 구조로 변화하는 추세이고, 부품 역시 DIP(Dual In-Line Package) 타입에서 SMT(Surface Mount Technology) 타입으로 변경되면서 그 실장밀도 역시 높아지고 있는 추세이다. 또한 전자기기의 휴대화와 더불어 고기능화, 인터넷, 동영상, 고용량의 데이터 송수신 등으로 인쇄회로기판의 설계가 복잡해지고 고난이도의 기술을 요하게 된다.

인쇄회로기판에는 절연기판의 한쪽 면에만 배선을 형성한 단면 PCB, 양쪽 면에 배선을 형성한 양면 PCB 및 다층으로 배선한 MLB(다층 인쇄회로기판;Multi Layered Board)가 있다. 과거에는 부품 소자들이 단순하고 회로 패턴도 간단하여 단면 PCB를 사용하였으나, 최근에는 회로의 복잡도 증가하고 고밀도 및 소형화 회로에 대한 요구가 증가하여 대부분 양면 PCB 또는 MLB를 사용하는 것이 일반적이다. 본 발명은 이들 중 MLB의 제조 방법에 관한 것이다.

MLB는 배선 영역을 확대하기 위해 배선이 가능한 층을 추가로 형성한 것이다. 구체적으로, MLB는 내층과 외층으로 구분되며 내층의 재료로서 박판코어(Thin Core; T/C)를 사용하고, 외층과 내층을 프리플렉으로 접착한 구조의 4층 MLB(내층 2층, 외층 2층)가 기본이다. 즉, 다층 인쇄회로기판은 최소 4층 이상이다. 회로의 복잡도 증가에 따라 6층,8층,10층 이상으로 구성되기도 한다.

내층에는 전원회로, 접지회로, 신호회로 등을 형성하며, 내층과 외층간 또는 외층 사이에는 프리플렉을 끼워 넣어 절연과 접착을 행한다. 이때, 각 층의 배선은 비아홀(도통홀)을 이용하여 연결한다.

MLB는 배선밀도를 획기적으로 늘릴 수 있다는 큰 장점이 있으나, 그 만큼 제조 공정이 복잡하게 되는 어려움이 있다. 특히 내층은 종래의 빌드업 방식에 따른 경우 공정이 완료되면 변형이 불가능하므로 내층에 오류가 있는 경우 완성된 모든 제품이 불량으로 되어 버린다. 이러한 오류를 미연에 방지하기 위해 많은 검사장치가 개발되어 사용되고 있다.

이하, 도 1을 참조하여 종래의 빌드업 방식에 의하여 형성되는 패키지기판의 제조 공정을 상세하게 설명한다.

여기서, 빌드업 방식이란 회로패턴이 형성되는 내층을 형성하고, 그 위에 추가적으로 외층들을 한층씩 쌓아나가는 방식의 제조 방법을 말한다.

먼저, 도 1a에 도시된 바와 같이, 절연층(103)을 개재하여 양면에 박막의 동박(102)이 형성된 동박적층원판(CCL;Copper Clad Laminate)(101)을 제공한다.

여기서, 동박적층원판(101)은 일반적으로 인쇄회로기판이 제조되는 원판으로 절연층에 얇게 구리를 입힌 얇은 적층판으로서, 그 용도에 따라 유리/에폭시 동박적층판, 내열수지 동박적층판, 종이/페놀 동박적층판, 고주파용 동박적층판, 플렉시블 동박적층판(폴리이미드 필름) 및 복합 동박적층판 등 여러 가지가 있으나, 양면 PCB 및 다층 PCB 제작에는 주로 유리/에폭시 동박 적층판이 사용된다.

유리/에폭시 동박적층원판은 유리 섬유에 에폭시 수지(Epoxy Resin:수지와 경화제의 배합물)을 침투시킨 보강기재와 동박으로 만들어진다. 유리/에폭시 동박적층판은 보강기재에 따라 구분되는데, 일반적으로 FR-1∼FR-5와 같이 NEMA(National Electrical Manufacturers Association: 국제전기공업협회)에서 정한 규격에 의해 보강기재와 내열성에 따른 등급이 정해져 있다. 이들 등급 중에서, FR-4가 가장 많이 사용되고 있으나, 최근에는 수지의 Tg(유리전이 온도) 특성 등을 향상시킨 FR-5의 수요도 증가하고 있다.

이후, 도1b에 도시된 바와 같이, 상기 동박적층원판(101)에 드릴링 가공에 의해 층간 접속을 위한 비아홀(104)을 형성한다.

상술한 바와 같이, 동박적층원판(101)에 비아홀(104)을 형성한 후, 도1c에 도시된 바와 같이, 상기 동박층 및 비아홀에 대한 무전해 동도금 및 전해 동도금을 수행하여 동도금층(105)을 형성한다.

여기서, 무전해 동도금을 먼저 행하고 그 다음 전해 동도금을 행하는 이유는 절연층 위에서는 전기가 필요한 전해 동도금을 실시할 수 없기 때문이다. 즉, 전해 동도금에 필요한 도전성 막을 형성시켜주기 위해서 그 전처리로서 얇게 무전해 동도금을 한다. 무전해 동도금은 처리가 어렵고 경제적이지 못한 단점이 있기 때문에, 회로 패턴의 도전성 부분은 전해 동도금으로 형성하는 것이 바람직하다.

상술한 바와 같이 무전해 및 전해 동도금을 수행한 후, 도 1d에 도시된 바와 같이, 비아홀(104)의 내벽에 형성된 무전해 및 전해 동도금층(105)을 보호하기 위해 상기 비아홀의 내부 영역에 페이스트(106)를 충진한다.

여기서, 페이스트(106)는 절연성의 잉크재질을 사용하는 것이 일반적이나, 인쇄회로기판의 사용 목적에 따라 도전성 페이스트도 사용될 수 있다. 도전성 페이스트는 주성분이 Cu, Ag, Au, Sn, Pb 등의 금속을 단독 또는 합금 형식으로 유기 접착제와 함께 혼합한 것이다. 그러나, 이와 같은 페이스트 충진 과정은 MLB의 제조 목적에 따라 생략될 수 있다.

상술한 바와 같이, 비아홀의 내부 영역을 페이스트를 충진시킨 후, 도 1e에 도시된 바와 같이, 내층 회로의 회로 패턴 형성을 위한 에칭 레지스트 패턴(107)을 형성한다.

에칭 레지스트 패턴(107)을 형성하기 위해서는 아트워크 필름에 인쇄된 회로 패턴을 기판 상에 전사하여야 한다. 전사하는 방법에는 여러 가지 방법이 있으나, 가장 흔히 사용되는 방법으로는 감광성의 드라이 필름을 사용하여 자외선에 의해 아트 워크 필름에 인쇄된 회로 패턴을 드라이 필름으로 전사하는 방식이다. 최근에는 드라이 필름 대신에 LPR(Liquid Photo Resist)을 사용하기도 한다.

회로 패턴이 전사된 드라이 필름 또는 LPR은 에칭 레지스트(107)로서 역할을 하게 되고, 기판을 에칭액에 담궈 주면, 도1f에 도시된 바와 같이, 에칭 레지스트 패턴(107)이 형성되지 않은 영역의 동박층(105)이 제거되어 소정의 회로 패턴이 형성된다.

회로 패턴을 형성하고 나면, 여기에 내층 회로가 제대로 형성되었는가를 검사하기 위해 AOI(Automatic Optical Inspection)등의 방법으로 회로의 외관을 검사하고, 흑화(Black Oxide) 처리 등의 표면처리를 행한다.

AOI(Automatic Optical Inspection)는 자동으로 PCB의 외관을 검사하는 장치이다. 이 장치는 영상 센서와 컴퓨터의 패턴 인식 기술을 이용하여 기판의 외관상태를 자동으로 검사한다. 영상센서로 검사대상 회로의 패턴정보를 읽어 들인 후 이를 기준데이터와 비교하여 불량을 판독한다.

AOI 검사를 이용하면, 랜드(PCB의 부품이 실장될 부분)의 에뉼러 링(Annular ring)의 최소치 및 전원의 접지 상태까지 검사할 수 있다. 또한, 배선패턴의 폭을 측정할 수 있고 홀의 누락도 검사할 수 있다. 다만 홀 내부의 상태를 검사하는 것은 불가능하다.

흑화처리는 배선패턴이 형성된 내층을 외층과 접착시키기 전에 접착력 및 내열성의 강화를 위해 행하는 공정이다.

상술한 바와 같이 회로패턴을 형성한 후, 도1g에 도시된 바와 같이, 기판의 양면에 RCC(Resin Coated Copper) 또는 코어리스(coreless) 자재를 사용하여 적층한다.

본 발명서에는 RCC을 사용하여 형성하는 방법에 대하여 설명한다.

여기서, RCC는 수지층(108)의 한쪽 면에만 동박층(109)이 형성된 기판으로서, 수지층(108)은 회로층 간의 절연체 역할을 수행한다.

이후, 도1h에 도시된 바와 같이, 내층과 외층간의 접기 접속 역할을 하는 블라인드 비아홀(110)을 가공한다.

이때, 상기 블라인드 비아홀(110)은 기계적 드릴링을 사용할 수도 있으나, 관통홀을 가공할 때보다 정밀한 가공을 요하므로 YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.

상술한 바와 같이 블라인드 비아홀을 형성한 후, 도 1i에 도시된 바와 같이, 도금 공정에 의해 외층(111)을 적층한다.

이후, 도 1j에 도시된 바와 같이, 상기 외층(111)에 전술한 내층의 회로 패턴 형성 방법과 마찬가지 방법을 사용하여 외층에 회로 패턴을 형성한다. 그리고 나서, 내층 회로 패턴을 형성한 후와 마찬가지로, 다시 회로 검사 및 표면 처리를 행한다.

이후, 도 1k에 도시된 바와 같이, 기판의 양면에 추가적인 외층 적층을 위한 RCC 또는 코어리스(coreless) 자재를 사용하여 적층한다.

본 발명서에는 RCC을 사용하여 형성하는 방법에 대하여 설명한다.

여기서, 상기 RCC는 역시 수지층(112) 및 한쪽 면에 동박층(113)을 포함하고, 수지층(112)은 다른 회로층과의 절연체 역할을 한다.

상술한 바와 같이 RCC층을 형성한 후, 도 1l에 도시된 바와 같이, 전술한 바와 같은 레이저 드릴링에 의해 원래 외층과 추가 외층간의 접속을 위한 블라인드 비아홀(114)을 가공한다.

이후, 도 1m에 도시된 바와 같이, 도금 공정에 의해 추가적인 외층(115)을 적층한다.

상술한 바와 같이 추가적인 외층(115)을 형성한 후, 도 1n에 도시된 바와 같이, 추가된 외층(115)에 대하여 소정의 회로패턴 공정을 수행하여 반도체 칩을 다이 어태치 시키기 위한 범프를 형성하기 위한 영역(116)을 형성한다.

이후, 도 10에 도시된 바와 같이, 반도체 소자를 어태치 시기기 위한 솔더 패이스트로 구성된 다이 어태치용 범프(117)를 최종적으로 형성함으로써, 6층 형상의 패키지기판을 형성한다.

상술한 바와 같이 최종적인 패키지기판을 형성한 후, 도 1p에 도시된 바와 같이, 상기 다이 어태치용 범프(117)에 소정의 반도체 소자(118)를 어태치 한 후 몰딩처리를 수행함으로써, 최종적인 반도체 패키지를 형성하였다.

그러나, 종래의 이와 같은 반도체 패키지의 경우, CCL 형태의 두꺼운 core 층의 상·하층에 build-up 층을 형성하였기 때문에 필연적으로 기판의 두께가 두꺼워지고, 이로 인하여 고밀도, 고속화, 소형화 대응이 불가능 할 뿐만 아니라 시스템의 집적화를 형성하는 데 문제점이 있었다.

또한, 종래의 반도체 패키지는 상술한 바와 같이 CCL 형태의 두꺼운 core 층의 상·하층에 build-up 층을 형성하였기 때문에 경박단소화 추세에 대처하기에는 한계가 있었을 뿐만 아니라 고기능화에 대응하여 다층화 되면서 제조 단가 또한 급격히 증가하는 문제점이 또한 있었다.

본 발명은 상술한 바와 같은 문제를 해결하기 위하여, 캐리어 금속의 일측면에는 반도체 소자가 내장되는 캐비티가 형성되어 있고, 다른 일측면에는 빌드업 방식(build-up)에 의한 다층의 회로층이 형성된 반도체 패키지 기판 및 그 제조 방법을 제공하는 데 있다.

이러한 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 기판은, 캐리어 메탈층과; 상기 캐리어 메탈층의 일측면상에 빌드업 방식에 의하여 형성된 회로층과; 상기 캐리어 메탈층의 다른 일측면에 대한 에칭 공정에 의하여 형성되고, 상기 회로층과 다이 어태치 되는 반도체 소자가 내장되는 캐비티와; 상기 반도체 칩이 내장된 상기 캐비티를 소정의 절연부재로 몰딩하는 몰딩부를 포함하여 구성된 것을 특징으로 한다.

또한, 본 발명에 다른 반도체 패키지 제조 방법은, 접착재를 개재하여 한쌍의 캐리어 매탈층이 상호 대향된 구조를 갖는 코어층을 제공하는 제 1 단계; 상기 코어층을 구성하는 상기 캐리어 매탈층의 일측면상에 빌드업 방식에 의한 회로층을 형성하는 제 2 단계; 상기 코어층의 접착재를 소정의 방식에 의하여 용해하여 상기 회로층이 형성된 상기 캐리어 매탈층을 분리하는 제 3 단계; 상기 분리된 캐리어 매탈층의 다른 일측면에 에칭 공정에 의하여 반도체 소자를 내장하기 위한 캐비티를 형성하는 제 4 단계; 상기 캐비티에 내장된 반도체 소자를 범프 접합에 의하여 상기 회로층에 다이 어태치하는 제 5 단계; 및 상기 반도체 소자가 내장된 상기 캐비티를 소정의 절연부재를 이용하는 몰딩처리하는 제 6 단계를 포함하여 구성된 것을 특징으로 한다.

이하, 첨부도면을 참조하여 본 발명에 따른 패키지 기판 및 그 제조 방법에 대하여 상세하게 설명한다.

먼저, 도 2를 참조하여 본 발명에 따른 빌드업 방식에 의한 다층의 회로층이 형성된 패키지 기판의 구성을 설명한다.

본 발명에 따른 빌드업 회로층이 형성된 반도체 패키지 기판(100)은, 도 2에 도시된 바와 같이, 캐리어 메탈층(110), 회로층(120), 반도체 소자(140)가 내장되는 캐비티(130) 및 몰딩부(150)를 포함하여 구성된다.

즉, 상기 캐리어 매탈층(110)은, 도 3에 도시된 바와 같이, 접착재(200)를 개재하여 캐리어 매탈층(110)이 상호 대향하도록 부착된 구조를 갖는 3층 구조의 코어부재(1000)를 소정의 온도로 열처리 하거나, 또는 용매를 사용하여 상기 접착재(200)를 용해함으로써, 상기 캐리어 매탈층(110)을 상기 코어부재(1000)로부터 분리하여 형성시킨다.

여기서, 상기 캐리어 메탈층(110)은 일측면상에 빌드업 방식에 의하여 형성되는 회로층(120)에 대한 지지체로서의 역할을 수행하는 것으로서, 알루미늄(Al), 니켈(Ni), 구리(Cu)등의 금속으로 구성되어 있다.

즉, 상기 캐리어 메탈층(110)의 일측면상에는 빌드업 방식에 의하여 형성되는 다층 구조의 회로층(120)이 형성되어 있다.

이때, 상기 회로층(120)이 형성되는 상기 캐리어 메탈층(110)의 일측면에는 상기 캐비티(130)를 형성하기 위한 애칭 공정에 의하여 상기 회로층(120)에 발생할 지 모르는 데미지를 방지하기 위한 금속 베리어층(미도시)을 형성할 수 도 있다.

여기서, 금속 베리어층은 빌드업 방식에 의하여 형성되는 회로층에 대한 데미지를 방지하는 역할을 수행하는 것으로서, 니켈 도금에 의하여 상기 회로층이 형성되는 상기 캐리어 메탈층의 일측면상에 형성되어 있다.

즉, 상기 금속 베리어층은 상기 캐리어 메탈층의 다른 일측면에 대하여 반도체 소자를 내장하기 위한 캐비티를 형성하기 위한 에칭 공정을 수행하는 과정에서 회로층에 발생할 지 모르는 데미지를 방지하는 역할을 수행한다

또한, 상기 캐리어 메탈층(110)의 다른 일측면에는 능동소자인 반도체 소자 또는 수동소자(140)가 내장되는 캐비티(130)가 소정의 에칭 공정에 의하여 형성되어 있다.

여기서, 상기 캐비티(130)는 빌드업 방식에 의하여 형성된 회로층(120)에 다이 어태치 되는 수동소자 또는 능동소자(140)에 대한 열방출을 수행하는 히트 싱크로서의 역할을 수행한다.

회로층(120)은 상기 캐리어 메탈층(110)의 일측면상에 빌드업 방식(build-up)에 의하여 형성되는 다층의 회로층으로서, 상기 캐리어 매탈층(110)의 다른 일측면에 형성된 캐비티(130)에 다이 어태치되는 수동소자 또는 능동소자(140)와 전기적으로 접속되어 있다.

여기서, 빌드업 방식에 의하여 형성되는 회로층(120)은 종래의 동박적층원판 형태의 두께운 코어층을 사용한 빌드업 방식에 의하여 형성된 것이 아니라, 상기 캐리어 메탈층(110)을 코어층으로 이용하여 빌드업 된 박판 코어리스(coreless) 회로층이다.

따라서, 본 발명에 따른 반도체 패키지 기판(100)은, 상기 회로층(120)이 동박적층원판 형태의 두께운 코어층의 양면에 빌드업 방식에 의하여 형성된 것이 아니기 때문에 고밀도, 고속화 및 소형화된 반도체 패키지를 형성할 수 있는 것이다.

반도체 소자(140)는 상기 캐리어 메탈층(110)에 형성된 캐비티(130)에 내장되어 상기 회로층(120)에 다이 어태치 되는 것으로서, 반도체칩과 같은 능동소자 뿐만 아니라 캐퍼시터, 저항 및 코일등의 수동소자일 수도 있다.

상술한 바와 같이, 캐리어 메탈층(110)의 캐비티(130)에 능동소자 또는 수동소자인 반소체 소자(140)를 다이 어태치 한 후, 상기 캐비티(130)를 소정의 충전부재, 보다 구체적으로는 수지를 이용하여 몰딩처리하여 몰딩부(150)를 형성함으로써, 고밀도, 고생산성 및 고속화에 대응할 수 있는 빌드업 방식에 의한 회로층 (120)이 형성된 반도체 패키지(100)를 최종적으로 형성한다.

이하, 도 4를 참조하여 본 발명에 따른 빌드업 회로층이 형성된 반도체 패키지 제조 공정을 상세하게 설명한다.

먼저, 도 4a에 도시된 바와 같이, 접착재(200)를 개재하여 한쌍의 캐리어 매탈층(110)이 대향하여 형성된 구조를 갖는 코어부재(1000)을 제공한다.

여기서, 상기 캐리어 매탈층(110)은 알루미늄(Al), 니켈(Ni), 구리(Cu)등의 금속으로 구성되어 있고, 일측면에 형성되는 빌드업 회로층(120)에 대한 지지체로서의 역할 뿐만 아니라 상기 빌드업 회로층(110)에 대한 코어층으로서의 역할을 수행한다.

이후, 도 4b 및 도 4c에 도시된 바와 같이, 상기 캐리어 메탈층(110)의 일측면상에 회로패턴이 형성된 드라이 필름(300)을 이용하여 소정의 회로패턴(400)을 형성한다.

이때, 상기 회로패턴(400)을 형성하기 전에 상기 캐리어 메탈층(110)의 일측면상에 니켈 도금을 수행하여 금속 베리어층(미도시)을 형성할 수 도 있다.

여기서, 상기 금속 베리어층은 상기 캐리어 메탈층(110)의 다른 일측면에 반도체 소자(140)가 내장되는 캐비티(130)를 형성하기 위한 에칭 공정에 의하여 회로층에 발생할 지 모르는 데미지를 방지하는 역할을 수행한다.

상술한 바와 같이 상기 캐리어 메탈층의 일측면상에 회로패턴(400)을 형성한 후, 도 4d에 도시된 바와 같이, 상기 회로패턴(400)이 형성된 캐리어 매탈층(110)에 절연층(500)을 라미네이팅 한다.

이후, 도 4e에 도시된 바와 같이, 상기 절연층(500)에 대한 레이저 가공, CNC 드릴을 이용한 비아홀 가공을 수행하여 비아홀 영역(600)을 형성한다.

상술한 바와 같이 비아홀 영역을 형성한 후, 도 4f에 도시된 바와 같이, 상기 형성된 비아홀 영역(600)에 대한 전해 도금을 수행하거나, 또는 도전성 페이스트(700)를 충진하여 상기 캐리어 매탈층(110)에 형성된 회로패턴(400)과의 비아-인터컨넥션을 수행한다.

이후, 도 4g에 도시된 바와 같이, 기존의 세미 어딕티브(semi-additive)공정에 의하여 코어부재(1000)층의 캐리어 메탈층(110)에 빌드업 방식에 의한 다층의 회로층(120)을 형성한다.

상술한 바와 같이 캐리어 메탈층의 일측면상에 빌드업 회로층을 형성한 후, 도 4h에 도시된 바와 같이, 상기 코어부재(1000)를 소정의 온도로 열처리 하거나, 또는 용매를 이용하여 상기 접착제(200)를 용해하여 빌드업 회로층(120)이 형성된 캐리어 메탈층(110)을 상기 코어부재(1000)로부터 분리한다.

이후, 도 4i에 도시된 바와 같이, 상기 캐리어 메탈층(110)의 다른 일측면상에 반도체 소자(140)가 내장될 캐비티(130)를 형성하기 위한 소정의 회로패턴이 형성된 드라이 필림(800)을 피복시킨다.

상술한 바와 같이 드라이 필름을 피복시킨 후, 도 4j에 도시된 바와 같이, 상기 드라이 플름(800)에 대한 노광, 현상 및 에칭 공정을 수행하여 소정의 반도체 소자(140)가 내장되는 캐비티(130)를 형성한다.

이후, 도 4k에 도시된 바와 같이, 상기 회로층(120)과 범프 접합에 의하여 다이 어테치되는 반도체 소자(140)를 상기 캐비티(130)에 내장시킨 후, 상기 캐비티(130)를 수지(150)를 이용하여 몰딩처리 함으로써, 빌드업 방식에 의한 박층의 코어리스(coreles) 회로층(120)이 형성된 반도체 패키지 기판(100)를 최종적으로 완성한다.

상기한 바와 같이, 본 발명에 따른 반도체 패키지 기판 및 그 제조 방법에 따르면, 기존의 두꺼운 코어(core) 부분을 제거하고 그 역할을 캐리어 메탈층이 대신하도록 하는 동시에 상기 캐리어 메탈층의 내부에 능동 및 수동 소자를 임베디드함으로써, 반도체 패키지 기판의 경박단소화, 다기능화 및 시스템의 집적도를 향상시켜 시스템 인 패키징(system in packaging)을 구현할 수 있을 뿐만 아니라 기판의 기계 강도(mechanical strength)가 증가되는 효과를 제공한다.

또한, 본 발명은 기존의 두꺼운 코어(core) 부분이 제거되고 모든 층에 기존의 build-up 공법, 보다 구체적으로는 세미 어디티브(semi-additive 공법 등) 공법을 적용할 수 있게 됨으로써 설계 자유도가 증가되고 또한 회로의 고밀도화를 실현할 수 있다는 효과를 제공한다.

또한, 본 발명은 캐리어 메탈층에 형성된 캐비티 내부로 능동 소자(chip)가 임베디드 되어 회로층에 다이 어태치 됨으로써, 회로층과의 접속 길이가 짧아져 신호 처리 시간이 고속화가 되고, 또한 임피던스 정합 측면이 쉬어져 20GHz 이상의 고주파 신호에 대한 대응이 가능하다는 효과를 제공한다.

또한, 본 발명은 캐리어 메탈층에 형성된 캐비티가 임베디드된 능동소자 및 수동소자에 대한 heat-sink로서의 역할을 수행함으로써, 고주파 영역에서 발열 문제를 해결하는 효과를 제공한다.

또한, 본 발명은 한쌍의 캐리어 메탈층이 상호 대향한 구조를 갖는 코어층을가지므로써 생산성향상의 효과를 제공한다.

여기서, 상술한 본 발명에서는 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경할 수 있음을 이해할 수 있을 것이다.

도1(도 1a 내지 1o)은 종래의 빌드업 방식에 의한 반도체 패키지 기판의 제조공정을 도시한 공정도.

도 2는 본 발명에 따른 반도체 패키지 기판의 구성 단면도.

도 3은 본 발명에 따른 캐리어 메탈층을 제공하는 코어부재의 단면도.

도 4(도 4a 내지 도 4k)는 본 발명에 따른 반도체 패키지 기판의 제조 공정을 도시한 공정도.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 반도체 패키지

110 : 캐리어 메탈층

120 : 코어리스 회로층

130 : 캐비티

140 : 반도체 소자

150 : 몰딩부재

200 : 접착재

300 : 드라이 필름

400 : 회로패턴

500 : 절연층

600 : 비아홀

700 : 도전성 페이스트

800 : 드라이 필름

1000: 코어부재

Claims (10)

1. 캐리어 메탈층과;

   상기 캐리어 메탈층의 일측면상에 빌드업 방식에 의하여 형성된 회로층과;

   상기 캐리어 메탈층의 다른 일측면에 대한 에칭 공정에 의하여 형성되고, 상기 회로층과 다이 어태치 되는 반도체 소자가 내장되는 캐비티; 및

   상기 반도체 칩이 내장된 상기 캐비티를 소정의 절연부재로 몰딩하는 몰딩부

   를 포함하여 구성된 것을 특징으로 하는 반도체 패키지 기판.
2. 제 1 항에 있어서,

   상기 캐리어 메탈층과 상기 회로층 사이에 상기 캐비티 형성을 위한 에칭 공정으로부터 상기 회로층을 보호하기 위한 금속 베리어 층을 더 포함하여 구성된 것을 특징으로 하는 반도체 패키지 기판.
3. 제 1 항에 있어서,

   상기 회로층은 상기 캐리어 메탈층을 코어층으로 이용하여 빌드업 된 박판 코어리스(coreless) 회로층인 것을 특징으로 하는 반도체 패키지 기판.
4. 제 1 항에 있어서,

   상기 캐비티는 상기 회로층에 다이 어태치 되는 반도체 소자에 대한 열방출을 수행하는 히트 싱크로서의 역할을 수행하는 것을 특징으로 하는 반도체 패키지 기판.
5. 제 1 항에 있어서,

   상기 몰딩부를 구성하는 절연부재는 수지인 것을 특징으로 하는 반도체 패키지 기판 .
6. 접착재를 개재하여 한쌍의 캐리어 매탈층이 상호 대향된 구조를 갖는 코어층을 제공하는 제 1 단계;

   상기 코어층을 구성하는 상기 캐리어 매탈층의 일측면상에 빌드업 방식에 의한 회로층을 형성하는 제 2 단계;

   상기 코어층의 접착재를 소정의 방식에 의하여 용해하여 상기 회로층이 형성된 상기 캐리어 매탈층을 분리하는 제 3 단계;

   상기 분리된 캐리어 매탈층의 다른 일측면에 에칭 공정에 의하여 반도체 소자를 내장하기 위한 캐비티를 형성하는 제 4 단계;

   상기 캐비티에 내장된 반도체 소자를 범프 접합에 의하여 상기 회로층에 다이 어테치하는 제 5 단계; 및

   상기 반도체 소자가 내장된 상기 캐비티를 소정의 절연부재를 이용하는 몰딩처리하는 제 6 단계

   를 포함하여 구성된 것을 특징으로 하는 반도체 패키지 기판 제조 방법.
7. 제 6항에 있어서,

   상기 캐비티 형성을 위한 에칭 공정으로부터 상기 회로층의 데미지를 방지하기 위한 금속 베리어 층을 상기 캐리어 메탈층과 상기 회로층 사이에 형성하는 제 7 단계

   를 더 포함하여 구성된 것을 특징으로 하는 반도체 패키지 기판 제조 방법.
8. 제 6 항에 있어서, 상기 제 2 단계는,

   상기 캐리어 메탈층의 일측면상에 회로패턴이 형성된 드라이 필름을 피복하는 제 2-1 단계;

   상기 피복된 드라이 필름에 대한 노광 및 현상을 수행하여 소정의 회로패턴을 상기 캐리어 매탈층에 형성하는 제 2-2 단계;

   상기 회로패턴이 형성된 캐리어 매탈층에 절연층을 라미네이팅 하는 제 2-3 단계;

   상기 라미네이팅 된 절연층을 소정의 방법에 의한 비아홀 가공을 수행하여 비아홀 영역을 형성하는 제 2-4 단계;

   상기 비아홀 영역에 도전성 페이스트를 충진하여 상기 캐리어 매탈층에 형성된 회로패턴과의 비아-인터컨넥션을 수행하는 제 2-5 단계; 및

   상기 캐리어 매탈층의 일측면상에 세미 어딕티브(semi-additive)공정에 의한 빌드업 방식에 의하여 다층의 회로층을 형성하는 제 2-6 단계

   를 포함하여 구성된 것을 특징으로 하는 반도체 패키지 기판 제조 방법.
9. 제 8항에 있어서, 상기 제 2-4 단계는,

   상기 절연층에 대한 레이저 가공, CNC 드릴 및 템플리트 임프린트(templet imprint)에 의하여 상기 비아홀 영역을 형성하는 것을 특징으로 하는 반도체 패키지 기판 제조 방법.
10. 제 6항에 있어서, 상기 제 3 단계는,

    소정의 온도로 열처리를 수행하거나 또는 용매를 이용하여 상기 접착제를 용해하여 상기 코어층으로부터 상기 캐리어 매탈층을 분리하는 것을 특징으로 하는 반도체 패키지 기판 제조 방법.