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KR100721353B1 - 칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조 - Google Patents

칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조 Download PDF

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KR100721353B1
KR100721353B1 KR1020050061573A KR20050061573A KR100721353B1 KR 100721353 B1 KR100721353 B1 KR 100721353B1 KR 1020050061573 A KR1020050061573 A KR 1020050061573A KR 20050061573 A KR20050061573 A KR 20050061573A KR 100721353 B1 KR100721353 B1 KR 100721353B1
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KR
South Korea
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chip
silicon substrate
substrate
integrated circuit
cavity
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KR1020050061573A
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KR20070006327A (ko
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이강욱
김구성
권용재
한성일
마금희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2006012558A priority patent/JP2007019454A/ja
Priority to US11/348,670 priority patent/US20070007641A1/en
Priority to DE102006010085A priority patent/DE102006010085A1/de
Priority to CNA2006100549476A priority patent/CN1893053A/zh
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Abstract

본 발명은 크기가 서로 다른 이종 칩들의 웨이퍼 레벨 적층 기술 및 이를 이용한 패키지 제조 기술에 관한 것으로, 동일한 크기의 칩 삽입형 매개기판을 이용하여 웨이퍼 레벨에서 이종 칩의 적층 구조를 만들고 이를 절단하여 패키지를 구현한다. 칩 삽입형 매개기판은 웨이퍼 형태의 실리콘 기판에 캐버티를 형성하고 캐버티 주변의 실리콘 기판에 관통 비아를 형성한 후, 캐버티 안에 칩을 삽입하고 칩과 관통 비아를 연결하는 재배선 도전체를 형성하여 제조한다. 따라서 칩 크기의 차이에 상관없이 다양한 종류의 이종 칩들을 웨이퍼 레벨에서 수직으로 적층할 수 있고, 시스템의 성능 향상과 패키지의 크기 축소를 달성할 뿐만 아니라, 적층 칩간 상호 연결이 용이하고 구조적으로 안정된 패키지를 구현할 수 있다.
시스템-인-패키지(SiP), 웨이퍼 레벨 적층(wafer-level stack), 실리콘 매개기판, 관통 비아, 재배선 도전체

Description

칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종 칩의 웨이퍼 레벨 적층 구조 및 패키지 구조{structure and fabrication method of chip-embedded interposer, wafer-level stack structure of different kinds of chips using the same, and resultant package structure}
도 1은 본딩 와이어를 이용한 종래의 시스템-인-패키지 구조를 개략적으로 나타내는 단면도이다.
도 2는 칩 관통 비아를 이용한 종래의 시스템-인-패키지 구조를 개략적으로 나타내는 단면도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 칩 삽입형 매개기판의 구조 및 그 제조 방법을 나타내는 단면도들이다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 칩 삽입형 매개기판을 이용한 이종 칩의 웨이퍼 레벨 적층 구조 및 그 공정을 나타내는 단면도들이다.
도 5는 본 발명의 실시예에 따른 칩 삽입형 매개기판을 이용한 패키지 구조를 나타내는 단면도이다.
<도면에 사용된 참조 번호의 설명>
10, 20: 시스템-인-패키지 11, 21: 인쇄회로기판
12a, 12b, 12c, 12d, 22a, 22b, 22c: 이종 칩
13: 본딩 와이어 14, 26: 범프
15: 접착층 16: 몰딩 수지
17: 언더필 수지 18, 27: 솔더 볼
23: 관통 비아 24: 재배선
25: 수동소자 내장 기판
100, 100a, 100b, 100c: 칩 삽입형 매개기판
110: 실리콘 기판 120: 관통 비아
121: 관통 구멍 122: 절연막
130: 캐버티 140: 집적회로 칩
140a, 140b, 140c: 이종 칩 142: 입출력 패드
143: 접착 물질 150: 재배선 도전체
151: 완충보호막 200: 이종 칩의 웨이퍼 레벨 적층 구조
210: 수동소자 내장 기판 220: 절단선
230: 패키지 기판 240: 솔더 볼
300: 시스템-인-패키지
본 발명은 반도체 패키지 기술에 관한 것으로서, 좀 더 구체적으로는 크기가 서로 다른 이종 집적회로 칩들을 수직으로 적층하는 기술 및 이를 이용하여 패키지 를 제조하는 기술에 관한 것이다.
디지털 네트워크 정보시대의 도래에 따라 멀티미디어 제품, 디지털 가전제품, 개인용 디지털 제품 등의 성장이 급속히 이루어지고 있다. 이들 제품들은 일반적으로 초소형, 고성능, 다기능, 고속, 대용량, 저가 등의 특성을 요구하며, 이에 부응하여 시스템-인-패키지(system-in-package; SiP)에 대한 개발 필요성이 날로 증가하고 있다.
시스템-인-패키지는 종류가 서로 다른 이종(異種) 칩들을 단일 패키지 안에 조립하여 시스템화한 것으로, 전기적 성능을 향상시키고 제품 크기를 줄일 수 있으며 제조비용을 절감할 수 있는 등의 여러 이점이 있다. 일례를 들어, 최근 시장에 출시된 시스템-인-패키지는 300MHz CPU, 1Gb 낸드 플래시, 256Mb 디램을 한 패키지에 묶은 것으로, 게임기, 휴대전화, 디지털 캠코더, PDA 등의 제품에 들어가 각종 멀티미디어 기능을 구현한다. 이 시스템-인-패키지는 종래 따로 따로 쓰이던 3개의 칩을 한 패키지 안에 담아 데이터 전송시 일어나는 전자파 간섭 현상을 없애고 제품 크기를 종전의 70% 이상 줄여 제품 소형화에 기여하고 있다.
이하, 도면을 참조하면서 두 가지 예를 통하여 종래 기술에 따른 시스템-인-패키지에 대하여 설명한다.
첫 번째 예로, 도 1은 본딩 와이어를 이용한 종래의 시스템-인-패키지 구조를 개략적으로 나타내는 단면도이다.
도 1에 도시된 종래의 시스템-인-패키지(10)는 인쇄회로기판(11)의 위아래 쪽에 여러 개의 이종 칩들(12a, 12b, 12c, 12d)이 배치된 형태를 가진다. 위쪽에 배치된 이종 칩들(12a, 12b, 12c)은 본딩 와이어(bonding wire, 13)를 통하여, 아래쪽에 배치된 이종 칩(12d)은 범프(bump, 14)를 통하여, 각각 인쇄회로기판(11)과 전기적으로 연결된다. 위쪽 이종 칩들(12a, 12b, 12c)은 접착층(15)을 개재하여 수직 적층 구조를 이룬다. 인쇄회로기판(11) 윗면에는 몰딩 수지(molding resin, 16)가 형성되어 이종 칩들(12a, 12b, 12c)과 본딩 와이어(13)를 밀봉하며, 인쇄회로기판(11) 밑면과 이종 칩(12d) 사이에는 언더필 수지(underfill resin, 17)가 형성되어 범프(14)를 감싼다. 인쇄회로기판(11)의 밑면에는 솔더 볼(solder ball, 18)이 패키지(10)의 외부접속 단자를 형성한다.
이러한 구조의 시스템-인-패키지(10)에서는 이종 칩들(12a~12d)이 본딩 와이어(13, 또는 범프(14))와 인쇄회로기판(11)을 통하여 서로 간접적으로 연결된다. 따라서 상호접속 길이가 상대적으로 길고, 이로 인해 시스템의 성능 향상에 한계가 있다. 또한, 본딩 와이어(13)를 이용한 접속 구조는 패키지(10)의 크기 축소에 제약이 많다.
두 번째 예로, 도 2는 칩 관통 비아를 이용한 종래의 시스템-인-패키지 구조를 개략적으로 나타내는 단면도이다.
도 2에 도시된 종래의 시스템-인-패키지(20)는 인쇄회로기판(21)의 위쪽에 이종 칩들(22a, 22b, 22c)의 적층 구조가 배치된 형태를 가진다. 이종 칩들(22a, 22b, 22c)은 칩 내부에 형성된 관통 비아(through via, 23)와 칩 표면에 형성된 재배선(rerouting line, 24)을 통하여 상호접속을 이룬다. 맨 아래쪽 칩(22c)과 인쇄회로기판(21) 사이에는 수동소자 내장 기판(25)이 개재된다. 수동소자 내장 기판 (25)은 시스템에 필요한 수동소자들(도시되지 않음)을 내장하기도 하지만, 맨 아래쪽 칩(22c)과 인쇄회로기판(21) 사이의 패드 피치(pitch) 차이를 보완하는 역할도 한다. 수동소자 내장 기판(25)에도 관통 비아(23)가 형성되며 범프(26)를 통해 인쇄회로기판(21)과 연결된다. 인쇄회로기판(21)의 밑면에는 솔더 볼(27)이 형성된다.
이러한 구조의 시스템-인-패키지(20)에서 이종 칩들(22a, 22b, 22c)은 칩에 형성된 관통 비아(23)와 재배선(24)을 통하여 서로 직접 연결된다. 따라서 상호접속 길이가 상대적으로 짧고, 이로 인해 시스템의 성능이 좋아진다. 또한, 본딩 와이어를 이용하지 않기 때문에 패키지(20)의 크기 축소에도 유리하다. 그러나 적층된 이종 칩들(22a, 22b, 22c)의 크기가 서로 다르기 때문에 칩간 연결에 이용되는 관통 비아(23)와 재배선(24)의 배치 설계가 복잡해질 수밖에 없다. 또한, 예시된 것처럼 작은 칩(22c) 위에 큰 칩(22b)이 적층될 경우에는 구조적으로 불안정해지는 문제도 발생한다.
아울러, 이상 설명한 종래의 시스템-인-패키지들(10, 20)은 이종 칩들의 크기가 서로 다르기 때문에 웨이퍼 레벨 적층(wafer-level stack) 기술을 적용하여 제조하기가 곤란하다. 따라서 웨이퍼 레벨에서 칩 적층을 구현함으로써 얻을 수 있는 제조 비용 절감의 효과를 기대할 수 없다.
따라서 본 발명의 목적은 칩 크기의 차이에 대한 제약 없이 다양한 종류의 이종 칩들을 수직으로 적층할 수 있는 기술을 제공하기 위한 것이다.
본 발명의 다른 목적은 시스템의 성능 향상과 패키지의 크기 축소를 달성함과 동시에 적층 칩간 상호 연결이 용이하고 구조적으로 안정된 시스템-인-패키지를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 이종 칩의 적층 구조를 웨이퍼 레벨에서 구현할 수 있는 기술을 제공하기 위한 것이다.
이러한 목적들을 달성하기 위하여, 본 발명은 칩 삽입형 매개기판의 구조와 그 제조 방법, 이를 이용한 이종 칩의 웨이퍼 레벨 적층 구조 및 패키지 구조를 제공한다.
본 발명에 따른 칩 삽입형 매개기판의 구조는, 윗면과 밑면을 구비하는 실리콘 기판과, 실리콘 기판의 윗면으로부터 소정의 깊이를 가지도록 형성되는 하나 이상의 캐버티와, 윗면에 형성된 다수의 입출력 패드를 구비하며 캐버티 안에 삽입되는 집적회로 칩과, 실리콘 기판의 윗면과 밑면을 관통하도록 형성되는 다수의 관통 비아와, 한쪽 끝은 집적회로 칩의 윗면을 통하여 입출력 패드에 연결되고 반대쪽 끝은 실리콘 기판의 윗면을 통하여 관통 비아에 연결되는 재배선 도전체를 포함하여 구성된다.
본 발명에 따른 칩 삽입형 매개기판의 구조에 있어서, 실리콘 기판은 웨이퍼 형태인 것이 바람직하다. 캐버티는 실리콘 기판의 윗면 전체에 걸쳐 다수 개가 형성될 수 있으며, 이 때 각각의 캐버티는 서로 떨어져 있는 것이 바람직하다. 그리고 관통 비아는 각각의 캐버티 사이의 영역에 형성되는 것이 바람직하다.
본 발명의 칩 삽입형 매개기판의 구조에서, 캐버티의 깊이는 실리콘 기판의 두께보다 작은 것이 바람직하다. 또한, 캐버티의 크기는 집적회로 칩의 크기보다 큰 것이 바람직하며, 캐버티와 집적회로 칩 사이에 접착 물질이 개재될 수 있다. 관통 비아는 실리콘 기판의 밑면으로부터 돌출될 수 있고, 관통 비아는 실리콘 기판을 수직으로 관통하는 관통 구멍의 내부에 채워진 금속 물질인 것이 바람직하며, 관통 구멍과 금속 물질 사이에 절연막이 개재될 수 있다. 또한, 집적회로 칩 및 실리콘 기판의 윗면들과 재배선 도전체 사이에 완충보호막이 개재될 수 있다.
본 발명에 따른 칩 삽입형 매개기판의 제조 방법은, (a) 윗면과 밑면을 구비하는 실리콘 기판을 제공하는 단계와, (b) 실리콘 기판의 윗면에 소정의 깊이를 가지는 다수의 관통 비아를 형성하는 단계와, (c) 실리콘 기판의 윗면에 소정의 깊이를 가지는 하나 이상의 캐버티를 형성하는 단계와, (d) 윗면에 형성된 다수의 입출력 패드를 구비하는 집적회로 칩을 캐버티 안에 삽입하는 단계와, (e) 한쪽 끝이 집적회로 칩의 윗면을 통하여 입출력 패드에 연결되고 반대쪽 끝이 실리콘 기판의 윗면을 통하여 관통 비아에 연결되도록 재배선 도전체를 형성하는 단계와, (f) 실리콘 기판의 두께를 얇게 만들고 관통 비아를 실리콘 기판의 밑면으로 노출시키기 위하여 실리콘 기판의 밑면을 연마하는 단계를 포함하여 구성된다.
본 발명에 따른 칩 삽입형 매개기판의 제조 방법에 있어서, (a) 단계는 웨이퍼 형태의 실리콘 기판을 제공하는 단계임이 바람직하다. 또한, (b) 단계는 실리콘 기판에 관통 구멍을 가공하는 단계와, 관통 구멍 내부에 금속 물질을 채우는 단계를 포함하는 것이 바람직하며, 금속 물질을 채우기 전에 관통 구멍의 내벽에 절연 막을 증착하는 단계를 더 포함할 수 있다.
본 발명의 칩 삽입형 매개기판 제조 방법에서, (c) 단계는 실리콘 기판의 일부에 마스크 패턴을 형성하는 단계와, 마스크 패턴을 통하여 실리콘 기판의 윗면을 선택적으로 식각하는 단계와, 마스크 패턴을 제거하는 단계를 포함할 수 있다. (d) 단계는 캐버티 안에 접착 물질을 도포하는 단계와, 집적회로 칩과 캐버티의 위치를 정렬하면서 캐버티 안으로 집적회로 칩을 삽입하는 단계를 포함할 수 있다.
또한, 본 발명의 칩 삽입형 매개기판 제조 방법에서, (e) 단계는 집적회로 칩이 삽입된 실리콘 기판 상에 감광막을 도포하는 단계와, 입출력 패드와 관통 비아가 연결되도록 감광막을 패터닝하는 단계와, 패터닝된 감광막 내부에 금속 물질을 형성하는 단계와, 감광막을 제거하는 단계를 포함할 수 있으며, (e) 단계는 감광막을 도포하기 전에, 집적회로 칩이 삽입된 실리콘 기판 상에 완충보호막을 전면 도포하는 단계와, 입출력 패드와 관통 비아를 노출시키도록 완충보호막을 패터닝하는 단계를 더 포함할 수 있다. (f) 단계는 실리콘 기판의 밑면을 계속적으로 제거하면서 실리콘 기판의 두께를 얇게 가공하는 접촉식 공정 단계와, 관통 비아를 실리콘 기판의 밑면으로부터 돌출시키는 비접촉식 공정 단계를 포함할 수 있다.
본 발명에 따른 이종 칩의 웨이퍼 레벨 적층 구조는 적층된 상부 칩 삽입형 매개기판과 하부 칩 삽입형 매개기판을 포함하여 구성된다. 상부 칩 삽입형 매개기판과 하부 칩 삽입형 매개기판은 각각, 제1면과 제2면을 구비하는 웨이퍼 형태의 실리콘 기판과, 실리콘 기판의 제1면으로부터 소정의 깊이를 가지도록 형성되는 다수의 캐버티와, 제1면에 형성된 다수의 입출력 패드를 구비하며 각각의 캐버티 안 에 삽입되는 집적회로 칩과, 실리콘 기판의 제1면과 제2면을 관통하도록 형성되는 다수의 관통 비아와, 한쪽 끝은 집적회로 칩의 제1면을 통하여 입출력 패드에 연결되고 반대쪽 끝은 실리콘 기판의 제1면을 통하여 관통 비아에 연결되는 재배선 도전체를 포함한다. 특히, 상부 칩 삽입형 매개기판과 하부 칩 삽입형 매개기판은 집적회로 칩의 크기가 서로 다르며, 상부 칩 삽입형 매개기판의 재배선 도전체와 하부 칩 삽입형 매개기판의 관통 비아가 서로 접합되는 것이 특징이다.
본 발명에 따른 이종 칩의 웨이퍼 레벨 적층 구조에 있어서, 상부 칩 삽입형 매개기판과 하부 칩 삽입형 매개기판은 집적회로 칩의 크기에 대응하여 캐버티의 크기가 서로 다른 것이 바람직하다. 하부 칩 삽입형 매개기판의 관통 비아는 실리콘 기판의 제2면으로부터 돌출될 수 있다. 본 발명의 적층 구조는 하부 칩 삽입형 매개기판의 아래쪽에 적층되는 수동소자 내장 기판을 더 포함할 수 있다.
본 발명에 따른 패키지 구조는 패키지 기판 위에 적층된 상부 칩 삽입형 매개기판과 하부 칩 삽입형 매개기판을 포함한다. 상부 칩 삽입형 매개기판과 하부 칩 삽입형 매개기판은 각각, 제1면과 제2면을 구비하는 실리콘 기판과, 실리콘 기판의 제1면으로부터 소정의 깊이를 가지도록 형성되는 캐버티와, 제1면에 형성된 다수의 입출력 패드를 구비하며 캐버티 안에 삽입되는 집적회로 칩과, 실리콘 기판의 제1면과 제2면을 관통하도록 형성되는 다수의 관통 비아와, 한쪽 끝은 집적회로 칩의 제1면을 통하여 입출력 패드에 연결되고 반대쪽 끝은 실리콘 기판의 제1면을 통하여 관통 비아에 연결되는 재배선 도전체를 포함한다. 특히, 상부 칩 삽입형 매개기판과 하부 칩 삽입형 매개기판은 집적회로 칩의 크기가 서로 다르며, 상부 칩 삽입형 매개기판의 재배선 도전체와 하부 칩 삽입형 매개기판의 관통 비아가 서로 접합되고, 하부 칩 삽입형 매개기판의 재배선 도전체가 패키지 기판에 전기적으로 연결되는 것이 특징이다.
본 발명의 패키지는 패키지 기판과 하부 칩 삽입형 매개기판의 사이에 개재되는 수동소자 내장 기판을 더 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 여기에 설명되는 실시예는 본 발명이 속하는 기술 분야의 당업자들이 본 발명을 충분히 실시할 수 있도록 예시되는 것이지, 본 발명의 범위를 제한하고자 하는 것은 아니다. 실시예를 설명함에 있어, 일부 구조나 제조 공정에 대해서는 그 설명을 생략하거나 도면의 도시를 생략한다. 이는 본 발명의 특징적 구성을 보다 명확하게 보여주기 위한 것이다. 마찬가지의 이유로 도면에 도시된 일부 구성요소들은 때론 과장되게 때론 개략적으로 나타내었고, 각 구성요소의 크기가 실제 크기를 전적으로 반영하는 것은 아니다.
칩 삽입형 매개기판
도 3a 내지 도 3f는 본 발명의 실시예에 따른 칩 삽입형 매개기판의 구조 및 그 제조 방법을 나타내는 단면도들이다.
먼저, 도 3a에 도시된 바와 같이, 칩 삽입형 매개기판(도 3f의 100)을 제조하기 위하여 웨이퍼 형태의 실리콘 기판(110)을 준비한다.
실리콘 기판(110)은 통상적인 웨이퍼 제조 공정에 사용되는 것으로, 아무 것도 형성되지 않은 순수 실리콘 상태의 원판이다. 따라서 실리콘 기판(110)의 직경 과 두께는 통상적인 웨이퍼와 비슷하다. 예컨대, 실리콘 기판(110)의 직경은 8인치, 12인치 등이며, 두께는 대략 700~800㎛이다.
이어서, 도 3b에 도시된 바와 같이, 실리콘 기판(110)의 소정 영역에 다수의 관통 비아(120)를 형성한다. 관통 비아(120)는 실리콘 기판(110)의 윗면(111)으로부터 소정의 깊이만큼 형성되며, 실리콘 기판(110)의 밑면(112)까지 형성될 필요는 없다. 관통 비아(120)의 배치 설계는 추후 적층 칩간 연결을 고려하여 적층 칩들 중 가장 크기가 큰 칩을 기준으로 하여 이루어진다. 이에 대해서는 후술한다.
관통 비아(120)의 형성 방법은 다음과 같다. 먼저, 레이저 가공 또는 건식 식각 공정을 이용하여 실리콘 기판(110)에 관통 구멍(121)을 가공한다. 계속해서, 관통 구멍(121)의 내벽에 실리콘 질화막과 같은 절연막(122)을 전면 증착한다. 절연막(122)은 관통 비아(120)와 실리콘 기판(110)을 전기적으로 분리하고 전류 누설을 방지하기 위한 것이다. 이후, 도금 공정을 이용하여 관통 구멍(121)의 내부에 구리, 금, 텅스텐과 같은 금속 물질을 채움으로써 관통 비아(120)를 형성한다.
이어서, 도 3c에 도시된 바와 같이, 실리콘 기판(110)의 소정 영역에 다수의 캐버티(cavity, 130)를 형성한다. 캐버티(130)는 실리콘 기판(110)의 윗면(111)에 각각 소정의 크기(즉, 폭과 깊이)를 가지도록 형성되며, 기판 윗면(111) 전체에 걸쳐 서로 떨어져 분포한다. 캐버티(130)의 크기는 삽입하고자 하는 집적회로 칩(도 3d의 140)의 크기보다 약간 크도록 한다. 캐버티(130)의 형성 위치와 전술한 관통 비아(120)의 형성 위치는 서로 다르다. 즉, 관통 비아(120)는 캐버티(130) 사이의 영역에 형성된다.
캐버티(130)의 형성 방법은 다음과 같다. 먼저, 캐버티(130)를 형성할 영역을 제외하고 실리콘 기판(110)의 나머지 부분에 마스크 패턴(mask pattern, 도시되지 않음)을 형성한다. 마스크 패턴은 통상적인 레지스트(resist) 물질 또는 금속층을 이용하여 형성할 수 있다. 그리고 나서, 마스크 패턴을 통하여 실리콘 기판(110)의 윗면(111)을 선택적으로 식각하여 캐버티(130)를 가공한다. 이 때 실리콘 기판(110)의 식각은 플라즈마 식각 공정을 이용한다. 그리고 나서, 마스크 패턴을 제거한다.
이어서, 도 3d에 도시된 바와 같이, 캐버티(130) 안에 집적회로 칩(140)을 삽입한다. 집적회로 칩(140)은 윗면(141)에 형성된 다수의 입출력 패드(142)를 구비한다.
집적회로 칩(140)을 삽입하기 전에 캐버티(130) 안에는 먼저 접착 물질(143)을 도포한다. 접착 물질(143)은 액상, 페이스트(paste), 테이프 형태가 모두 가능하다. 접착 물질(143)의 도포 후, 통상적인 칩 접합 설비를 이용하여 집적회로 칩(140)과 캐버티(130)의 위치를 정렬하면서 캐버티(130) 안으로 집적회로 칩(140)을 삽입한다. 캐버티(130) 안에 삽입된 칩(140)은 접착 물질(143)에 의하여 실리콘 기판(110)과 접합된다. 캐버티(130) 삽입 후의 칩(140) 높이는 실리콘 기판(110)의 윗면(111)과 동일하거나, 접착 물질(143)로 인하여 약간 높아질 수 있다.
이어서, 도 3e에 도시된 바와 같이, 집적회로 칩(140)의 입출력 패드(142)와 실리콘 기판(110)의 관통 비아(120)를 전기적으로 연결하기 위하여 재배선 도전체(150)를 형성한다.
재배선 도전체(150)의 형성 방법은 다음과 같다. 먼저, 집적회로 칩(140)이 삽입된 실리콘 기판(110) 상에 완충보호막(151)을 전면 도포하고 패터닝(patterning) 공정을 진행하여 집적회로 칩(140)의 입출력 패드(142)와 실리콘 기판(110)의 관통 비아(120)를 노출시킨다. 완충보호막(151)은 예컨대 광감응성 폴리이미드(photo-sensitive polyimide) 계열의 물질로 이루어진다. 이어서, 스퍼터(sputter) 공정을 이용하여 시드 금속층(seed metal layer, 도시되지 않음)을 전면 증착한 후, 감광막을 도포하고 입출력 패드(142)와 관통 비아(120)가 연결되도록 패터닝한다. 계속해서, 전기도금 공정을 이용하여 구리와 같은 금속 물질을 감광막 패턴 내부에 형성하고, 감광막 제거 공정, 시드 금속층 식각 공정을 진행하여 재배선 도전체(150)를 형성한다.
이어서, 도 3f에 도시된 바와 같이, 실리콘 기판(110)의 밑면(112)을 연마하여 기판(110)의 두께를 얇게 가공함과 동시에, 기판 밑면(112)으로 관통 비아(120)를 노출시킨다. 최종적으로 실리콘 기판(110)의 두께는 예컨대 100㎛ 정도로 얇아진다. 이 경우, 실리콘 기판(110)에 형성된 캐버티(130)의 깊이는 50㎛ 정도이다.
실리콘 기판(110)의 밑면 연마 방법은 통상적인 접촉식 공정과 비접촉식 공정을 순차적으로 진행한다. 접촉식 공정은 기판 밑면(112)을 계속적으로 제거하면서 실리콘 기판(110)의 두께를 얇게 가공하는 공정이고, 비접촉식 공정은 공정 진행에 따른 기계적 손상을 줄이면서 관통 비아(120)를 기판 밑면(112)으로부터 약간 돌출시키는 공정이다. 접촉식 공정은 기계적 연삭(mechanical grinding) 공정, 화학적 기계적 연마(CMP) 공정 등이 있으며, 비접촉식 공정은 스핀 습식 식각(spin wet etching) 공정, 건식 식각(dry etching) 공정 등이 있다.
이상 설명한 방법에 따라 칩 삽입형 매개기판(100)이 제조된다. 칩 삽입형 매개기판(100)의 최종적인 구조를 보면, 실리콘 기판(110)의 윗면(111)으로부터 소정의 깊이를 가지도록 형성된 캐버티(130) 안에 집적회로 칩(140)이 삽입되며, 캐버티(130)와 인접하여 실리콘 기판(110)의 윗면(111)과 밑면(112)을 관통하도록 관통 비아(120)가 형성된다. 그리고 재배선 도전체(150)는 한쪽 끝이 집적회로 칩(140)의 윗면(141)을 통하여 입출력 패드(도 3e의 142)에 연결되고, 반대쪽 끝이 실리콘 기판(110)의 윗면(111)을 통하여 관통 비아(120)에 연결된다.
이종 칩의 웨이퍼 레벨 적층 구조
도 4a 내지 도 4c는 본 발명의 실시예에 따른 칩 삽입형 매개기판을 이용한 이종 칩의 웨이퍼 레벨 적층 구조 및 그 공정을 나타내는 단면도들이다.
앞서 설명한 본 발명의 칩 삽입형 매개기판(도 3f의 100)은 집적회로 칩의 크기가 서로 다르더라도 같은 크기의 실리콘 기판을 사용하여 제조할 수 있다. 따라서 이를 이용하면 웨이퍼 레벨에서 이종 칩의 적층 구조를 구현할 수 있다. 이하, 이에 대하여 설명한다.
먼저, 도 4a에 도시된 바와 같이, 서로 다른 크기의 이종 칩(140a, 140b, 140c)이 각각 삽입된 세 개의 칩 삽입형 매개기판(100a, 100b, 100c)을 제조한다. 참고로, 도 4a 내지 도 4c는 전술한 칩 삽입형 매개기판(도 3f의 100)이 뒤집힌 형태의 칩 삽입형 매개기판(100a, 100b, 100c)을 도시하고 있다. 각각의 칩 삽입형 매개기판(100a, 100b, 100c)은 그 구조와 제조 방법에 있어서 기본적으로 전술한 칩 삽입형 매개기판과 동일하다. 따라서 반복되는 설명은 생략한다.
다만, 각각의 칩 삽입형 매개기판(100a, 100b, 100c)은 삽입된 집적회로 칩(140a, 140b, 140c)의 크기가 서로 다르기 때문에, 그에 따라 캐버티(130)의 크기도 서로 다르게 정해진다. 반면에, 관통 비아(120)는 추후 적층 칩간 수직 연결을 고려하여 적층 칩들 중 가장 크기가 큰 칩(140a)을 기준으로 배치 설계가 이루어진다. 캐버티(130)의 크기와 관통 비아(120)의 배치가 정해지면, 재배선 도전체(150)의 배치는 그에 맞추어 정할 수 있다.
이어서, 도 4b에 도시된 바와 같이, 칩 삽입형 매개기판(100a, 100b, 100c)을 위아래로 적층하여 이종 칩의 웨이퍼 레벨 적층 구조(200)를 만든다. 이 때, 매개기판(100a, 100b, 100c) 사이의 기계적 접합 및 전기적 연결은 관통 비아(120)와 재배선 도전체(150)의 열압착에 의하여 이루어진다. 가운데 매개기판(100b)과 맨 아래쪽 매개기판(100c)을 예로 들어 설명하면, 아래쪽 매개기판(100c)의 밑면(도면에서는 윗면)으로 노출된 관통 비아(120)와 위쪽 매개기판(100b)의 윗면(도면에서는 밑면)에 형성된 재배선 도전체(150)가 열압착에 의하여 서로 접합된다. 전술한 바와 같이, 관통 비아(120)는 기판 밑면으로부터 약간 돌출되는 것이 바람직한데, 그럴 경우 관통 비아(120)는 재배선 도전체(150)와 보다 용이하고 확실하게 접합될 수 있다.
한편, 이종 칩 적층 구조(200)가 패키지 기판(도 5의 230)과 결합될 때, 적층 구조(200)의 맨 아래쪽 매개기판(100c)과 패키지 기판 사이의 접속 패드간 피치(pitch) 차이가 크면 결합이 용이하지 않을 수 있다. 이러한 문제를 해결하고 시스 템에 필요한 수동소자들을 패키지 안에 포함시키기 위하여, 적층 구조(200)에 수동소자 내장 기판(210)을 사용할 수 있다. 수동소자 내장 기판(210)은 필요한 수동소자들(도시되지 않음)이 내장되며, 관통 비아(211)와 범프(212)를 구비한다.
이어서, 도 4c에 도시된 바와 같이, 웨이퍼 레벨의 이종 칩 적층 구조(200)를 절단하여 개별 적층 구조들로 분리한다. 절단 공정은 미리 설정된 절단선(220)을 따라 이루어지며, 통상적인 웨이퍼 절단 방법과 유사하게 절단 날을 이용하거나 레이저를 이용한다.
패키지 구조
도 5는 본 발명의 실시예에 따른 칩 삽입형 매개기판을 이용한 패키지 구조를 나타내는 단면도이다.
앞서 설명한 본 발명의 칩 삽입형 매개기판을 이용하면, 칩 크기의 차이에 대한 제약 없이 다양한 종류의 이종 칩들을 적층할 수 있고, 이를 패키지 구조에 적용할 수 있다.
도 5에 예시된 패키지(300)는 종류가 서로 다른 이종 칩들(140a, 140b, 140c)을 패키지 기판(230) 위에 적층하여 시스템화한 시스템-인-패키지이다. 이종 칩들(140a, 140b, 140c)은 예를 들어 각각 디램, 낸드 플래시, CPU이다. 크기가 서로 다른 이종 칩들(140a, 140b, 140c)은 각각의 칩 삽입형 매개기판(100a, 100b, 100c)에 형성된 캐버티(130) 안에 삽입되고, 캐버티(130) 주변에 형성된 관통 비아(120)와 재배선 도전체(150)를 통하여 전기적으로 연결된다. 맨 아래쪽 매개기판(100c)과 패키지 기판(230) 사이에는 전술한 수동소자 내장 기판(210)이 개재되며, 패키지 기판(230)의 밑면에는 패키지 외부접속 단자인 솔더 볼(240)이 형성된다.
이러한 구조의 패키지(300)는 칩 삽입형 매개기판(100a, 100b, 100c)에 형성된 관통 비아(120)와 재배선 도전체(150)를 통하여 적층 칩간 연결이 이루어지므로, 상호접속 길이가 짧아 시스템의 성능을 향상시킬 수 있고 패키지(300)의 크기를 축소할 수 있다. 아울러, 관통 비아(120)는 크기가 서로 다른 이종 칩(140a, 140b, 140c)에 형성되지 않고 크기가 서로 같은 매개기판(100a, 100b, 100c)에 형성되므로, 관통 비아(120)와 재배선 도전체(150)의 배치 설계가 용이하고 이로 인해 적층 칩간 상호 연결이 용이하다. 또한, 크기가 동일한 매개기판(100a, 100b, 100c)을 사용하면 구조적으로도 안정된 형태가 된다.
이상 설명한 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다. 몇 가지 예를 들면 다음과 같다.
칩 삽입형 매개기판은 실리콘 기판을 이용하여 제조하는 것이 여러 측면에서 바람직하지만, 반드시 실리콘 소재의 기판으로 국한되는 것은 아니다. 또한, 실리콘 기판과 재배선 도전체 사이에 완충보호층을 개재하는 것이 신뢰도 측면에서 바람직하지만, 완충보호층 없이 직접 재배선 도전체를 형성하는 것이 불가능한 것은 아니다. 또한, 이종 칩 적층 구조의 맨 아래쪽 매개기판과 패키지 기판 사이에 수동소자 내장 기판을 개재하는 것이 바람직하지만, 수동소자 내장 기판이 필수적인 것은 아니다. 만약 맨 아래쪽 매개기판의 재배선 배치 설계시 접속 패드간 피치 차이를 모두 해결할 수 있으면, 수동소자 내장 기판을 사용하지 않을 수도 있다. 아 울러, 칩 삽입형 매개기판은 웨이퍼 형태인 것이 바람직하지만 반드시 그에 한정되는 것은 아니며, 따라서 이종 칩 적층 구조도 웨이퍼 레벨에서 형성하는 것이 바람직하지만 필요한 경우 그렇지 않을 수도 있다.
지금까지 실시예를 통하여 설명한 바와 같이, 본 발명은 칩 삽입형 매개기판을 이용함으로써 칩 크기의 차이에 상관없이 다양한 종류의 이종 칩들을 수직으로 적층할 수 있다.
또한, 본 발명은 칩 삽입형 매개기판에 형성한 관통 비아와 재배선 도전체를 통하여 적층 칩간 연결을 구현하므로, 상호접속 길이가 짧아 시스템의 성능을 향상시킬 수 있고 패키지의 크기를 축소할 수 있다.
또한, 본 발명은 크기가 서로 다른 이종 칩에 관통 비아를 형성하지 않고 크기가 서로 같은 매개기판에 관통 비아를 형성하므로, 관통 비아와 재배선 도전체의 배치 설계가 용이하고 이로 인해 적층 칩간 상호 연결이 용이하다.
또한, 본 발명은 크기가 동일한 매개기판을 사용하므로 구조적으로 안정된 형태를 구현할 수 있다.
아울러, 본 발명은 웨이퍼 형태의 매개기판을 이용하므로 이종 칩의 적층 구조를 웨이퍼 레벨에서 구현하여 제조 비용을 절감할 수 있다.

Claims (26)

  1. 윗면과 밑면을 구비하는 실리콘 기판;
    상기 실리콘 기판의 윗면으로부터 소정의 깊이를 가지도록 형성되는 하나 이상의 캐버티;
    윗면에 형성된 다수의 입출력 패드를 구비하며, 상기 실리콘 기판의 윗면으로 상기 입출력 패드가 노출되도록 상기 캐버티 안에 삽입되는 집적회로 칩;
    상기 실리콘 기판의 윗면과 밑면을 관통하도록 형성되는 다수의 관통 비아; 및
    한쪽 끝은 상기 집적회로 칩의 윗면에 형성된 상기 입출력 패드에 연결되고 반대쪽 끝은 상기 실리콘 기판의 윗면에 형성된 상기 관통 비아에 연결되는 재배선 도전체;
    를 포함하는 칩 삽입형 매개기판의 구조.
  2. 제1항에 있어서, 상기 실리콘 기판은 웨이퍼 형태인 것을 특징으로 하는 칩 삽입형 매개기판의 구조.
  3. 제1항에 있어서, 상기 캐버티는 상기 실리콘 기판의 윗면 전체에 걸쳐 다수 개가 형성되며, 각각의 상기 캐버티는 서로 떨어져 있는 것을 특징으로 하는 칩 삽입형 매개기판의 구조.
  4. 제3항에 있어서, 상기 관통 비아는 각각의 상기 캐버티 사이의 영역에 형성되는 것을 특징으로 하는 칩 삽입형 매개기판의 구조.
  5. 제1항에 있어서, 상기 캐버티의 깊이는 상기 실리콘 기판의 두께보다 작은 것을 특징으로 하는 칩 삽입형 매개기판의 구조.
  6. 제1항에 있어서, 상기 캐버티의 크기는 상기 집적회로 칩의 크기보다 큰 것을 특징으로 하는 칩 삽입형 매개기판의 구조.
  7. 제6항에 있어서, 상기 캐버티와 상기 집적회로 칩 사이에 접착 물질이 개재되는 것을 특징으로 하는 칩 삽입형 매개기판의 구조.
  8. 제1항에 있어서, 상기 관통 비아는 상기 실리콘 기판의 밑면으로부터 돌출되는 것을 특징으로 하는 칩 삽입형 매개기판의 구조.
  9. 제1항에 있어서, 상기 관통 비아는 상기 실리콘 기판을 수직으로 관통하는 관통 구멍의 내부에 채워진 금속 물질인 것을 특징으로 하는 칩 삽입형 매개기판의 구조.
  10. 제7항에 있어서, 상기 관통 구멍과 상기 금속 물질 사이에 절연막이 개재되는 것을 특징으로 하는 칩 삽입형 매개기판의 구조.
  11. 제1항에 있어서, 상기 집적회로 칩 및 상기 실리콘 기판의 윗면들과 상기 재배선 도전체 사이에 완충보호막이 개재되는 것을 특징으로 하는 칩 삽입형 매개기판의 구조.
  12. (a) 윗면과 밑면을 구비하는 실리콘 기판을 제공하는 단계;
    (b) 상기 실리콘 기판의 윗면에 소정의 깊이를 가지는 다수의 관통 비아를 형성하는 단계;
    (c) 상기 실리콘 기판의 윗면에 소정의 깊이를 가지는 하나 이상의 캐버티를 형성하는 단계;
    (d) 윗면에 형성된 다수의 입출력 패드를 구비하는 집적회로 칩을 상기 입출력 패드가 노출되도록 상기 캐버티 안에 삽입하는 단계;
    (e) 한쪽 끝이 상기 집적회로 칩의 윗면에 형성된 상기 입출력 패드에 연결되고 반대쪽 끝이 상기 실리콘 기판의 윗면에 형성된 상기 관통 비아에 연결되도록 재배선 도전체를 형성하는 단계; 및
    (f) 상기 실리콘 기판의 두께를 얇게 만들고 상기 관통 비아를 상기 실리콘 기판의 밑면으로 노출시키기 위하여 상기 실리콘 기판의 밑면을 연마하는 단계;
    를 포함하는 칩 삽입형 매개기판의 제조 방법.
  13. 제12항에 있어서, 상기 (a) 단계는 웨이퍼 형태의 실리콘 기판을 제공하는 단계임을 특징으로 하는 칩 삽입형 매개기판의 제조 방법.
  14. 제12항에 있어서, 상기 (b) 단계는 상기 실리콘 기판에 관통 구멍을 가공하는 단계와, 상기 관통 구멍 내부에 금속 물질을 채우는 단계를 포함하는 것을 특징으로 하는 칩 삽입형 매개기판의 제조 방법.
  15. 제14항에 있어서, 상기 (b) 단계는 상기 금속 물질을 채우기 전에 상기 관통 구멍의 내벽에 절연막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 칩 삽입형 매개기판의 제조 방법.
  16. 제12항에 있어서, 상기 (c) 단계는 상기 실리콘 기판의 일부에 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 통하여 상기 실리콘 기판의 윗면을 선택적으로 식각하는 단계와, 상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 칩 삽입형 매개기판의 제조 방법.
  17. 제12항에 있어서, 상기 (d) 단계는 상기 캐버티 안에 접착 물질을 도포하는 단계와, 상기 집적회로 칩과 상기 캐버티의 위치를 정렬하면서 상기 캐버티 안으로 상기 집적회로 칩을 삽입하는 단계를 포함하는 것을 특징으로 하는 칩 삽입형 매개 기판의 제조 방법.
  18. 제12항에 있어서, 상기 (e) 단계는 상기 집적회로 칩이 삽입된 상기 실리콘 기판 상에 감광막을 도포하는 단계와, 상기 입출력 패드와 상기 관통 비아가 연결되도록 상기 감광막을 패터닝하는 단계와, 패터닝된 상기 감광막 내부에 금속 물질을 형성하는 단계와, 상기 감광막을 제거하는 단계를 포함하는 것을 특징으로 하는 칩 삽입형 매개기판의 제조 방법.
  19. 제18항에 있어서, 상기 (e) 단계는 상기 감광막을 도포하기 전에, 상기 집적회로 칩이 삽입된 상기 실리콘 기판 상에 완충보호막을 전면 도포하는 단계와, 상기 입출력 패드와 상기 관통 비아를 노출시키도록 상기 완충보호막을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 칩 삽입형 매개기판의 제조 방법.
  20. 제12항에 있어서, 상기 (f) 단계는 상기 실리콘 기판의 밑면을 계속적으로 제거하면서 상기 실리콘 기판의 두께를 얇게 가공하는 접촉식 공정 단계와, 상기 관통 비아를 상기 실리콘 기판의 밑면으로부터 돌출시키는 비접촉식 공정 단계를 포함하는 것을 특징으로 하는 칩 삽입형 매개기판의 제조 방법.
  21. 적층된 상부 칩 삽입형 매개기판과 하부 칩 삽입형 매개기판을 포함하는 웨이퍼 레벨 적층 구조로서,
    상기 상부 칩 삽입형 매개기판과 상기 하부 칩 삽입형 매개기판은 각각,
    제1면과 제2면을 구비하는 웨이퍼 형태의 실리콘 기판과, 상기 실리콘 기판의 제1면으로부터 소정의 깊이를 가지도록 형성되는 다수의 캐버티와, 제1면에 형성된 다수의 입출력 패드를 구비하며 각각의 상기 캐버티 안에 상기 입출력 패드가 노출되도록 삽입되는 집적회로 칩과, 상기 실리콘 기판의 제1면과 제2면을 관통하도록 형성되는 다수의 관통 비아와, 한쪽 끝은 상기 집적회로 칩의 제1면을 통하여 상기 입출력 패드에 연결되고 반대쪽 끝은 상기 실리콘 기판의 제1면을 통하여 상기 관통 비아에 연결되는 재배선 도전체를 포함하며,
    상기 상부 칩 삽입형 매개기판과 상기 하부 칩 삽입형 매개기판은 상기 집적회로 칩의 크기가 서로 다르며, 상기 상부 칩 삽입형 매개기판의 재배선 도전체와 상기 하부 칩 삽입형 매개기판의 관통 비아가 서로 접합되는 것을 특징으로 하는 이종 칩의 웨이퍼 레벨 적층 구조.
  22. 제21항에 있어서, 상기 상부 칩 삽입형 매개기판과 상기 하부 칩 삽입형 매개기판은 상기 집적회로 칩의 크기에 대응하여 상기 캐버티의 크기가 서로 다른 것을 특징으로 하는 이종 칩의 웨이퍼 레벨 적층 구조.
  23. 제21항에 있어서, 상기 하부 칩 삽입형 매개기판의 관통 비아는 상기 실리콘 기판의 제2면으로부터 돌출되는 것을 특징으로 하는 이종 칩의 웨이퍼 레벨 적층 구조.
  24. 제21항에 있어서, 상기 하부 칩 삽입형 매개기판의 아래쪽에 적층되는 수동소자 내장 기판을 더 포함하는 것을 특징으로 하는 이종 칩의 웨이퍼 레벨 적층 구조.
  25. 패키지 기판 위에 적층된 상부 칩 삽입형 매개기판과 하부 칩 삽입형 매개기판을 포함하는 패키지 구조로서,
    상기 상부 칩 삽입형 매개기판과 상기 하부 칩 삽입형 매개기판은 각각,
    제1면과 제2면을 구비하는 실리콘 기판과, 상기 실리콘 기판의 제1면으로부터 소정의 깊이를 가지도록 형성되는 캐버티와, 제1면에 형성된 다수의 입출력 패드를 구비하며 상기 캐버티 안에 상기 입출력 패드가 노출되도록 삽입되는 집적회로 칩과, 상기 실리콘 기판의 제1면과 제2면을 관통하도록 형성되는 다수의 관통 비아와, 한쪽 끝은 상기 집적회로 칩의 제1면을 통하여 상기 입출력 패드에 연결되고 반대쪽 끝은 상기 실리콘 기판의 제1면을 통하여 상기 관통 비아에 연결되는 재배선 도전체를 포함하며,
    상기 상부 칩 삽입형 매개기판과 상기 하부 칩 삽입형 매개기판은 상기 집적회로 칩의 크기가 서로 다르며, 상기 상부 칩 삽입형 매개기판의 재배선 도전체와 상기 하부 칩 삽입형 매개기판의 관통 비아가 서로 접합되고, 상기 하부 칩 삽입형 매개기판의 재배선 도전체가 상기 패키지 기판에 전기적으로 연결되는 것을 특징으로 하는 패키지 구조.
  26. 제25항에 있어서, 상기 패키지 기판과 상기 하부 칩 삽입형 매개기판의 사이에 개재되는 수동소자 내장 기판을 더 포함하는 것을 특징으로 하는 패키지 구조.
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