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JP2008182224A - スタック・パッケージ及びスタック・パッケージの製造方法 - Google Patents

スタック・パッケージ及びスタック・パッケージの製造方法 Download PDF

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JP2008182224A
JP2008182224A JP2007338111A JP2007338111A JP2008182224A JP 2008182224 A JP2008182224 A JP 2008182224A JP 2007338111 A JP2007338111 A JP 2007338111A JP 2007338111 A JP2007338111 A JP 2007338111A JP 2008182224 A JP2008182224 A JP 2008182224A
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JP
Japan
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semiconductor chip
stack package
connection terminal
interposer
package according
Prior art date
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Pending
Application number
JP2007338111A
Other languages
English (en)
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Hyun-Soo Chung
顯 秀 鄭
Dong-Hyeon Jang
東 鉉 張
Tae Gyeong Chung
泰 敬 鄭
Nanshaku Kin
南 錫 金
Seung-Kwan Ryu
承 官 柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

【課題】スタック・パッケージ及びスタック・パッケージの製造方法を提供する。
【解決手段】ボンディングパッド１３０を具備する半導体チップ１１０が挿入され、半導体チップ１１０が挿入されるキャビティと半導体チップ１１０との面積差によって連結端子溝１７０が形成され、ボンディングパッド１３０と連結される連結端子１６０が連結端子溝１７０に形成されるインターポーザ１００を少なくとも一つ以上含み、インターポーザ１００をスタックし、連結端子１６０を連結することによって、半導体チップ１１０がスタックされるスタック・パッケージである。
【選択図】図３

Description

本発明は、スタック・パッケージ及びスタック・パッケージの製造方法に係り、さらに詳細には、スタックされた半導体チップ相互間の電気的連結特性を改善し、パッケージング収率を向上させることができるスタック・パッケージ及びスタック・パッケージの製造方法に関する。
最近数年間、消費者は、小型化、軽量化、高速化、そして高容量化された電子製品を要求している。電子製品の小型化に対する要求に相応するために、半導体チップ・パッケージも小型化及び軽量化されている。かような要求に満足するために、既存のワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）方法を適用しないフリップチップ、半導体チップをウェーハから分離していない状態で進められるウェーハレベル・パッケージなどの開発が活発に進められている。
特に、半導体チップ内に形成されたスルー・ビアホール（ｔｈｒｏｕｇｈ ｖｉａ ｈｏｌｅ）を利用し、金属貫通電極を形成した後、それら金属貫通電極を電気的に連結することによって、半導体チップを直接連結するスタック・パッケージ構造が開発されてきた。この場合、ボンディング・ワイヤが使われないことにより、スタック・パッケージは、小型フォームファクタ（ｆｏｒｍ−ｆａｃｔｏｒ）を有することができる。また、金属貫通電極の長さがボンディング・ワイヤの長さに比べて短縮されることによって、高性能、高速度、低電力のスタック・パッケージが可能である。
図１は、従来のスタック・パッケージの構造を図示した断面図である。図２は、半導体チップ９０それぞれをダイシングする前のウェーハを図示した平面図である。
図１及び図２を参照すれば、まず、半導体チップ９０に金属パッド４０及び保護層（図示せず）を積層し、それをパターニングする。次に、金属パッド４０及びそれと異なる位置を有する金属貫通電極３０を電気的に連結する再配線パターン３５（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｐａｔｔｅｒｎ）を形成する。
再配線パターン３５の形成方法は、次の通りである。まず、半導体チップ９０の個別境界線またはダイシング・ライン（ｄｉｃｉｎｇ ｌｉｎｅ）になるスクライブ・ライン８０内に金属貫通電極３０の位置を選定し、そこにレーザ・ドリリング（ｌａｓｅｒ ｄｒｉｌｌｉｎｇ）などを利用してスルー・ビアホール９５を形成する。スルー・ビアホール９５に、シードメタルレイヤ３４を蒸着した後、露光工程及び現像工程を含むフォト工程により、シードメタルレイヤ３４を所定の形状にパターニングすることによって再配線パターン３５を形成する。すなわち、フォト工程によって再配線パターン３５を形成し、再配線パターン３５を除外した部分をエッチング工程により除去する。
スルー・ビアホール９５及び金属パッド４０を備えた所定の領域に、シードメタルレイヤ３４を蒸着し、シードメタルレイヤ３４をパターニングすることによって再配線パターン３５を形成すれば、メッキ工程を介してスルー・ビアホール９５を金属材質で充填することによって、金属貫通電極３０を形成する。次に、半導体チップ９０の厚さを狭めるために、バックラップ（ｂａｃｋ ｌａｐ）工程を進め、スタックされた半導体チップ９０の金属貫通電極３０をソルダボール２０やバンプなどで連結することによって、電気的に連結される。互いに連結された半導体チップ９０は、ソルダボール２０やバンプなどによって、基板１０の電極と連結される。
しかし、上述した従来の方法によれば、金属貫通電極３０の位置がスクライブ・ライン８０によって定義されるので、金属パッド４０または金属貫通電極３０の位置選定に制限が伴う。また、スクライブ・ライン８０に沿ってダイシングするとき、再配線パターン３５または金属貫通電極３０の位置にクラック（ｃｒａｃｋ）が発生しうる。これは、収率低下の恐れがあって、スルー・ビアホール９５の形成のためのドリリング時に、ウェーハまたは半導体チップ９０に破損が発生し、スルー・ビアホール９５形成による異物を除去する工程がさらに必要になり、電気的特性において異物による電流漏れが発生し、全体的に工程が複雑になるなどさまざまな問題点が発生しうる。本発明は、従来技術の前述の限界及びそれ以外の限界に対する提示を行う。
本発明の技術的課題は、前述の問題点を改善するためのものであり、簡単な工程で電気的特性はもとより、信頼性と量産収率を向上させることのできるスタック・パッケージ及びスタック・パッケージの製造方法を提供することである。
前述の目的を達成するための一実施形態として、本発明のスタック・パッケージは、ボンディングパッドを具備する半導体チップと、前記半導体チップが挿入されるキャビティと、前記半導体チップとキャビティとの間の連結端子溝とを具備するインターポーザと、前記連結端子溝に形成される連結端子と前記ボンディングパッドとを互いに連結する再配線パターンとを備え、前記インターポーザの背面が研磨されることによって、前記連結端子が露出されることを特徴とする。
ここで、前記インターポーザが複数でスタックされ、前記露出された連結端子が互いに連結されることによって、複数の半導体チップがスタックされうる。前記スタック・パッケージは、前記連結端子溝の空き空間に充填されるエラストマをさらに備えることができる。前記インターポーザは、シリコンウェーハ、ガラス、および印刷回路基板（ＰＣＢ）のうちいずれか一つであることが望ましい。前記インターポーザがダイシングされた状態でスタックされるか、または前記インターポーザがシリコンウェーハ状態でスタックされうる。前記インターポーザは、少なくとも前記半導体チップのファンアウト（ｆａｎ ｏｕｔ）に必要な面積ほど前記半導体チップよりさらに広いことが望ましい。前記スタック・パッケージは、前記ボンディングパッドから前記連結端子溝にわたってパターニングされるシードメタルレイヤをさらに備え、前記再配線パターン及び前記連結端子は、前記シードメタルレイヤ上にメッキされることが望ましい。前記スタック・パッケージは、前記半導体チップと前記シードメタルレイヤとの間に形成される保護層をさらに備えることができる。前記スタック・パッケージは、前記インターポーザが複数でスタックされるとき、前記露出された連結端子を互いに連結する外部連結端子をさらに備えることが望ましい。前記スタック・パッケージは、前記インターポーザが少なくとも一つ以上スタックされ、基板パッドを具備するモジュール基板をさらに備え、前記連結端子は、前記基板パッドに連結されることが望ましい。前記スタック・パッケージは、前記半導体チップを前記キャビティに挿入するとき、前記半導体チップの位置を整列させるアライナをさらに備えることができる。
一実施形態として、本発明のスタック・パッケージは、ボンディングパッドを具備する半導体チップが挿入され、前記半導体チップが挿入されるキャビティと、前記半導体チップとの面積差による連結端子溝とが形成され、前記ボンディングパッドと連結される連結端子が前記連結端子溝に形成されるインターポーザを少なくとも一つ以上備え、前記インターポーザをスタックし、前記連結端子を連結することによって、少なくとも一つ以上の半導体チップがスタックされることを特徴とする。
ここで、前記連結端子溝が露出されるまで、前記インターポーザの背面が研磨されることによって、前記連結端子が露出されることが望ましい。前記スタック・パッケージは、前記連結端子溝の空き空間に充填されるエラストマをさらに備えることができる。前記インターポーザは、シリコンウェーハ、ガラス、印刷回路基板（ＰＣＢ）のうち一つであることが望ましい。前記インターポーザがダイシングされた状態でスタックされるか、または前記インターポーザがシリコンウェーハ状態でスタックされることが望ましい。前記インターポーザは、少なくとも前記半導体チップのファンアウト（ｆａｎ ｏｕｔ）に必要な面積ほど前記半導体チップよりさらに広いことが望ましい。前記スタック・パッケージは、前記半導体チップを前記キャビティに挿入するとき、前記半導体チップの位置を整列させるアライナをさらに備えることができる。
一方、前述の目的を達成するための本発明のスタック・パッケージの製造方法は、キャビティの形成されたインターポーザに半導体チップを挿入する段階と、前記連結端子溝に連結端子を形成する段階と、前記キャビティと前記半導体チップとの面積差によって形成される連結端子溝に連結端子を形成し、前記連結端子を前記半導体チップに形成されたボンディングパッドと連結する段階と、前記インターポーザの背面を研磨し、前記連結端子を露出させる段階と、前記インターポーザを少なくとも一つ以上スタックし、前記連結端子を互いに連結する段階とを含む。
ここで、前記スタック・パッケージの製造方法は、前記連結端子溝の空き空間にエラストマを充填する段階をさらに含むことが望ましい。前記インターポーザがダイシングされた状態でスタックされるか、または前記インターポーザがシリコンウェーハ状態でスタックされうる。
本発明のスタック・パッケージ及びスタック・パッケージの製造方法によれば、従来のレーザドリリングによる異物やクラック発生の恐れが基本的に遮断され、収率の向上、およびウェーハ破損を防止することができる。また、ウェーハとウェーハとのスタック及びシングルチップとシングルチップとのスタックなど、多様な目的を具現できるので、工程適応性にすぐれる。そして、半導体チップがインターポーザ内部に埋め込まれた（ｅｍｂｅｄｄｅｄ）形態を有するようになるので、信頼度が従来のスルー・ビアホール構造よりはるかに優秀である。配線長及び配線密度の改善がなされ、スタック・パッケージの電気的特性が大幅に向上するので、高速、高容量及び多機能のパッケージを具現できる。
以下では、添付図面を参照しつつ、本発明の実施形態について詳細に説明する。本発明の実施形態は、添付図面に図示されたところに限定されず、同じ発明の範囲内で多様に変形可能であるということを明らかにしておく。
図３は、本発明の一部実施形態によるスタック・パッケージ２００の構造を図示した断面図である。これを参照すれば、半導体チップ１１０とインターポーザ（ｉｎｔｅｒｐｏｓｅｒｓ）１００とを具備する。半導体チップ１１０それぞれは、対応するインターポーザ１００に挿入される。スタック・パッケージ２００には、半導体チップ１１０とインターポーザ１００とが垂直に配列されている。半導体チップ１１０には、信号または電源供給のために、ワイヤ（図示せず）または再配線パターン１５０が連結されるように露出されたボンディングパッド１３０と、半導体チップ１１０の表面を保護する保護層１２０とが設けられる。例えば、ボンディングパッド１３０は、アルミニウム層からなり、保護層１２０は、シリコン窒化膜（ＳｉＮ）からなりうる。
半導体チップ１１０は、インターポーザ１００に挿入されたままで垂直にスタックされうる。インターポーザ１００は、半導体チップ１１０を挿入する場所として、半導体チップ１１０より広い面積を有するキャビティ１０２（図４）と、前記面積差によってキャビティ１０２に発生する空間である連結端子溝１７０とを具備する。言い換えれば、連結端子溝１７０は、半導体チップ１１０とキャビティ１０２側壁との間のキャビティ１０２の一部を含む。連結端子溝１７０の一部は、連結端子１６０を形成するために、金属材質により充填される。インターポーザ１００に形成された連結端子１６０は、ボンディングパッド１３０と再配線パターン１５０によって連結される。
図４ないし図６は、本発明の一部実施形態によるスタック・パッケージ２００のパッケージ製造方法を順次に図示した説明図である。図７は、図３のスタック・パッケージ２００についての平面図である。図３ないし図７を参照し、スタック・パッケージ２００及びスタック・パッケージの製造方法について説明する。
まず、図４を参照すれば、検査を介して良品と判定された半導体チップ１１０（これをＫＧＤ（ｋｎｏｗｎ ｇｏｏｄ ｄｉｅ）と呼ぶことができる）を準備する。複数のインターポーザ１００がスタックされ、インターポーザ１００の背面研磨によって外部に露出された連結端子１６０が互いに連結されることによって、複数の半導体チップ１１０がスタックされて電気的に連結されうる。添付図面によれば、ウェーハでのダイシング工程によって分離された単一チップ状の半導体チップ１１０が図示されている。しかし、本発明の他の実施形態によれば、ウェーハ状態の半導体チップ１１０をインターポーザ１００に挿入し、インターポーザ１００とウェーハとの間の間隙に連結端子１６０を形成する。これにより、連結端子１６０の形成されたインターポーザ１００を複数でスタックするウェーハ対ウェーハのスタック構造図を形成できる。
本発明のインターポーザ１００は、シリコンウェーハ、ガラス基板、印刷回路基板（ＰＣＢ）はもとより、それ以外にも、連結端子１６０を形成でき、背面を研磨することによって連結端子１６０を露出させることができれば、いかなる実施形態でもよい。また、添付図面によれば、ウェーハでダイシングされた形態のインターポーザ１００が図示されているが、ダイシングされていないシリコンウェーハそれ自体でもって、本発明の実施形態になりうる。すなわち、本発明のインターポーザ１００は、ダイシングされた状態でスタックされるか、またはシリコンウェーハ状態でスタックされうる。ウェーハ状態のインターポーザをスタックする場合には、ウェーハ状態のインターポーザに再配線パターンを形成し、その背面を研磨して連結端子を露出させる。そして、ウェーハ状態のインターポーザをスタックした後でダイシングするか、またはダイシングした後でスタックする構造になるのである。
インターポーザ１００にキャビティ１０２を形成した後、キャビティ１０２に半導体チップ１１０を挿入する。キャビティ１０２の深さは制限がないが、キャビティ１０２の面積は、半導体チップ１１０の面積より大きくなければならない。キャビティ１０２及び半導体チップ１１０の面積差によって形成される空き空間に、連結端子溝１７０が設けられねばならないからである。また、半導体チップ１１０のファンアウト（ｆａｎ ｏｕｔ）は、多数のピンやソルダボールを配し難いほどに半導体チップ１１０のサイズが小さい場合、別個の部材を利用してピンやソルダボールのような連結手段が配される領域を拡張させることをいう。本発明では、インターポーザ１００によって半導体チップ１１０のファンアウトが具現され、そのためにインターポーザ１００の領域は、少なくとも半導体チップ１１０のファンアウトに必要な面積ほど、半導体チップ１１０の領域より広い。
図５を参照すれば、連結端子溝１７０に金属をメッキし、連結端子１６０が形成された状態が図示される。一部実施形態によって、連結端子１６０とボンディングパッド１３０とを連結する再配線パターン１５０は、半導体チップ１１０の表面及び連結端子溝１７０にシードメタルレイヤ１４０をパターニングし、シードメタルレイヤ１４０上に金属をメッキすることによって形成されうる。例えば、シードメタルレイヤ１４０は、スパッタリング工程により、保護層１２０または連結端子溝１７０にＴｉ／Ｃｕ層を蒸着させた後、露光工程及びエッチング工程を含むフォト工程によって、所望の形態にパターニングされる。他の実施形態によれば、たとえば、シードメタルレイヤ１４０を形成せずに、保護層１２０及び連結端子溝１７０に再配線パターン１５０を直接パターニングする構造もいかようにでも可能である。なお、再配線パターン１５０を直接形成するために、フォト工程を利用したパターニングやメッキなど、いかなる方法が使われてもよい。
図５の参照符号Ａ−Ａ’に至るまでインターポーザ１００の背面Ｂが研磨加工されれば、連結端子１６０が外部に露出される。外部連結端子１８０は、インターポーザ１００が複数でスタックされるとき、前記露出された連結端子１６０を互いに連結したり、連結端子１６０と基板パッド１９７とを連結する。外部連結端子１８０は、ソルダボール、または銅（ｃｕ）、金（Ａｕ）、またはニッケル（Ｎｉ）のような金属バンプでもありうる。モジュール基板１９０は、フォトソルダレジスト層１９５及び基板パッド１９７を含む。モジュール基板１９０に形成された基板パッド１９７が露出されるように、絶縁保護層であるフォトソルダレジスト層１９５が形成される。基板パッド１９７は、モジュール基板１９０の回路配線に連結されて信号及び電源が伝えられる。
再び説明すれば、本発明のスタック・パッケージ２００は、キャビティ１０２を具備したインターポーザ１００に半導体チップ１１０を挿入した後、キャビティ１０２及び半導体チップ１１０の面積差によって形成される連結端子溝１７０に金属を充填して連結端子１６０を形成する。そして、インターポーザ１００の背面を研磨し、連結端子１６０を外部に露出させた後、インターポーザ１００をスタックし、連結端子１６０を互いにソルダリングなどによって電気的に連結する構造である。かような構造は、従来のレーザドリリングを利用してスルー・ビアホールを形成し、ここに金属貫通電極を形成する構造よりはるかに簡単であり、レーザドリリングによる異物やクラック発生の恐れが基本的に遮断され、ウェーハスタック・パッケージの収率を向上させることができ、ウェーハ破損を防止することができる。また、ウェーハとウェーハとのスタック及びシングルチップとシングルチップとのスタックなど多様な目的を具現できるので、工程適応性にすぐれる。そして、本発明のスタック構造を利用すれば、半導体チップ１１０がインターポーザ１００内部に埋め込まれた（ｅｍｂｅｄｄｅｄ）形態を有するようになるので、信頼度が従来のスルー・ビアホール形成によるスタック構造よりはるかに優秀である。連結端子１６０及び外部連結端子１８０の配線長が短くなり、かつ配線密度が向上し、スタック・パッケージ２００の電気的特性が大幅に改善されるので、高速、高容量及び多機能のパッケージを具現できる。
図７を参照すれば、連結端子溝１７０の空き空間にエラストマ（ｅｌａｓｔｏｍｅｒ）１７５が充填される実施形態が図示されている。エラストマ１７５は、外力を加えて引っ張れば、何倍にも伸び、外力を除去すれば元の長さに戻る顕著な弾性を有する高分子をいい、弾性重合体ともいう。これと反対に、顕著な塑性を示す高分子物質を塑性重合体（ｐｌａｓｔｏｍｅｒ）という。弾性重合体の代表的なものとして、たとえば、ブタジエンやスチレンのような弾性ゴム、あるいはスパンデックスのような弾性ファイバを挙げることができる。エラストマ１７５は、連結端子１６０を外力から保護し、連結端子１６０の連結強度を安定的に確保するためのものである。
併せて、キャビティ１０２には、アライナ１１５が設けられうる。アライナ１１５は、半導体チップ１１０をキャビティ１０２に挿入するとき、半導体チップ１１０の位置を整列するものである。なお、アライナ１１５は、図示した形態に限定されずに、多様な凹凸状になりうる。
本発明のスタック・パッケージの製造方法を簡単に要約すれば、次の通りである。まず、キャビティ１０２の形成されたインターポーザ１００に半導体チップ１１０を挿入する。連結端子１６０をボンディングパッド１３０と連結する再配線パターン１５０を形成し、連結端子溝１７０に連結端子１６０を形成する。インターポーザ１００の背面を研磨して連結端子１６０を露出させる。場合によって、連結端子溝１７０の空き空間にエラストマ１７５を充填することができる。次に、インターポーザ１００を少なくとも一つ以上スタックし、連結端子１６０を互いに連結する。スタックされたインターポーザ１００をモジュール基板１９０に組立てる場合、連結端子１６０を基板パッド１９７に連結することによって、スタック・パッケージングが完成される。
本発明は、図面に図示された実施形態を参考にして説明されたが、それは例示的なものに過ぎず、当技術が属する分野で当業者ならば、それらから多様な変形及び均等な他実施形態が可能であるという点を理解することができるであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲によって定められるのである。
本発明のスタック・パッケージ及びスタック・パッケージの製造方法は、例えば、半導体関連の技術分野に効果的に適用可能である。
従来のスタック・パッケージの構造を図示した断面図である。 半導体チップそれぞれをダイシングする前のウェーハを図示した平面図である。 本発明の一部実施形態によるスタック・パッケージの構造を図示した断面図である。 本発明の一部実施形態によるスタック・パッケージの製造方法を図示した説明図である。 本発明の一部実施形態によるスタック・パッケージの製造方法を図示した説明図である。 本発明の一部実施形態によるスタック・パッケージの製造方法を図示した説明図である。 図３のスタック・パッケージに対する平面図である。
符号の説明
１０ 基板、
２０ ソルダボール、
３０ 金属貫通電極、
３４，１４０ シードメタルレイヤ、
３５，１５０ 再配線パターン、
４０ 金属パッド、
８０ スクライブ・ライン、
９０，１１０ 半導体チップ、
９５ スルー・ビアホール、
１００ インターポーザ、
１０２ キャビティ、
１１５ アライナ、
１２０ 保護層、
１３０ ボンディングパッド、
１６０ 連結端子、
１７０ 連結端子溝、
１７５ エラストマ、
１８０ 外部連結端子、
１９０ モジュール基板、
１９５ フォトソルダレジスト層、
１９７ 基板パッド、
２００ スタック・パッケージ。

Claims (20)

  1. ボンディングパッドをそれぞれ具備する複数の半導体チップと、
    前記半導体チップが位置するキャビティ、および前記半導体チップとキャビティの側壁との間の連結端子溝をそれぞれ具備する複数のインターポーザと、
    前記連結端子溝に位置する連結端子と前記ボンディングパッドとを互いに連結する再配線パターンと、を備え、
    前記インターポーザの背面に前記連結端子が露出されることを特徴とするスタック・パッケージ。
  2. 前記複数のインターポーザがスタックされ、前記露出された連結端子が互いに連結されることによって、複数の半導体チップがスタックされて電気的に連結されることを特徴とする請求項１に記載のスタック・パッケージ。
  3. 前記連結端子溝の一部に充填されるエラストマをさらに備えることを特徴とする請求項１に記載のスタック・パッケージ。
  4. 前記インターポーザは、シリコンウェーハ、ガラス基板、およびＰＣＢのうちいずれか一つであることを特徴とする請求項１に記載のスタック・パッケージ。
  5. 前記インターポーザは、ウェーハをダイシングした一部を含むか、またはシリコンウェーハ自体を含むことを特徴とする請求項１に記載のスタック・パッケージ。
  6. 前記インターポーザの面積は、前記半導体チップの面積より、少なくとも前記半導体チップのファンアウトに必要な面積分広いことを特徴とする請求項１に記載のスタック・パッケージ。
  7. 前記ボンディングパッドから前記連結端子溝に位置するシードメタルレイヤをさらに備え、
    前記再配線パターン及び前記連結端子は、前記シードメタルレイヤ上にメッキされることを特徴とする請求項１に記載のスタック・パッケージ。
  8. 前記半導体チップと前記シードメタルレイヤとの間に位置する保護層をさらに備えることを特徴とする請求項７に記載のスタック・パッケージ。
  9. 前記露出された連結端子を互いに電気的に連結する外部連結端子をさらに備えることを特徴とする請求項１に記載のスタック・パッケージ。
  10. 前記インターポーザが一つまたはそれ以上でスタックされ、基板パッドを具備するモジュール基板をさらに備え、
    前記連結端子は、前記基板パッドに連結されることを特徴とする請求項１に記載のスタック・パッケージ。
  11. 前記半導体チップを前記キャビティに挿入するとき、前記半導体チップの位置を整列させるアライナをさらに備えることを特徴とする請求項１に記載のスタック・パッケージ。
  12. ボンディングパッドを具備する半導体チップが位置するキャビティと、前記半導体チップと前記キャビティの側壁との間に位置する連結端子溝と、前記連結端子溝に位置して前記ボンディングパッドと連結される連結端子とを備えるインターポーザを一つまたはそれ以上備え、
    前記インターポーザをスタックし、前記連結端子を連結することによって、半導体チップがスタックされて電気的に連結されることを特徴とするスタック・パッケージ。
  13. 前記インターポーザの背面に前記連結端子が露出されることを特徴とする請求項１２に記載のスタック・パッケージ。
  14. 前記連結端子溝の一部に位置するエラストマをさらに備えることを特徴とする請求項１２に記載のスタック・パッケージ。
  15. 前記インターポーザは、シリコンウェーハ、ガラス基板、およびＰＣＢのうちいずれか一つであることを特徴とする請求項１２に記載のスタック・パッケージ。
  16. 前記インターポーザは、ウェーハをダイシングした一部を含むか、またはシリコンウェーハ自体を含むことを特徴とする請求項１２に記載のスタック・パッケージ。
  17. 前記インターポーザの面積は、前記半導体チップの面積より、少なくとも前記半導体チップのファンアウトに必要な面積分広いことを特徴とする請求項１２に記載のスタック・パッケージ。
  18. 前記半導体チップを前記キャビティに挿入するとき、前記半導体チップの位置を整列させるアライナをさらに備えることを特徴とする請求項１２に記載のスタック・パッケージ。
  19. キャビティと半導体チップとの面積差によって連結端子溝が形成されるように、インターポーザに形成された前記キャビティに前記半導体チップを挿入する段階と、
    前記連結端子溝内に連結端子を形成する段階と、
    前記連結端子を前記半導体チップに形成されたボンディングパッドと連結する段階と、
    前記連結端子が露出されるように前記インターポーザの背面を研磨する段階と、
    前記インターポーザを一つまたはそれ以上スタックし、前記前記スタックされたインターポーザの連結端子を互いに連結する段階と、
    を含むことを特徴とするスタック・パッケージの製造方法。
  20. 前記連結端子溝の一部にエラストマを充填する段階をさらに含むことを特徴とする請求項１９に記載のスタック・パッケージの製造方法。
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