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JP2001177051A - 半導体装置及びシステム装置 - Google Patents

半導体装置及びシステム装置

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Publication number
JP2001177051A
JP2001177051A JP36105999A JP36105999A JP2001177051A JP 2001177051 A JP2001177051 A JP 2001177051A JP 36105999 A JP36105999 A JP 36105999A JP 36105999 A JP36105999 A JP 36105999A JP 2001177051 A JP2001177051 A JP 2001177051A
Authority
JP
Japan
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semiconductor device
wiring
wiring board
substrate
stacked
Prior art date
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Pending
Application number
JP36105999A
Other languages
English (en)
Inventor
Jun Omori
純 大森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP36105999A priority Critical patent/JP2001177051A/ja
Priority to US09/739,256 priority patent/US6492718B2/en
Publication of JP2001177051A publication Critical patent/JP2001177051A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】 薄く放熱性が高く、シールド効果に優れ、シ
ステム装置に着脱が容易な積層型半導体装置及び半導体
装置を搭載したシステム装置を提供する。 【解決手段】 接続電極１１に電気的に接続された配線
１２を備えた複数の積層配線基板１と、配線基板１上に
積層され接続電極に電気的に接続された配線を備えた上
層配線基板２と、各配線基板２に搭載された半導体素子
５と、半導体素子が収容されたチップキャビティ部６を
有し各々が前記各配線基板の上に積層された複数の導電
ビア絶縁基板３と、前記上層配線基板の上面及び下層配
線基板の下面に形成された複数の導電層１０、１０′と
を具備し、前記配線基板、前記上層配線基板及び前記導
電ビア絶縁基板は、前記各接続電極を介して互いに電気
的に接続されている。複数の導電層を上層又は下層配線
基板に形成して、薄く放熱性が高く、シールド効果に優
れ、システム装置に直接着脱が可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体素子
を積層したパッケージを使用した半導体装置及びこの半
導体装置を装着したシステム装置に関するものである。
【０００２】
【従来の技術】半導体装置は、高密度実装化を目的とし
て半導体素子を積層して用いることが多くなっている。
従来用いられている積層パッケージは、例えば、特開平
９−２１９４９０号公報、特開平１０−１３５２６７号
公報、特開平１０−１６３４１４号公報に記載されてい
る。これらの従来パッケージではＴＳＯＰ(Thin SmallO
utline Package)、ＴＣＰ(Tape Carrier Package)、Ｂ
ＧＡ(Ball Grid Array)などのパッケージを組み立て完
成させた後、各パッケージに予め設けた外部端子を個別
に積み重ねることにより、各々を積層し、さらに、電気
的接続を行っている。すなわち従来の積層型パッケージ
は、各パッケージの組み立て工程に加え、各パッケージ
毎の積層加工工程が加わる。したがって、工程数が積層
個数分増加するシーケンシャル工法になり、この工法に
よる加工コストの増加、また個別に積層するスペーサな
どの部材を用いることによるコストの増加が大きな問題
となっている。
【０００３】また、従来のモジュールは、図１２及び図
１３に示されるように、半導体素子をＴＳＯＰ、ＴＣ
Ｐ、ＢＧＡなどのパッケージ１０４、１０６に組み立て
完成させ、その後にそれらを搭載するプリント基板など
の配線基板もしくはモジュール基板１０３にはんだ実装
することにより完成される。パッケージ１０４（ＴＳＯ
Ｐ）は、半導体素子の外部端子１０５をモジュール基板
１０３にはんだ付けし、このモジュール基板１０３は、
半導体装置を構成要素とする半導体システム装置などか
らなる外部機器に取り付ける。この外部機器のシステム
側基板１００に装着した板ばね形状の端子１０１を設
け、この板ばね１０２にモジュール基板１０３の接続端
子１０８が接するようモジュール基板１０３を嵌装させ
る。この場合には、パッケージとモジュール基板の熱膨
脹係数の違いからはんだ付け部が劣化するという問題が
あった。また、接続端子は、パッケージの搭載部以外の
基板面に設けられており、パッケージ全体の全体の大き
さは、パッケージ搭載部と接続端子部を加えた大きさと
なり、小型パソコン、携帯端末、ボイスレコーダ等に使
用される携帯型記憶媒体のモジュールとしては大きすぎ
るという問題があった。
【０００４】
【発明が解決しようとする課題】また、複数の半導体素
子を積層してなる半導体装置として図１４に示される半
導体装置が提案されている（特願平１１−２３９０３３
号）。図１４は、半導体装置及びこの半導体装置に組み
込まれる半導体素子の断面図である。この半導体装置
は、それぞれ接続電極１１６が形成された複数のビア及
びこの接続電極１１６に電気的に接続された配線１１７
を備えた積層された複数の配線基板１１２と、前記積層
された複数の配線基板１１２の上に積層され、且つそれ
ぞれ接続電極１１６が形成された複数のビア及びこの接
続電極に電気的に接続された配線１１７を備えた上層配
線基板１１０ａと、前記各配線基板１１２に搭載され、
前記配線１１７と電気的に接続された半導体素子１１３
と、収容される前記半導体素子の容積より大きいチップ
キャビティ部１１８を有し、複数のビアに埋め込み形成
された接続電極１１６を備え、且つ各々が前記各配線基
板１１２の上に積層された複数の導電ビア絶縁基板１１
１とを具備し、配線基板１１２、上層配線基板１１３及
び導電ビア絶縁基板１１１は、各接続電極１１６を介し
て互いに電気的に接続されている。半導体素子１１３
は、接着材１１４により配線基板１１２に固着されてい
る。
【０００５】積層された配線基板１１２、上層配線基板
１１０ａ及び導電ビア絶縁基板１１１の下側には上層配
線基板１１０ａと同じ構造の下層配線基板１１０ｂが配
置形成されていても良い。下層配線基板にははんだボー
ル形状の外部接続端子を形成して実装基板に搭載させ
る。この場合でも実装される基板とこの外部接続端子と
の接続部が半導体素子から発生する熱により劣化すると
共に熱による半導体素子特性の劣化を招くという問題が
ある。また、一度実装されてしまうと、それを取り外
し、他のモジュールと交換するためには接続部のはんだ
を溶融するために熱を加え、別のモジュールを改めて実
装するという手間が必要なだけでなく、接続不良を引き
起こす可能性もある。すなわち、簡単にこのモジュール
だけをシステムから取り外し、挿入することは不可能で
あった。さらに、前述の従来の半導体装置では半導体装
置に対するシールド効果が十分ではないという問題もあ
る。さらに、今後高密度化と共に薄型化が進んでＩＣカ
ードや携帯電話などの用途拡大が進む半導体装置の開発
に向けて厚さが３０乃至２００μｍ程度の薄型の半導体
チップに適した薄い積層型パッケージを提供する必要性
が生じている。本発明は、このような事情によりなされ
たものであり、薄く放熱性が高く、シールド効果に優
れ、システム装置に着脱が容易な積層型半導体装置及び
半導体装置を搭載したシステム装置を提供する。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
以上の課題を解決するために、それぞれ接続電極が形成
された複数のビア及びこの接続電極に電気的に接続され
た配線を備えた積層された複数の配線基板と、前記積層
された複数の配線基板の上に積層され、且つそれぞれ接
続電極が形成された複数のビア及びこの接続電極に電気
的に接続された配線を備えた上層配線基板と、前記各配
線基板に搭載され、前記配線と電気的に接続された半導
体素子と、収容される前記半導体素子の容積より大きい
チップキャビティ部を有し、複数のビアに埋め込み形成
された接続電極を備え、且つ各々が前記各配線基板の上
に積層された複数の導電ビア絶縁基板と、前記上層配線
基板の上面又は前記積層された複数の配線基板の下層の
配線基板下面もしくはその双方の面に形成された複数の
導電層とを具備し、前記配線基板、前記上層配線基板及
び前記導電ビア絶縁基板は、前記各接続電極を介して互
いに電気的に接続されることを特徴としている。前記導
電層は、外部接続端子として用いても良い。前記外部接
続端子１ピン当たりの面積は、直径１ｍｍ以上もしくは
１ｍｍ平方以上であるようにしても良い。
【０００７】前記配線基板、前記上層配線基板及び前記
導電ビア絶縁基板の前記各接続電極の少なくとも１つは
接地線に接続され、前記導電層の少なくとも１つは前記
接続配線を介して前記接地線に電気的に接続しても良
い。前記導電層の少なくとも１つは放熱層として用いて
も良い。前記複数の導電層の前記上層配線基板の上面又
は前記積層された複数の配線基板の下層の配線基板下面
に占める面積は、５０％乃至９５％の範囲にあるように
しても良い。前記配線基板、前記上層配線基板及び前記
導電ビア絶縁基板に形成されたビアは、前記各基板の側
面に露出しており、前記ビアに埋め込まれた接続電極
は、前記各基板の側壁から露出しているようにしても良
い。前記各基板の側壁から露出している接続電極は、外
部接続端子として用いられるようにしても良い。前記半
導体素子は、厚さが略３０乃至２００μｍであるように
しても良い。上層配線基板の上面又は下層の配線基板下
面に形成された複数の導電層は、放熱層、外部端子及び
シールド層に用いられる。外部接続端子に用いる場合に
は信号線につながる接続電極に接続され、シールド層に
用いられる場合には接地線に接続される。シールド層と
外部接続端子とは共存して形成することができ、放熱層
は、両者と兼用することができ、導電層を放熱層として
のみ用いることができる。また、本発明のシステム装置
は、上記の半導体装置の外部接続端子が嵌装された板ば
ね形状の端子を有する基板を具備したことを特徴として
いる。複数の導電層を上層又は下層もしくは上層及び下
層の配線基板に形成することにより、薄く放熱性が高
く、シールド効果に優れ、システム装置に直接着脱が可
能な積層型半導体装置及び半導体システム装置が得られ
る。
【０００８】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図３及び図７を参照
して第１の実施例である積層型パッケージを用いた半導
体装置を説明する。図１（ａ）は、積層型パッケージを
用いた半導体装置の斜視図、図１（ｂ）は、積層型パッ
ケージの下層の配線基板の外部端子を示す斜視図、図２
は、図１に示す半導体装置を構成する積層パッケージの
斜視図、図３は、半導体素子を積層パッケージに組み立
て完成させた後に搭載するシステム装置の断面図、図７
は、図３の一部を拡大した部分断面図である。この実施
例は４つの半導体素子を積層した例であるが、本発明で
は積層する半導体素子の数は４個に限定されない。２個
以上の必要とする個数を積層させることができる。パッ
ケージは、半導体素子５を搭載させる配線基板１、パッ
ケージを密封する上層配線基板２、半導体素子５を収容
する導電ビア積層板３、下層の配線基板４から構成され
ている。すなわち、パッケージは、上層及び下層の配線
基板２、４の間に導電ビア積層板３と配線基板１との積
層体が複数層積層され、加熱加圧されて一体に構成され
ている。半導体素子５を搭載する配線基板１は、厚さ４
０μｍ程度の銅箔付きポリイミド基板もしくはプリント
積層板などの絶縁板を用いる。
【０００９】絶縁板にはビアに接続電極１１が埋め込ま
れている。配線基板１上の銅箔は、接続電極１１上のラ
ンドとその他の領域に形成され、半導体素子５と電気的
に接続された配線１２とを有する形状にパターニングさ
れている。半導体素子５の厚さ（即ち、チップの厚さ）
は、約３０〜２００μｍであり、好ましくは約５０〜１
５０μｍが適当である。上層配線基板２は、厚さ７５μ
ｍ程度の銅箔付きポリイミド基板もしくはプリント積層
板などの絶縁板を用いる。絶縁板にはビアに接続電極２
１が埋め込まれている。上層配線基板２の上面には６個
に別れた導電層１０が形成されている。導電層１０は、
銅箔などを用いたり、スパッタリングなどにより形成す
ることができる。導電層１０は、ビアに埋め込まれた接
続電極２１のいずれかに電気的に接続されている。導電
層１０は、接続電極２１には、上層配線基板２に形成さ
れている配線を介して接続される（以下、本発明では、
導電層と接続電極との電気的接続は、導電層と接続電極
との直接接続か、両者の間に配線を介する接続の両方法
のいずれかを用いることができる）。導電ビア積層板３
は、厚さ７５μｍ程度の銅箔付きポリイミド基板もしく
はプリント積層板などの絶縁板を用いる。絶縁板にはビ
アに接続電極３１が埋め込まれている。この絶縁板上の
銅箔は、接続電極３１上のランドとその他の領域に形成
された配線とを有する形状にパターニングされている。
【００１０】絶縁基板の中央部分には半導体素子を収容
する開口部（チップキャビティ部）６が形成されてい
る。下層配線基板４は、厚さ７５μｍ程度の銅箔付きポ
リイミド基板もしくはプリント積層板などの絶縁板を用
いる。絶縁板にはビアに接続電極４１が埋め込まれてい
る。下層配線基板４の下面には６個に分かれた導電層１
０′が形成されている。導電層１０′は、接続電極２１
には、上層配線基板２に形成されている配線を介して接
続されている。導電層１０は、銅箔などを用いたり、ス
パッタリングなどにより形成することができる。図２
は、図１に示す半導体装置を構成する積層パッケージ７
の斜視図を示している。積層パッケージは、半導体素子
を搭載し、導電ビア積層板を載せた配線基板１を積層
し、この積層体を下層配線基板４及び上層配線基板２で
積層してなるものである。この積層パッケージ７は、表
面に形成された導電層１０を外部端子とする。半導体装
置を構成要素とする半導体システム装置などからなる外
部機器には、この外部機器のシステム側基板１３に装着
した板ばね形状の端子９を設け、この板ばね８に積層パ
ッケージ７の接続端子１０を圧接するよう積層パッケー
ジを嵌装させる。パッケージ全体の大きさは、パッケー
ジ搭載部と接続端子部を加えた大きさとなり、小型パソ
コン、携帯端末、ボイスレコーダ等に使用される携帯型
記憶媒体などの半導体システム装置に適用することが可
能である（図３参照）。パッケージの着脱を容易にする
ために外部端子表面に金めっきを施すことも可能であ
る。
【００１１】図７に示すように、この板ばね（以下、ピ
ンという）８は、導電層１０、１０′に当接されて積層
パッケージ７を支持する。前記導電層は、半導体素子か
ら発生する熱を効率良く放熱させる作用効果がある。ま
た、導電層をシールド膜として用いることができる。さ
らに、導電層は、外部端子として用いる。前記外部接続
端子１ピン当たりの面積は、直径１ｍｍ以上もしくは１
ｍｍ平方以上が適当である。そして、導電層の少なくと
も１つは放熱層として用いられる。複数の導電層の上層
配線基板の上面又は積層された複数の配線基板の下層の
配線基板下面に占める面積は、５０％乃至９５％の範囲
が適当である。この実施例の半導体装置は、以上のよう
な構成により、薄い積層型パッケージを有する半導体装
置を得ることができる。また、積層の上下を導電ビア積
層板により挟まれているので、半導体素子に対する密閉
性が高くなっている。また、導電ビア積層板に形成され
ているチップキャビティ部には半導体素子が収容されて
いるが、チップキャビティ部の厚さ及び面積は半導体素
子より小さいのでこの中に半導体素子が収容されても半
導体素子とチップキャビティ部の内壁との間には空間が
形成されている。例えば、この半導体装置を曲げること
により半導体素子が少し伸びてもチップキャビティ部と
の間には空間があり、この空間が半導体素子の伸びを吸
収することができる。したがって、半導体装置に外力が
加わっても発生する応力を吸収することが可能になる。
【００１２】次に、図４乃至図６を参照して第２の実施
例を説明する。図４は、積層型パッケージを用いた半導
体装置の斜視図、図５は、図４に示す半導体装置の製造
工程を説明する断面図、図６は、半導体素子を積層パッ
ケージに組み立て完成させた半導体装置とこれを搭載す
るシステム装置の端子を配置した斜視図である。積層パ
ッケージ２０は、半導体素子を搭載し、且つ導電ビア積
層板を載せた配線基板を積層し、この積層体を下層配線
基板及び上層配線基板で上下から挟んでなるものであ
る。各半導体素子は、導電ビア積層板の開口部内に形成
された空間に載置されている。この積層パッケージ２０
は、表面及び裏面（図示せず）に形成された導電層２３
を有し、さらに、接続電極２４を有している。接続電極
２４の幾つかは導電層２３に電気的に接続されており、
接続電極２４は、積層パッケージ２０を構成する配線基
板及び導電ビア積層板に形成されたビアに埋め込まれ、
各半導体素子と電気的に接続されている。この実施例で
は、各配線基板及び導電ビア積層板のビアは、厚さ方向
に分割されているので、接続電極２４が積層パッケージ
２０の側面から露出している。したがって、導電層２３
が外部端子として外部機器のピンと電気的接続を行うこ
とができる。また、接続電極２４は、外部に露出してい
るので、この部分を外部端子とすることができる。
【００１３】すなわち、導電層２３を外部端子とすると
きは、外部機器の端子構造のピン２８で積層パッケージ
２０の上下に形成された導電層を挟んでこれを支持する
（図７参照）。接続電極２４を外部端子とするときは、
図６に示すように、積層パッケージ２０の対向する両側
面に露出する接続電極２４を外部機器の端子構造のピン
２８で挟んでこれを支持する。この場合、導電層２３
は、端子として用いないので接続電極２４と接続する必
要はなく、必要に応じて、接地線に接続された接続電極
に接続させてシールド作用を持たせるようにする。半導
体装置を搭載するシステム装置などの外部機器には、こ
の外部機器のシステム側基板に装着した板ばね形状の端
子を設け、この板ばね（ピン）２８ににより積層パッケ
ージ２０の外部端子を圧接するように嵌装させる。パッ
ケージ全体の大きさは、パッケージ搭載部と接続端子部
を加えた大きさとなり、小型パソコン、携帯端末、ボイ
スレコーダ等に使用される携帯型記憶媒体などのシステ
ム装置に適用することが可能である。また、パッケージ
の着脱を容易にするために外部端子表面に硬質金めっき
を施すことも可能である。
【００１４】次に、図５を参照してこの実施例の積層パ
ッケージの製造方法を説明する。積層パッケージ２０
は、半導体素子２２を搭載する配線基板２８、パッケー
ジを密封する上層配線基板２７、半導体素子２２を収容
する開口部を有する導電ビア積層板２５、下層の配線基
板２６から構成されている。すなわち、パッケージは、
上層及び下層の配線基板２７、２６の間に導電ビア積層
板２５と配線基板２８との積層体が複数積層され、加熱
加圧されて一体に構成されている。半導体素子２２を搭
載する配線基板２８は、厚さ４０μｍ程度の銅箔付きポ
リイミド基板もしくはプリント積層板などの絶縁板を用
いる。これら積層された配線基板、導電ビア積層板には
積層方向に共通の接続電極２４がビアに埋め込まれるよ
うに形成されている。接続電極２４は、各半導体素子２
２とは配線基板や積層板に形成された配線を介して電気
的に接続されている（図５（ａ））。次に、上記積層体
をパッケージ外形に沿って成形するときに、整列してい
るビアの中心、すなわち、接続電極２４の中心に沿って
ブレード、ルータなどで切断し、図４に示す積層パッケ
ージ２０の側面に接続電極２４を露出させる。次に、積
層体の上下にこの接続電極２４に接続するように、導電
層２３、２３′を形成する（図５（ｂ））。各配線基板
及び導電ビア積層板間の層間接続を行うためのビアには
接続電極として、銀又は銅フィラー入りの導電性樹脂ペ
ーストか、銅、金めっきが充填される。ビアは、ドリル
を用いてスルーホールを形成する。
【００１５】この実施例では、配線基板などのビアを分
割してそこに埋め込まれている接続電極を積層パッケー
ジの側面に露出させているので、放熱特性がさらに向上
すると共に、外部機器の端子構造が積層パッケージをそ
の側面の接続電極で支持することができるので、積層パ
ッケージの支持手段が多くなる。また、この構造の場
合、積層パッケージの上下に外部端子を形成しないので
その分半導体装置の薄型化が進む。半導体装置は、以上
のような構成により、薄い積層型パッケージを有する半
導体装置を得ることができる。また、積層の上下を導電
ビア積層板により挟まれているので、半導体素子に対す
る密閉性が高くなっている。また、導電ビア積層板に形
成されているチップキャビティ部には半導体素子が収容
されているが、チップキャビティ部の厚さ及び面積は半
導体素子より小さいのでこの中に半導体素子が収容され
ても半導体素子とチップキャビティ部の内壁との間には
空間が形成されている。例えば、この半導体装置を曲げ
ることにより半導体素子が少し伸びてもチップキャビテ
ィ部との間には空間があり、この空間が半導体素子の伸
びを吸収することができる。したがって、半導体装置に
外力が加わっても発生する応力を吸収することが可能に
なる。
【００１６】次に、図８を参照して第３の実施例を説明
する。図８は、半導体装置の断面図である。この実施例
では積層パッケージの上下両面に形成される導電層をシ
ールド膜として使用する場合について説明する。この半
導体装置は、積層パッケージ３０を有し、積層パッケー
ジ３０は、半導体素子３２を搭載する複数の配線基板３
８と、配線基板３８に搭載された半導体素子３２を収容
する開口部、すなわちチップキャビティ部３５′を備え
た複数の導電ビア積層板３５とを具備し、これら導電ビ
ア積層板３５と配線基板３８とを交互に積層することに
より、半導体素子の積層構造を実現している。この実施
例では半導体素子３２は、例えば、４個積層されて積層
体が構成される。この積層体の上下には上層配線基板３
７及び下層配線基板３６によって挟まれて半導体素子３
２が密閉されるようになっている。この積層体には、各
半導体素子３２にパッドを介して接続される接続電極３
４ａ、３４ｂ、３４ｃが積層体のビア内部に形成されて
いる。これら接続電極は、グランド（ＧＮＤ）線に繋が
る接続電極３４ｃ、信号線に繋がる接続電極３４ａ、３
４ｂから構成されている。さらに、上層及び下層の配線
基板３７、３６には、アルミニウムや銅などの金属から
なる複数に分割された導電層３３ａ、３３ｂ、３３′
ａ、３３′ｂが形成されている。
【００１７】導電層は、例えば、スパッタリング法によ
るか、もしくは金属箔などから形成される。導電層３３
ａ、３３′ａは、グランド線に繋がる接続電極３４ｃに
電気的に接続され、信号線に繋がる接続電極３４ａ、３
４ｂとは非接触の状態にある。導電層３３ａ、３３′ａ
は、グランド線に接続することによりシールド効果を有
するようになる。導電層の材料や厚さ、接続電極の材料
や幅などを適宜調整することによりこの効果を調整でき
る。導電層３３ｂは、信号線に繋がる接続電極３４ｂに
電気的に接続され外部端子として用いられる。また、導
電層は、積層パッケージの放熱効果を向上させることが
できる。
【００１８】次に、図９乃至図１１を参照して第４の実
施例を説明する。図９は、外部機器の内部に配置された
端子と積層パッケージの斜視図、図１０は、外部機器の
斜視図、図１１は、外部機器に挿入される積層パッケー
ジの他の例を示す斜視図である。この実施例では、第１
乃至第３の実施例の積層パッケージを外部機器の内部に
形成した端子に装着することに特徴がある。積層パッケ
ージ全体の大きさは、パッケージ搭載部と接続端子部を
加えた大きさとなり、小型パソコン、携帯端末、ボイス
レコーダ等に使用される携帯型記憶媒体などのシステム
装置を構成する外部機器に適用することが容易になる。
図９に示すように外部機器４０には、本発明の半導体装
置であるカード状の積層パッケージ４２が出し入れでき
る開口部４４が形成されており、開口部４４を塞ぐ蓋４
２を明けて、積層パッケージ４１を挿入すると、外部機
器４０の内部に配置形成されている端子板４３の板ばね
に積層パッケージ４１の外部端子４８が当接して両者が
電気的に接続される。
【００１９】図１１は、貫通口４６が形成されたカード
状の積層パッケージ４５の斜視図であり、これを開口部
４４に挿入するときは、貫通口４６をシール４７などで
塞いだ状態で挿入する。この場合、外部機器４０に貫通
口４６を感知するシステム、例えば、貫通口４６を通過
するピンあるいは光線を発射及びディテクトする装置を
設けておき、これをシールで遮ったときは半導体装置の
メモリのリード／ライトができないようにしておく。こ
のような構成の積層パッケージを用いると、メモリは、
必要なときにリード／ライトができ、必要なときにリー
ド／ライトを止めることが可能になる。この実施例で
は、カセットテープをカセットデッキニ入れるように積
層パッケージを出し入れさせるので、その操作が非常に
簡単にできる。
【００２０】
【発明の効果】本発明は、高密度化と共に薄型化が進ん
でＩＣカードや携帯電話などの用途拡大が進む半導体装
置の開発に向けて厚さが３０乃至２００μｍ程度の薄型
の半導体チップに適した薄い積層型パッケージを有し、
薄く放熱性が高く、シールド効果に優れ、システム装置
に着脱が容易な積層型半導体装置及びこの装置を搭載し
たシステム装置が得られる。
【図面の簡単な説明】
【図１】本発明の積層型パッケージを用いた半導体装置
の斜視図及び下層の配線基板の外部端子を示す斜視図。
【図２】図１に示す半導体装置を構成する積層パッケー
ジの斜視図。
【図３】本発明の半導体素子を積層パッケージに組み立
て完成させた後に搭載するシステム装置の断面図。
【図４】本発明の積層型パッケージを用いた半導体装置
の斜視図。
【図５】図４に示す半導体装置の製造工程を説明する断
面図。
【図６】本発明の半導体素子を積層パッケージに組み立
て完成させた半導体装置とこれを搭載するシステム装置
の端子を配置した斜視図。
【図７】図３の一部を拡大した部分断面図。
【図８】本発明の半導体装置の断面図。
【図９】本発明の外部機器内部に配置された端子と積層
パッケージの斜視図。
【図１０】本発明の半導体装置を装着する外部機器の斜
視図。
【図１１】本発明の外部機器に挿入される積層パッケー
ジの他の例を示す斜視図。
【図１２】従来の半導体装置の平面図及び断面図。
【図１３】従来の半導体装置の平面図及び断面図。
【図１４】従来の半導体装置の平面図及び断面図。
【符号の説明】
１、３８、１１２・・・配線基板、２、２７、３７、１
０９・・・上層配線基板、３、２５、３５、１１１・・
・導電ビア積層板、４、２６、３６、１１０・・・下層
配線基板、５、２２、３２、１１３・・・チップ、
６、３５′、１１８・・・開口部、７、２０、３０、４
１・・・積層パッケージ、８、２８、１０２・・・端子
の板ばね、 ９、１０１・・・端子、１０、１０′、
２３、２３′、３３ａ、３３′ａ、３３ｂ、３３′ｂ・
・・導電層、１１、２１、２４、３１、３４、３４ａ、
３４ｂ、３４ｃ，４１、１１６・・・接続電極、１２、
４２、１１５・・・配線、１３・・・システム側基板、
３９、１１４・・・接着剤、４０・・・外部機器、
４２・・・蓋、 ４３・・・端子板、４４・・・
外部機器の開口部、 １００・・・システム側基板、
１０３・・・モジュール基板、 １０４、１０６・・
・パッケージ、１０５・・・外部端子、 １０８・・
・接続端子。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/12 Ｈ０１Ｌ 23/12 Ｅ 23/52 23/52 Ｃ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ接続電極が形成された複数のビ
    ア及びこの接続電極に電気的に接続された配線を備えた
    積層された複数の配線基板と、 前記積層された複数の配線基板の上に積層され、且つそ
    れぞれ接続電極が形成された複数のビア及びこの接続電
    極に電気的に接続された配線を備えた上層配線基板と、 前記各配線基板に搭載され、前記配線と電気的に接続さ
    れた半導体素子と、 収容される前記半導体素子の容積より大きいチップキャ
    ビティ部を有し、複数のビアに埋め込み形成された接続
    電極を備え、且つ各々が前記各配線基板の上に積層され
    た複数の導電ビア絶縁基板と、 前記上層配線基板の上面又は前記積層された複数の配線
    基板の下層の配線基板下面もしくはその双方の面に形成
    された複数の導電層とを具備し、 前記配線基板、前記上層配線基板及び前記導電ビア絶縁
    基板は、前記各接続電極を介して互いに電気的に接続さ
    れることを特徴とする半導体装置。
  2. 【請求項２】 前記導電層は、外部接続端子として用い
    られることを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記外部接続端子１ピンの面積は、直径
    １ｍｍ以上もしくは１ｍｍ平方以上であることを特徴と
    する請求項２に記載の半導体装置。
  4. 【請求項４】 前記配線基板、前記上層配線基板及び前
    記導電ビア絶縁基板の前記各接続電極の少なくとも１つ
    は接地線に接続され、前記導電層の少なくとも１つは前
    記接続配線を介して前記接地線に電気的に接続されてい
    ることを特徴とする請求項１乃至請求項３のいずれかに
    記載の半導体装置。
  5. 【請求項５】 前記導電層の少なくとも１つは放熱層と
    して用いられることを特徴とする請求項１乃至請求項４
    のいずれかに記載の半導体装置。
  6. 【請求項６】 前記複数の導電層の前記上層配線基板の
    上面又は前記積層された複数の配線基板の下層の配線基
    板下面に占める面積は、５０％乃至９５％の範囲にある
    ことを特徴とする請求項１乃至請求項５のいずれかに記
    載の半導体装置。
  7. 【請求項７】 前記配線基板、前記上層配線基板及び前
    記導電ビア絶縁基板に形成されたビアは、前記各基板の
    側面に露出しており、前記ビアに埋め込まれた接続電極
    は、前記各基板の側壁から露出していることを特徴とす
    る請求項１乃至請求項６のいずれかに記載の半導体装
    置。
  8. 【請求項８】 前記各基板の側壁から露出している接続
    電極は、外部接続端子として用いられることを特徴とす
    る請求項７に記載の半導体装置。
  9. 【請求項９】 前記半導体素子は、厚さが略３０乃至２
    ００μｍであることを特徴とする請求項１乃至請求項８
    のいずれかに記載の半導体装置。
  10. 【請求項１０】 請求項１乃至請求項９のいずれかに記
    載された半導体装置の外部接続端子が嵌装された板ばね
    形状の端子を有する基板を具備したことを特徴とするシ
    ステム装置。
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