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KR100688122B1 - 미소전자기판 상의 지형 효과 보정 방법 - Google Patents

미소전자기판 상의 지형 효과 보정 방법 Download PDF

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KR100688122B1
KR100688122B1 KR1020000042258A KR20000042258A KR100688122B1 KR 100688122 B1 KR100688122 B1 KR 100688122B1 KR 1020000042258 A KR1020000042258 A KR 1020000042258A KR 20000042258 A KR20000042258 A KR 20000042258A KR 100688122 B1 KR100688122 B1 KR 100688122B1
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앙드레 쉴쯔
마리세 파올리
파트릭 쉬아본
알렝 프롤러
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프랑스 뗄레꽁(소시에떼 아노님)
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Abstract

미소전자기판 상의 지형효과 보정 방법으로서, 이 방법은 고립영역으로 에워싸이고 양각의 지형을 가지는 평탄화될 구조에 수지 층(200)을 침적시키는 단계와, 하부에 놓이는 지형과 일대일 대응 없이 표준 메쉬를 처리하는 마스크를 통해 사진석판술에 하부에 놓이는 고밀도 지형에 중첩되는 영역에 상기 수지 층(200)을 위치시키는 단계를 포함한다.

Description

미소전자기판 상의 지형 효과 보정 방법{A METHOD OF CORRECTING TOPOGRAPHICAL EFFECTS ON A MICROELECTRONIC SUBSTRATE}
도 1은 종래의 기계적 화학적 연마를 수행할 때 저밀도의 영역에 걸쳐서 얻어진 디싱 효과와, 역으로 고밀도영역에 걸쳐서 얻어진 연마효과를 도시하는 개략도.
도 2a, 도 2b 및 도 2c는 백 마스킹과 다이렉트 에칭에 의한 선행 평탄화 기술에 의한 종래 방법에 따른 3개의 연속 단계를 도시하는 도면.
도 3a, 도 3b, 도 3c 및 도 3d는 기계적 화학적 연마 이전에 플라즈마 에칭에 의한 평탄화의 전달에 따른 2층 기술에 의한 선행 평탄화 기술의 종래 방법에 따른 4개의 연속 단계를 도시하는 도면.
도 4a, 도 4b, 도 4c 및 도 4d는 이 방법에 따른 5개의 연속 단계를 도시하는 도면.
도 5a, 도 5b, 도 5c, 도 5d 및 도 5e는 본 발명의 방법을 수행하는 5개의 연속 단계 동안 얻어진 구조를 도시하는 도면.
도 6은 표준 메쉬 처리하는 마스크로 사진석판 처리 이후의 제1 수지 층의 구조를 도시하는 도면.
도 7은 흐름이 이루어진 후 동일 층을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
16 : 양각
200 : 제1 수지 층
202 : 제1 수지 층의 엘레멘트
본 발명은 집적회로 형태의 반도체 제조분야에 관한 것이다.
본 발명은 집적회로를 제조할 때 평탄함을 얻기 위한 기술 및 사진석판기술에 관한 것이다. 보다 상세하게는, 본 발명은 진보된 석판술로 기판의 평탄함을 얻도록 하는 기술, 즉 기계적 화학적 연마와 평탄화 기술에 관한 것이다.
집적회로 제조 단계는 반도체성 절연 금속 물질의 층이 침적된 다음 석판술과 에칭 처리된다. 이들 층은 각종 지형, 즉 평탄면이나 양각 형태를 가질 수 있다.
종래 방법에서 사진석판술(photolithography)은 석판술 처리되는 층에 감광성 수지 층을 침적한 다음, 수지의 화학적 특성에 적합한 현상제에서 현상된 수지의 특정 영역만을 감지하여, 석판술로 특정 영역의 층이 나타나도록 처리된다.
석판술 단계는, 각종 물질을 침적하는 단계와 같이, 하부에 놓이는 면이 평탄면일 때 상당히 개선된 결과가 얻어진다. 그러나, 처리되는 침적과 에칭의 연속 동작으로 집적회로를 제조하는 동안, 기판 지형의 불균일함은 특정 단계의 수행을 위협할 정도까지 증가한다.
이때문에 집적회로 제조의 초기부터 기판의 지형이 평탄하도록 "평탄화(planarization)" 기술이 사용된다.
이들 기술은 양각을 평탄하게 하는 수지 층을 침적시키는 단계로 구성되는 소위 "에치 백(etch-back)" 평탄화 기술을 포함하고, 기판에 침적되는 절연 또는 전도성 물질의 얇은 층을 마모시키도록 구성되는 기계적 화학적 연마 또는 플라즈마 에칭에 의해 기판의 평탄함이 얻어진다.
평탄함을 얻는 것은 집적회로의 초기 제조단계에서, 특히 트랜지스터 절연 영역 제조시 중요하다.
현재, 절연 영역은 일반적으로 기계적 화학적 연마에 의해 평탄하게 제조된다.
그럼에도 불구하고, 이 기술은 이전보다 밀도를 증가시키면서 치수를 감소시키는 회로 제조시 특정 제약이 있다. 기계적 화학적 연마의 성능을 향상하기 위한 일 방법으로서 백 마스킹(back-masking) 및 에칭에 의한 선행 평탄화(pre-planarization) 기술이 이용된다.
이들 공지의 평탄화 기술에 관해서는 아래에 기술한다.
지난 수 년에 걸쳐서, 기계적 화학적 연마 기술은 긴 거리를 더욱 균일하게 하고 처리 속도를 개선하기 때문에 일반적인 다른 평탄화 기술을 대신하고 있다.
기계적 화학적 연마 기술의 원리는 (회전운동 또는 병진운동을 이용하여) 특 정 압력과 연마되는 층에 대해 화학적으로 공격적인 용액 상태하에서 연마포로 기계적 연마에 의해 (일반적인 실리카와 최근에는 구리) 층을 마모시키는 데에 있다. 복합의 화학적 기계적 연마는 연마 속도를 높게 하고 양호한 전체 균일함(화학적 처리는 더 이방성이지만, 기계적 처리는 더 방향성이다)을 갖는 웨이퍼의 전체 표면에 걸쳐서 비등방성을 조정하도록 한다.
그럼에도 불구하고, 균일함이 긴 범위에서 양호하지만, 다른 평탄화 기술과 같이 기계적 화학적 연마기술은 지형적 밀도에 여전히 민감하다. 지형적 밀도에 대한 민감도는 일 층의 수지를 놓는 것에 의해 얻어지는 평탄화 기술에서 100 마이크론의 차수이고 기계적 화학적 연마기술에서 밀리미터 차수이다. 그 결과, 칩에는 덜 조밀한 영역과 폭이 수 밀리미터인 매우 조밀한 영역이 분리 존재하고, 첨부한 도 1에서 도시한 바와 같이, 오목한 덜 조밀한 영역 (또는 연마에 대해 거의 저항성을 나타내지 않는 영역) 또는 연마 벌징에 저항하는 조밀한 영역(연마에 저항하는 영역)으로 분명히 나타나는 이른바 "디싱(dishing)" 효과가 관찰된다.
도 1에서, 참조번호(10)는 저밀도의 영역(12)과 고밀도의 영역(14)의 반도체성 기판을 지시하며, 참조번호(30)는 본 경우에서 기판(10)의 평균 평면에 수직한 축 O-O 을 중심으로 기판(10)에 대해 회전하는 기계적 연마용 천을 지시한다.
이러한 밀도 관련 효과 때문에, 기계적 화학적 연마 기술은 0.3 ㎛ 이상의 치수를 갖는 구조를 평탄화하는 데에 제한되고 있다.
보다 소형의 기술에 대해서, 기계적 화학적 연마기술은 도 2a 내지 도 2c에 도시된 바와 같이 모든 양각 지형 엘레멘트를 백 마스킹 및 에칭으로 선행 평탄화 기술이 먼저 선행된다.
보다 정확하게는, 이들 도 2a, 도 2b 및 도 2c에서, 참조번호(10)는 소망하는 기능에 따라, 예컨대 산화층을 구비한 반도체성 절연 금속물질의 각종 층이 마련된 기판을 지시하며, 반도체성 절연 금속물질의 각종 층을 갖는 기판을 지시하며, 도 2a에 도시한 바와 같이, 초기에 현저하게 불균일한 지형, 즉 양각부를 갖는 상부층(16)이 구비되어 있다.
도 2a에 도시한 바와 같이, 상부층(16)에 감광성 수지(20)의 일 층이 놓여진다.
그 다음에 상기 감광성 수지(20) 상에 마스크(22)가 중첩된다. 이 마스크(22)는 그 위에 각각 중첩되는 상부의 양각(16) 돌출부와 맞물리는 형상의 개구(24)를 갖고 있다.
감광성 수지(20)에 민감한 복사(26)의 흐름, 예컨대 자외선이 마스크(22)를 통해 수지층에 가해진다.
그 다음 수지(20)의 층이 현상된다.
이 현상은, 도 2b에 도시하는 바와 같이, 상기 상부층(16)의 양각의 표시부 사이에 기판의 상부층(16)에 놓이는 수지 층(20)의 엘레멘트(21)에서 발생한다.
도 2c에 도시하는 바와 같이 천(30)을 이용하여 기계적 연마가 수행된다.
도 2a, 도 2b 및 도 2c에 도시된 바와 같이 이들 공지 기술은 일반적으로 "기계적 화학적 연마 이전에 얕은 홈에 측방향 분리 구조의 백 마스킹 및 다이렉트 에칭에 의한 선행 평탄화 기술" 이라 언급되며, 이러한 얕은 홈 고립구조(Shallow Trench Isolating)는 그 첫글자를 따서 STI 로 언급된다.
전술의 종래 기술은 도 1에 도시한 기계적 화학적 연마 기술을 사용할때 0.3 마이크론 기술로 제한되었다.
이 기술은 도 2에 도시한 바와 같이 양각 지형 엘레멘트의 백 마스킹 및 에칭에 의한 선행 평탄화 기술과 함께 사용할때 0.25 마이크론 기술로 제한되었다.
후자 기술은 광석판술 고유의 마스크(22)와 하부에 놓이는 반도체 장비의 지형 사이의 오정렬의 가능성의 문제로 제한되었다. 이러한 오정렬은 0.1 ㎛ 의 차수가 될 수 있으며, 마스크(22)가 오프세트될 때 절연 영역에 바람직하지 못한 오버 에칭(over-etching)을 유발할 수 있다.
따라서, 0.18 마이크론 이하의 기술에 대해서는 다른 기술이 요구된다.
두 개의 연속 수지 층을 침적함으로써 선행 평탄화 기술이 종종 사용된다. 이 기술은 2층 평탄화 기술(two-layer planarization) 또는 TLP로 언급되며 그 내용에 관해서는 참고문헌 [1]에 기술되어 있다. 이 기술은 도 3a 내지 도 3d에 개략적으로 도시되어 있다. 도 3a는 반도체성 절연 금속물질의 각종 층을 갖고, 원래 현저하게 불균일한 지형을 나타내는 상부층(16)(도 3a 참조)을 포함하는 기판(10)을 도시한다.
감광성 수지(20)의 제1 층이 침적되고 축소 크기의 개구(24)(도 3a 참조)를 가지는 특별한 백 마스크(22)로 석판 인쇄되고 결과적으로 기판(10)에 절연 영역을 마스크하는데 사용하는 생성수지(21)에 축소 크기의 패턴을 유발하게 된다(도 3b 참조).
이것은 마스크의 센터링이 오정렬에 덜 민감하고 수지가 절연 오목부로 열적으로 흐르게 된다(도 3c 참조). 열처리는 또한 제1 층(20)을 경화하여, 불용해시키고 제2 층(28)이 침적되도록 한다.
제2 층(28)은 잔유 파동을 편평하게 하고 도 3c에 도시한 바와 같이 전체 표면적에 걸쳐서 거의 편평한 면이 얻어지도록 한다.
수지의 양 층을 침적시킨 다음, 표면의 평탄함은 수지(20, 28) 및 하부에 놓이는 산화층(16)이 모두 동일 속도로 에칭되도록 도 3c 및 도 3d에 도시한 바와 같이 플라즈마 에칭에 의해 기판으로 전달된다. 에칭은 예컨대 질화물 층의 활성 영역 층 위에 100 나노미터로 정지하며, 실리콘에 매설된 고립 영역이 구비된 평면 구조를 얻기 위해서 웨이퍼는 평탄함이 계속되고 질화물 층에 정지하는 기계적 화학적 연마 스테이션으로 전달된다.
그럼에도 불구하고, 마스크(22)에서 개구(24) 크기의 감소로 인해 수지에서의 패턴 크기(도 3b 참조) 감소때문에 이 기술은 극소형 패턴을 갖는 기판의 영역이 배제되기 때문에 지형 밀도에 계속해서 민감하다. 이들 영역이 클 경우, 도 4a 내지 도 4e에 도시한 바와 같이 순수 기계적 화학적 연마에서 발생하는 디싱 효과와 유사한 현상이 발생하게 된다.
도 4a는 평탄화 처리 이전에 양각(16)의 층을 갖는 기판(10)을 도시한다.
도 4b는 제1 층(20)의 침적과 사진석판술 이후의 구조를 도시한다.
도 4c는 제2 층(28)이 침적되고 어닐링된 다음의 구조를 도시한다.
도 4d는 플라즈마 평탄화 이후(평면 프로파일의 전달)의 구조를 도시한다.
도 4e는 기계적 화학적 연마 이후의 구조를 도시한다.
도 4e에서는, 특히 조밀한 영역에 걸쳐 제2 층(28)을 침적시키기 이전에 (플라즈마 에칭 및 기계적 화학적 연마 이전에) 제1 층(20)에 흔적이 없는 상태에서 조밀 영역(작은 두께)과 다른 영역 사이의 치수 차이를 볼 수 있다.
본원에서, 본 발명의 목적은 반도체 장비 제조과정에서 반도체 장비의 평탄함을 개선하도록 하는 신규한 수단을 제안하는 데에 있다.
본 발명은 미소전자회로기판 상의 지형 효과를 보정하는 방법에 의해 달성되고, 이 방법은,
i) 고립영역으로 에워싸이고 양각의 지형을 가지는 평탄화될 구조에 제1 수지 층을 침적시키는 단계와,
ⅱ) 마스크되는 하부에 놓이는 고립영역 보다 작은 크기의 수지 패턴을 부과하는 마스크에 의해 사진석판에 하부 지형 밀도의 하부에 놓이는 영역에 걸쳐서 중첩되는 영역에 상기 수지 층을 위치시키는 단계와,
ⅲ) 하부에 놓이는 지형과 일대일 대응 없이 표준 메쉬를 처리하는 마스크를 통해 사진석판술로 하부에 놓이는 고밀도 지형에 중첩되는 영역에 수지 층을 위치시키는 단계와,
ⅳ) 제1 수지 층의 생성 영역이 고립영역을 덮도록 열적 흐름으로 사진 석판될 때 제1 수지 층을 위치시키는 단계와,
ⅴ) 제2의 수지 층을 침적시키는 단계와,
ⅵ) 플라즈마 에칭을 행하는 단계와, 그리고
ⅶ) 기계적 화학적 연마를 행하는 단계로 구성되며, 표준 메쉬를 처리하는 마스크를 통한 사진 석판의 상기 단계 ⅲ)는 큰 지형의 조밀한 영역을 최적으로 채움으로써 얻기 위한 고립구조를 조정하는 단계로 구성된다.
본 발명의 다른 특징, 목적 및 장점은 이후 상세한 설명과 첨부 도면과, 제한하지 않는 실시예를 참조로 명백하게 된다.
전술한 바와 같이, 본 발명은 패턴의 치수와 밀도에 관계 없이 반도체 구조 전체에 걸쳐 거의 완전한 평탄면을 얻는 데에 있다.
이를 위해, 본 발명은 하부에 놓이는 반도체 구조의 고밀도 또는 저밀도의 영역이 중첩되는지 여부에 따라 수지 층의 다른 영역에 다른 처리를 적용하는 사진석판술의 이용을 제안한다.
도 5a는 평탄화 처리 이전에 양각(16)의 일 층을 갖는 기판(10)을 도시한다.
본 발명의 전후관계에서, 평탄화되는 구조에 제1 수지 층(200)을 침적시킨 다음, 하부에 놓이는 지형에서 고밀도 영역 위에 중첩되는 영역이 표준 메쉬를 처리하는 마스크에 의해 사진석판술의 영향을 받는다. 즉, 메쉬는 하부에 놓이는 지형과 직접적으로 특별하게 일치하지 않는다.
이 마스크는 고립되는 소형 패턴의 크기를 고려하지 않는다는 것이 이해될 것이다.
그러나, 반도체 구조의 저밀도 영역 위에 중첩되는 수지 층(200)의 영역은 마스크 처리되는 하부에 놓이는 고립영역 보다 작은 크기의 수지 패턴을 부과하는 마스크를 통해 사진석판의 영향을 받는다.
도 5b에서, 참조번호(202)는 표준 메쉬가 구비된 마스크를 이용하여 사진석판술에서 유발되는 제1 수지 층(200)의 엘레멘트를 지시하며, 참조번호(204)는 저밀도 지형의 영역에 중첩되는 수지 층(200)의 엘레멘트를 지시한다.
지형의 고밀도 영역과 저밀도 영역이 각각 일치하는 수지 층(200)의 사진석판술을 행하기 위해 사용되는 마스크는 공통 마스크 또는 별개 마스크로 구성될 수 있다.
표준 메쉬 마스크와 마찬가지로, 저밀도 지형의 영역에 걸쳐서 사진석판술에 사용된 마스크는 수지 층(20)에 소형의 고립된 지형 패턴을 배제하기에 적합하다.
바람직하게는, 본 발명의 전후 관계에서, 표준 메쉬 마스크는 서로에 대해 예컨대 45。 라인의 격자를 갖는다.
제1 수지 층(200)의 완전한 사진석판술 이후, 이 층은 열적 흐름의 영향을 받아 성형 수지(200) 및 하부 실리카(16)의 점성과 표면 인장은 성형 수지(202, 204)를 고립영역으로 흘러가도록 하는 것이 바람직하다.
이것은 특히 열적 흐름 이전 이후에 각각 고밀도 지형의 영역에 걸쳐 수지 층(200)을 각각 도시하는 도 6 및 도 7에서 알 수 있다.
본 발명에서는, 제2 층(210)이 놓여진다. 이 제2 층(210)은 도 5d에 도시한 바와 같이 플라즈마 에칭에 의해 하부에 놓이는 층(16)으로 전달되어 거의 완전한 평탄함을 유도한다. 그리고, 도 5e에 도시한 바와 같이 거의 평면 구조를 얻기 위 해 종래 기계적 화학적 연마가 행해진다.
본 발명의 방법은 이처럼 전체 웨이퍼에 걸쳐 50 nm 이하의 잔류 지형 편차로 훌륭한 최종 평탄함을 얻는 것이 가능하도록 한다.
표준 메쉬 마스크의 라인 폭과 그 간격은 참고문헌 [2]에 언급된 평탄화 모델을 기초로 조밀한 영역을 채우는 것에 관한 계산을 수행하는 결과로 얻어진다.
0.4 ㎛ 의 두께를 갖고, 폭이 0.2 ㎛이고, 0.3 ㎛로 이격된 STI 형태의 패턴을 평탄화하기 위해, 마스크의 격자는 2 ㎛ 로 이격되고 폭이 0.5㎛ 인 라인에 대응할 수 있다.
더욱이, 수지 두께는 0.4 ㎛ 내지 0.5 ㎛의 높이를 갖는 STI 패턴에 대해 약 0.6 ㎛ 내지 0.7 ㎛의 높이로 고정될 수 있다.
저밀도 영역에 걸쳐 수지 층(200)의 사진석판에 사용하는 마스크는 실제 하부에 놓이는 지형과 비교하여 0.2㎛ 내지 0.8㎛ 범위로 놓이는 통상적인 크기 감소를 나타낸다.
제1 수지 층(200)에 적용된 두 개의 마스크의 석판술은 웨이퍼와 제2 마스크를 재정렬하는 데에 불필요한 시간 낭비를 피하기 위해 광수신기에 연속적으로 행해지는 것이 바람직하다.
본 발명의 방법에서, 수지 층(200)에 형성된 격자 라인의 폭은 표준 메쉬 마스크에 적용된 다소 크거나 작은 면적의 고립영역을 이용하여 STI 장치의 높이에 따라 주어진 마스크를 조정할 수 있고, 저밀도 영역 위에 중첩되는 마스크는 표준 상태로 고립되는 것이 바람직하다.
거의 완전한 전체 평탄함을 얻기 위해서 조밀한 영역의 채움을 최적화하기 위한 격자 라인에 대한 간격을 계산하는 이러한 조정은 보정이나 대체를 가능하게 한다.
본 발명의 방법은 "i.line" 내광성(photoresitive) 수지, 즉 0.35㎛ 기술에서의 패턴으로 의도된 감광성 수지를 이용하는 것이 가능하게 한다. 이것은 백 마스크에 작은 패턴이 없기 때문에 가능하다.
이처럼, 본 발명은, DUV 형태의 최신 기술보다 사용이 어렵지 않고 비용도 저렴한 과정으로서, 종래의 수지와 장비를 이용하여 실시 가능하므로 "범용성(non-critical)" 이 가능하게 된다.
물론, 본 발명은 전술한 특정의 실시예에 한정하는 것이 아니라. 본 발명의 사상내에 각종 변형예를 확장할 수 있다.
참고문헌
[1] A. Schiltz and M. Pons, J. of the Electrochem. Soc., Vol. 133, 178(1986)
[2] A. Schiltz, Jpn. J. Appl. Phys., Vol. 34, pp. 4185-4194 (1985)

Claims (7)

  1. 미소전자기판 상의 지형 효과를 보정하기 위한 방법에 있어서,
    i) 고립영역으로 에워싸이고 양각의 지형을 가지는 평탄화될 구조에 제1 층의 수지(200)를 침적시키는 단계;
    ⅱ) 하부에 놓인 마스크 될 고립영역보다 작은 크기의 수지 패턴을 부과하는 마스크를 이용해, 하부에 놓인 저밀도 지형 영역에 걸쳐서 중첩되는 영역 내의 상기 수지 층(200)을 포토리소그래피 처리하는 단계;
    ⅲ) 하부에 놓인 지형과 일대일 대응 없이 표준 메쉬를 처리하는 마스크를 통해, 하부에 놓인 고밀도 지형 영역에 걸쳐서 중첩되는 영역 내의 상기 수지 층(200)을 포토리소그래피 처리하는 단계;
    ⅳ) 상기와 같이 포토리소그래프된 상기 제1 수지 층(200)을, 상기 제1 수지 층의 생성 영역이 상기 고립영역을 덮도록 열적 흐름으로 처리하는 단계;
    ⅴ) 제2의 수지 층(210)을 침적시키는 단계;
    ⅵ) 플라즈마 에칭을 행하는 단계; 및
    ⅶ) 기계적 화학적 연마를 행하는 단계로 구성되며, 표준 메쉬를 처리하는 마스크를 통한 포토리소그래피의 상기 단계 ⅲ)는 큰 지형의 조밀한 영역을 최적으로 채움으로써 얻기 위한 고립구조를 조정하는 단계로 구성되는 것을 특징으로 하는 미소전자기판 상의 지형 효과 보정 방법.
  2. 제1항에 있어서,
    단계 ⅱ) 및 단계 ⅲ)는 하부 지형의 저밀도영역과 고밀도영역에 제공된 공통 마스크를 이용하여 행해지는 것을 특징으로 하는 미소전자기판 상의 지형 효과 보정 방법.
  3. 제1항에 있어서,
    단계 ⅱ) 및 단계 ⅲ)는 별개의 마스크를 이용하여 행해지는 것을 특징으로 하는 미소전자기판 상의 지형 효과 보정 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 마스크는 상기 수지 층(200)을 소형의 고립된 고립 영역 패턴으로부터 배제하기에 적합한 마스크 형성 수단에 의해 형성되는 것을 특징으로 하는 미소전자기판 상의 지형 효과 보정 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 단계 ⅲ)에서 사용된 상기 마스크는 라인의 격자를 갖는 마스크 형성 수단에 의해 형성되는 것을 특징으로 하는 미소전자기판 상의 지형 효과 보정 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 단계 ⅲ)에서 사용된 상기 마스크는 서로에 대해 45°의 격자 라인을 갖는 마스크 형성 수단에 의해 형성되는 것을 특징으로 하는 미소전자기판 상의 지형 효과 보정 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 마스크는 상호 2㎛로 이격되고 두께가 0.5 ㎛인 라인들을 갖는 마스크 형성 수단에 의해 형성되는 것을 특징으로 하는 미소전자기판 상의 지형 효과 보정 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102768944A (zh) * 2012-07-03 2012-11-07 上海华力微电子有限公司 一种修补去层次样品的方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004304152A (ja) * 2003-03-20 2004-10-28 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
US7262070B2 (en) * 2003-09-29 2007-08-28 Intel Corporation Method to make a weight compensating/tuning layer on a substrate
FR2910180A1 (fr) * 2006-12-15 2008-06-20 St Microelectronics Procede de fabrication d'un transistor cmos a grilles metalliques duales.
US20100273162A1 (en) * 2007-10-17 2010-10-28 Sailaja Chandrapati Rapid detection of microorganisms
KR101860493B1 (ko) * 2011-10-20 2018-05-24 삼성디스플레이 주식회사 미세 패턴 마스크의 형성 방법 및 이를 이용한 미세 패턴의 형성 방법
CN104465315B (zh) * 2013-09-24 2017-04-05 工业和信息化部电子第五研究所 3d叠层芯片封装器件的芯片分离方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5580826B2 (ja) * 2009-08-11 2014-08-27 浜松ホトニクス株式会社 レーザ加工装置及びレーザ加工方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0145369B1 (ko) * 1993-11-17 1998-08-17 가네꼬 히사시 반도체 장치의 제조방법
JP2555958B2 (ja) * 1993-11-17 1996-11-20 日本電気株式会社 半導体装置の製造方法
US5925494A (en) * 1996-02-16 1999-07-20 Massachusetts Institute Of Technology Vapor deposition of polymer films for photolithography
JPH09321043A (ja) * 1996-05-28 1997-12-12 Toshiba Corp 半導体装置の製造方法
US6316363B1 (en) * 1999-09-02 2001-11-13 Micron Technology, Inc. Deadhesion method and mechanism for wafer processing
US6174449B1 (en) * 1998-05-14 2001-01-16 Micron Technology, Inc. Magnetically patterned etch mask
US6258514B1 (en) * 1999-03-10 2001-07-10 Lsi Logic Corporation Top surface imaging technique using a topcoat delivery system
US6207555B1 (en) * 1999-03-17 2001-03-27 Electron Vision Corporation Electron beam process during dual damascene processing

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5580826B2 (ja) * 2009-08-11 2014-08-27 浜松ホトニクス株式会社 レーザ加工装置及びレーザ加工方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102768944A (zh) * 2012-07-03 2012-11-07 上海华力微电子有限公司 一种修补去层次样品的方法

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