KR100637728B1 - 승압회로장치 - Google Patents

Abstract

방전기간에 승압용 용량의 양단에 전원전압을 인가하고, 그 후 충전기간에 있어서 원샷펄스의 인가에 의해 스위칭회로를 온으로 하여 상기 승압용 용량의 한쪽 단자에 전원전압을 인가하고, 그 다른 쪽 단자에 GND전위를 인가하여, 상기 승압용 용량을 충전할 때에, 상기 원샷펄스의 펄스폭을 전원전압의 크기에 따라 조정한다.

Description

승압회로장치 {VOLTAGE BOOSTER CIRCUIT APPARATUS}

도1은 본 발명의 일실시예의 구성을 도시한 개략도이고,

도2는 도1의 회로의 동작을 도시한 전압파형도이고,

도3은 종례예와 본 발명의 회로의 출력특성을 비교한 도면이고,

도4는 본 발명에 따른 제어회로의 구성을 도시한 개략적 회로도이며,

도5는 본 발명에 따른 제어회로의 출력특성을 도시한 특성도이다.

도6은 본 발명에 따른 제2실시예의 회로구성을 도시한 개략적 회로도이고,

도7은 본 발명에 따른 제3실시예의 회로구성을 도시한 개략적 회로도이고,

도8은 본 발명에 따른 제4실시예의 회로구성을 도시한 개략적 회로도이고,

도9는 도8의 회로의 동작을 도시한 파형도이며,

도10은 본 발명의 제5실시예의 회로구성을 도시한 개략적 회로도이다.

도11은 도 7의 본 발명의 실시예의 변형을 도시하며, 이는 제어회로대신에 제어입력신호에 의해 제어된다.

도12는 도 7의 본 발명의 실시예의 변형을 도시하며, 승압전압검출회로가 설치되어 있다.

도13은 도 7의 본 발명의 실시예의 변형을 도시하며, 또다른 승압 출력단자가 설치되어 있다.

도14는 본 발명에 따른 승압회로를 구비한 반도체집적회로장치를 도시한 도면이다.

본 발명은 승압회로장치에 관한 것으로서, 특히 넓은 동작전압범위를 필요로 하는 마이크로프로세서등의 집적회로내에 패키지되는 반도체집적회로의 전원을 승압시키는 데에 적절한 승압(셋업)회로장치에 관한 것이다.

근래, 마이크로프로세서로서는 휴대기구내로 장착될 수 있도록 하기 위해 저전압동작이 가능하고 소비전력의 소모가 낮은 것의 수요가 높아지고 있다. 즉, 통상 CMOS논리회로로 구성되는 마이크로프로세서의 경우, MOS트랜지스터의 임계치 전압(Vth)를 초과하는 전원전압을 얻을 수 있으면, 그 동작속도가 다소 저하되어도 그 논리회로를 구성하는 각 CMOS 게이트의 논리적 동작이 보증된다. 그런데, 전원전압이 예를 들어 5볼트에서 2볼트로 하강하면, MOS트랜지스터의 게이트와 소오스간의 전압이 MOS트랜지스터의 임계치 전압(Vth)에 가깝게 된 결과로, MOS트랜지스터의 온저항값이 증대한다. 특히, 트랜스퍼 게이트를 이용하는 회로에서, 트랜스 게이트가 전달하는 단자전압에 따라서 트랜스퍼 게이트를 구성하는 MOS 트랜지스터의 게이트, 소오스간의 전압은 Vth 아래로 강하된다. 이러한 경우, 트랜스 게이트의 온저항은 극히 크게 되므로, 정규의 전압레벨의 전달을 막는다. 또한, 마스크 ROM등의 메모리 모듈에서, 전원전압의 저하는 메모리 매트에서 워드 선 구동 전압의 저하를 의미한다. 즉, 메모리 매트를 구성하는 다수의 메모리 MOS의 트랜지스터중에서, 워드선에 접속된 메모리 MOS의 게이트,소오스간의 전압이 저하되어 메모리MOS의 드레인 전류가 감쇠됨에 의해서 데이터판독시간의 증가를 초래한다.

그러므로, 낮은 전원전압의 사양을 가진 경우, 예를 들면, 2 V이하의 경우를 극복하기 위해, 예를 들면 JPA공개번호 8-149801에 기재된 방법, 즉 트랜스퍼 게이트 (MOS측 게이트) 및 메모리모듈의 워드선을 구동시키기 위해 낮은 전원전압을 승압시키는 방법에 의해서 낮은 전원전압 아래에서도 소망하는 작동을 확보한다.

상술한 관련 기술에 있어서, 원리적으로는 전원단자에 인가된 전원전압 VCC의 2배에 상당하는 승압전압은 충전기간 및 전하전달기간을 포함한 승압 사이클에서 연속적으로 발생되며, 상세하게는, 전원전압 VCC의 레벨까지 충전된 승압용 용량의 제1 단자는 충전기간에 스위칭 회로를 거쳐 전원전압을 인가함으로써 더욱 충전되고, 충전기간후의 전하전달기간에는 승압용 용량에 누적된 전하가 출력단자를 거쳐 부하에 전달된다. 그러므로, 종래의 승압회로를 내장한 반도체집적회로장치가 비교적 높은 전압영역을 가지는 전원전압 VCC으로서 예를 들어 4V 이상이 이용되면, 발생된 승압전압은 소자(MOS 트랜지스터) 내압을 초과하므로, 시스템의 신뢰성을 저하시키거나 소자파괴를 초래한다. 그런데, 승압용 용량의 제1 단자와 전원단자와의 사이에 병렬로, 즉 스위칭 회로와 병렬로 전압클램프회로(3개의 PMOS 트랜지스터를 직렬접속한 회로이며, 각 PMOS 트랜지스터의 임계치 전압은 Vthp로 설정되어 있는 회로)가 접속되어 있으면, 승압회로는 전원전압

에서 클램프될 수 있다. 그런데, 근년에, 반도체소자의 세분화 패턴에 따라서 소자내압이 저하되는 경향이 있으므로, 사용전원전압 VCC의 범위의 상한과 허용인가전압(또는 소자내압)이 근접하고 있으므로, 상술한 전압클램핑 방식에서 전원전압(VCC)범위의 상한측에서 클램프전압이 허용인가전압을 초과할 수 있는 우려를 안고 있다.

한편, 클램프전압을 감소시키기 위해서는 예를 들면 전압클램프회로를 구성하는 PMOS트랜지스터의 직류접속개수를 줄임으로써 전압 클램프회로의 전압강하를 최소화할 수 있다. 그런데, 이 방식에서는 상기와 대조적으로 저전압 영역에서 전원전압(VCC)의 사양을 가지는 경우에 적용되면, 그 승압효율이 저하되므로, 클램프전압은 간단히 저감될 수 없다. 또한, 클램프전압에서는 전압클램프회로를 구성하는 PMOS트랜지스터의 파라미터, 즉 Vthp의 변도에 대해, 그 접속개수의 정수배, 즉 3개직렬접속의 경우의 3배만큼 큰 변동이 야기되기 때문에 저전압영역의 높은 승압효율을 확보하면서 고전압 영역의 승압전압을 제한시키는 저전압범위와 고전압범위간의 병립을 얻기 어렵다. 또한, 전압클램프회로가 동작된 후 전압 클램프가 실현가능할 때까지 시간지연이 있기 때문에, 그 지연시간으로 인해 클램프전압을 초과하는 피크 전압이 발생될 수도 있다. 또한, 과전압의 발생을 방지하는 방법으로서, 전술한 공보에 기재한 바와 같이, 전원과 전원단자와의 사이에 공핍형 NMOS트랜지스터(이하, D-MOS라고 칭함)가 접속되어, 전원단자에 인가된 전압을 클램프하는 방식을 채용할 수도 있다. 이 방식이 채용되면, D-MOS의 임계치전압 ㅣVthDㅣ이상의 전원전압(VCC)의 범위에서, 전원단자의 전압이 ㅣVthDㅣ레벨에서 클램프될 수 있기 때문에, 승압전압은 ㅣVthDㅣ의 2배정도로 억제되는 것이 보장된다. 그런데, 이에 비해 전원전압(VCC)이 ㅣVthDㅣ아래로 감소된 경우, 전원전압 VCC의 2배의 승압전압이 생성된다. 그러므로, D-MOS가 이용되는 경우, 2 xㅣVthDㅣ의 승압전압은, 회로에 의해 이용되는 전압을 하한전압으로, 허용인가전압을 하한으로 가지는 전압범위내에 있어야 한다. 또한, 소자파라미터의 변동을 고려할 때, 상기 승압전압을 소정의 전압범위에 억제하는 것은 허용인가전압의 상한의 저하와 함께 더욱 어려워진다. 또한, D-MOS를 이용하는 것은, 반도체 칩 제조상, 마스크 시트의 개수의 증가 및 공정수의 증가를 초래하므로, 제조비를 증가시키는 불리점이 있다. 예를 들면, 동일한 칩상에 장착된 승압회로이외의 타 회로에 D-MOS가 요소로 이용된 때에도 각 D-MOS가 승압회로소자와 동일한 임계치 전압에서 이용가능하지 않는다면, 결국 부가 마스크 또는 공정 개수가 필요하다.

본 발명의 목적은 전원전압의 크기에 따라서 승압레벨을 조절할 수 있는 승압회로장치를 제공하는 데에 있다.

본 발명의 상기 목적을 달성하기 위해, 전원단자와 출력단자와의 사이에 삽입되는 승압용 용량의 한쪽단자에 충전기간과 전하전송기간을 포함하는 승압 사이클중 상기 충전기간에는 전원전압을 인가하고, 다른 쪽 단자에는 기준전위의 전압을 인가하고, 그 후의 전하전송기간에서는 상기 승압용 용량의 다른 쪽 단자에 상기 전원전압을 인가하고, 상기 승압용 용량에 축적된 전하를 상기 한쪽 단자로부터 상기 출력단자로 전송하고, 상기 충전기간을 상기 전원전압의 크기에 의해 조정하는 승압회로장치 및 그 방법이 제공된다.

상기 승압회로장치의 구성에 있어서, 상기 전원전압이 설정전압이하일 경우에는 상기 전원전압의 저하에 따라 상기 충전기간을 조절하고, 상기 전원전압이 상기 설정전압을 초과한 경우에는 상기 충전기간을 0으로 설정하거나 또는 전원전압의 크기에 따라 짧게 조절할 수 있다. 또한, 상기 전원전압의 크기에 따라서 충전기간을 조정하는 대신에, 충전기간동안에 승압용 용량에 축적된 전하량을 전원전압의 크기에 따라서 조절하도록 할 수 있다. 또는 충전기간동안에 승압용 용량에 공급된 전류의 세기를 상기 전원전압의 크기에 따라서 조정하도록 할 수 있다. 또한, 승압 사이클에서 방전기간을 충전기간 이전에 두도록 배열할 수 있고, 이 방전기간동안 승압용 용량양단에 동일 전위의 전압이 인가되어 승압용 용량으로부터 전하를 방전하도록 할 수 있다.

또한, 본 발명의 또다른 특징에 따르면, 전원단자와 출력단자와의 사이에 삽입된 승압용 용량의 한쪽 단자에 충전기간과 전하전송기간을 포함하는 승압 사이클중 상기 충전기간에 전원전압을 인가하고, 다른쪽 단자에는 기준전위의 전압을 인가하고, 충전기간중 전원전압의 크기에 따라 결정된 기간동안 승압용 용량의 상기 한쪽 단자에 전원전압의 인가를 중지하고, 동시에 상기 승압용 용량의 상기 한쪽 단자에 기준전위에서의 전압을 인가하여 승압용 용량에서의 전하를 방전한 후, 상기 승압용 용량의 다른 쪽 단자에 상기 전원전압을 인가하여 상기 전하전송기간동안에 승압용 용량내의 축적전하들이 상기 한쪽 단자로부터 상기 출력단자로 전송 되게 하는 단계로 구성된 승압회로시스템 및 그 방법이 제공된다. 본 발명의 상기 승압회로시스템의 구성에서, 상기 전원전압이 설정전압보다 더 높으면 상기 전원전압의 증가에 따라서 상기 충전기간동안에 방전기간이 더 길게 조절되도록 하고, 상기 전원전압이 상기 설정전압이하로 하강하면, 상기 충전기간중 상기 방전기간이 '0'이 되도록 조정하는 부가 요소들이 첨가될 수도 있다.

본 발명의 또다른 특징에 따르면, 전원단자와 출력단자와의 사이에 삽입된 승압용 용량과; 방전기간과 충전기간 및 전하전송기간을 포함하는 승압 사이클중 상기 방전기간을 규정하는 방전지령신호를 출력하는 방전지령신호 출력수단과; 상기 충전기간을 규정하는 충전지령신호를 출력하는 충전지령신호 출력수단과; 상기 충전기간의 시작에 대응하여 제어신호를 출력하고 그 후 전원전압의 크기에 의해 결정된 기간이 경과했을 경우 상기 제어신호의 출력을 정지하는 제어신호출력수단과; 상기 방전기간의 시작에 대응한 방전지령신호에 응답하여 상기 승압용 용량의 한쪽 단자에 전원전압을 인가하는 제1스위칭수단과; 상기 충전지령신호가 입력되기까지는 상기 승압용 용량의 다른 쪽 단자에 전원전압을 인가하고 상기 충전기간의 시작에 대응하는 충전지령신호의 입력에 응답하여 상기 승압용 용량의 상기 다른쪽 단자에 기준전위의 전압을 인가하는 바이어스 스위치수단과; 상기 충전기간의 시작에 대응한 충전지령신호에 응답하여 상기 승압용 용량의 상기 한쪽의 단자에 전원전압을 인가하는 제2 스위칭수단과; 상기 제어신호 출력수단으로부터의 제어신호가 출력되는 동안에는 상기 승압용 용량의 상기 한 쪽 단자와 상기 출력단자와를 연결하는 전하전송로를 차단하고, 상기 제어신호 출력수단으로부터의 상기제어 신호의 출력이 정지한 동안에는 상기 전하전송로를 형성하는 전하전송수단으로 이루어지며, 상기 충전지령신호 출력수단은 상기 전원전압의 크기에 따라서 상기 충전지령신호의 발생을 위한 기간을 조정하는 것을 특징으로 하는 승압회로시스템이 제공된다. 상기 본 발명의 승압회로시스템의 구성에서, 다음과 같은 부가적인 또는 대체 소자들이 부가될 수도 있다.

(1) 제2의 스위칭수단을 대신하여, 승압용 용량의 한쪽 단자에 전원전압에 따라서 바이어스 전압을 인가하도록 바이어스 수단이 설치될 수 있다.

(2) 방전지령신호 출력수단을 생략하고, 제1 및 제2 스위칭 수단을 대신하여, 제어신호에 응답하여 승압용 용량의 한 쪽 단자에 전원전압을 인가하도록 또다른 스위칭 수단이 설치될 수 있다.

(3) 제2의 스위칭 수단을 대신하여, 제어신호에 응답하여 승압용 용량의 일단자에 전원전압에 상응하는 바이어스전류를 공급하도록 바이어스수단이 설치될 수 있다.

(4) 상기 충전지령신호 출력수단은, 전원전압이 설정전압이하로 되면 상기 전원전압의 저하에 따라서 상기 충전지령신호의 발생기간을 더 길게 조정하고, 상기 전원전압이 상기 설정전압을 초과하면, 상기 충전지령신호의 발생기간을 0으로 조정하도록 되어 있다.

본 발명의 또다른 실시예에 따르면, 전원단자와 출력단자와의 사이에 위치된 승압용 용량과; 충전기간과 전하전송기간을 포함하는 승압사이클에서 상기 충전기간을 규정하는 충전지령신호를 출력하는 충전지령신호 출력수단과; 상기 충전기간 의 시작에 대응하여 제어신호를 출력하고, 그 후 전원전압의 크기에 의해 결정된 기간의 경과후에 상기 제어신호의 출력을 정지하는 제어신호출력수단과; 상기 제어신호의 출력이 정지되었을 때에 상기 충전기간동안에 전원전압의 크기에 의해 결정된 기간동안만 방전지령신호를 출력하는 방전지령신호 출력수단과; 상기 방전지령신호에 응답하여 상기 승압용 용량의 한쪽 단자에 기준전위의 전압을 인가하는 제1 스위칭수단과; 상기 제어신호에 응답하여 상기 승압용 용량의 한쪽 단자에 전원전압을 인가하는 제2 스위칭수단과; 상기 충전지령신호가 입력되기 전에 상기 승압용 용량의 다른 쪽 단자에 전원전압을 인가하고, 상기 충전기간의 시작에 대응하는 충전지령신호의 입력에 응답하여 상기 승압용 용량의 상기 다른 쪽 단자에 기준전위의 전압을 인가하는 바이어스 스위치수단과; 상기 충전지령신호 출력수단으로부터의 충전지령신호가 출력되는 동안에는 상기 승압용 용량의 한쪽 단자와 상기 출력단자와를 연결하는 전하 전송로를 차단하고, 상기 충전지령신호 출력수단으로부터의 충전지령신호의 출력이 정지한 동안에는 상기 전하전송로를 형성하는 전하전송수단으로 이루어진 승압회로시스템이 제공된다. 본 발명의 승압회로시스템의 구성에 있어서, 이하의 요소를 부가할 수 있다.

상기한 본 발명에 따르면, 승압용 용량의 한쪽 단자에 전원전압을 인가하고 다른쪽 단자에 기준전위의 전압을 인가하고, 충전기간을 전원전압의 크기에 따라서 조정하기 때문에, 전원전압의 크기에 따라서 승압레벨을 규제할 수 있게 된다. 특히, 전원전압이 설정전압 이하인 때에는 전원전압의 저하에 대응하여 충전기간을 더 길게 조정하고, 전원전압이 설정전압을 초과한 때에는 충전기간을 0이 되게 하 거나 전원전압의 증대에 따라서 단축되도록 조정하며, 이에 의해 전원전압이 설정전압이하로 하강한 때에는 설정 전원전압에 대응하는 레벨에서 승압전압을 발생하도록 하고, 전원전압이 설정전압을 초과한 때에는 승압레벨을 조정하거나, 전원전압의 증가에 따라 이를 억제할 수 있도록 할 수 있다. 그러므로, 승압레벨이 허용전압을 초과하지 않고도 승압효율을 확보할 수 있다.

구체적으로는, 충전기간을 전원전압의 크기에 따라서 조정하는 경우, 승압용 용량의 한쪽 단자에 나타나는 승압전압(HVs)은 무부하상태 또는 승압전압이 승압회수 무한대에 의해 포화된 상태를 전제로 한 경우 다음 수학식 1로 표시된다.

HVs = VCC + VC1

여기서, VCC는 전원전압, VC1은 승압동작직전에 승압용 용량 C1의 양단전위차이다. 승압용 용량 C1의 충전전하를 Q1, 용량계수를 C1으로 하면, 양단전위차 VC1은 다음 수학식 2로 표현된다.

VC1 = Q1/C1

상기 수학식 2에서, Q1을 전원전압 VCC의 크기에 따라서 가감함으로써, 승압전압 HVs의 레벨을 적절히 제어할 수 있다. 즉, 예를 들면 전원전압 VCC가 설정전압 레벨을 초과하는 고전압 영역에서 Q1을 감소시킴으로써 VC1을 저감시키면, 승압전압 HVs의 레벨을 더 적은 값까지로 억제할 수 있다. 또한, 전원전압 VCC가 설 정전압레벨 이하인 저전압 영역에서는 상기한 내용에 반대로, Q1을 증가시킴으로써 VC1을 증대시키면, 승압전압 HVs의 적정 레벨을 유지할 수 있다. 또한, 승압용 용량 C1의 충전전하 Q1은 충전전류 IC와 그 통전기간 즉 충전기간 tw에 의해 규정될 수 있으며, 다음 수학식 3으로 표현될 수 있다.

Q1 = IC x tw

상기 수학식 3에서, 승압 사이클에 속하는 충전기간 tw을 규정함으로써, 전원전압 VCC가 설정전압을 초과하는 고전압 영역에서는 tw를 감소시키고, 전원전압 VCC가 설전전압레벨이하인 저전압 영역에서는 tw를 증대시켜, 충전전하 Q1을 가감되도록 조정할 수 있다. 이에 의해 승압전압 HVs의 레벨을 충전기간에 의해 조정할 수 있다.

이하, 본 발명의 일실시예를 도면을 기초로 하여 설명한다. 도1은 본 발명의 제1실시예를 도시한 개략적인 블럭도이다. 도1에서, 본 발명의 승압회로시스템은, 전원단자(1)과 출력단자(2)사이에 배치된 승압용 용량(C1)과, 승압클럭신호입력단자(3)에 접속된 제어회로(14)와; 승압용 용량(C1)과 출력단자(2)와의 사이에 배치된 전하 전송회로(6)와; 전원단자(1)와 출력단자(2)와의 사이에 배치된 바이어스회로(11)와; 전원단자(1)과 노드(9)와의 사이에 배치된 스위칭회로(12,13)과, 전원단자(1)과 기준전위(접지전위)와의 사이에 배치된 PMOS 트랜지스터(P21), NMOS 트랜지스터(N7)을 구비한 구성으로 되어 있으며, 승압용 용량(C1)의 한쪽 단자는 노드(9)에 접속되어 있고, 다른 쪽 단자는 노드(8)을 거쳐 트랜지스터(P21, N7)의 각각의 드레인에 접속되어 있고, 출력단자(2)는 부하용량(CL)에 접속되어 있다. 이하, 각 회로의 구체적 내용을 설명한다.

제어회로(14)는 방전기간과 충전기간과 전하전송기간을 포함한 승압 사이클동안에 입력단자(3)에 입력된 승압클럭신호에 응답하여, 출력단자인 노드( T1, T2, T3)의 각각으로부터 펄스 신호를 출력하도록 되어 있다. 예를 들면, 도2에 도시한 바와 같이, 승압클럭신호에 응답하여, 방전기간을 규정하는 방전지령신호로서 하이레벨신호를 노드(T1)에 출력하고, 충전기간을 규정하는 충전지령신호로서 하이레벨신호를 노드(T2)에 출력하며, 충전기간의 시작에 대응하여 노드(T3)으로부터 하이레벨 제어신호를 출력하고, 그 후 전원전압 VCC의 크기에 의해 결정되는 기간의 경과후에 제어신호의 출력을 정지시킨다.

구체적으로, 제어회로(14)는 입력측이 입력단자(3)에 접속된 제1 지연회로(DLY1)와; 입력측이 입력단자(3)에 접속된 제2 지연회로(DLY2)와; 입력측의 하나는 제1 지연회로(DLY1)의 출력측에, 다른 입력측은 입력단자(3)에 각각 접속된 NAND 게이트(G7)와; 입력측이 NAND 게이트(G7)의 출력측에, 출력측이 노드(T1)에 각각 접속된 인버터(G8)와; 제1지연회로(DLY1)의 출력측에 입력측이 접속된 인버터(G6)과; 제2 지연회로(DLY2)의 출력측에 제1 입력측이, 인버터(G6)의 출력측에 제2의 입력측이, 입력단자(3)에 제3 입력측이 각각 접속된 3입력 NAND 게이트(9)와; 3입력 NAND 게이트(G9)의 출력측에 입력측이, 노드(T2)에 출력측이 각각 접속된 인버터(G10)과; 입력측의 하나가 제2 지연회로(DLY2)의 출력 측에, 제2입력측이 입력단자(3)에 각각 접속된 NAND 게이트(G11)와; NAND 게이트(G11)의 출력측에 입력측이, 노드(T3)에 출력측이 각각 접속된 인버터(G12)로 구성된다. 예를 들면, 여기에서 제1 지연회로(DLY1)와 제2 지연회로(DLY2)는 입력단자(3)의 입력에 대해 반전출력하는 논리극성을 가지도록 구성되어 있다. 제2 지연회로(DLY2)는 제1 지연회로(DLY1)에 비해, 전원전압 VCC의 사양이 설정전압 이하인 저전압영역에서 더 큰 지연량을 가지도록 되어 있고, 지연량의 전원전압(VCC)에 대한 의존성도 더 크도록 설정되어 있다. 즉 전원전압(VCC)가 설정전압을 초과하는 고전압영역에서는 제1 지연회로(DLY1)의 지연량보다 작게 되도록 지연량이 설정된다. 그 구체적인 회로구성은 후에 더욱 상세히 설명한다.

전하전송회로(6)는, 제어회로(14)로부터 하이레벨의 제어신호가 노드(T3)를 거쳐 출력되는 동안에는 노드(9)와 출력단자(2)를 연결하는 전하전송로를 차단하고, 제어회로(14)로부터 노드(T3)을 거친 하이레벨의 제어신호의 출력이 정지한 때에는 노드(9)와 출력단자(2)를 연결하는 전하전송로를 형성하는 전하전송수단으로 구성된다.

구체적으로, 전하전송회로(6)는 노드(T3)에 입력을 접속한 인버터(G5)와; 출력단자(2)에 드레인과 기판을, 노드(9)에 소오스를 접속한 PMOS트랜지스터(P18)와; 출력단자(2)에 소오스와 기판을, PMOS트랜지스터(P18)의 게이트에 드레인을 각각 접속한 PMOS트랜지스터(P19)와; 인버터(G5)의 출력에 게이트를, PMOS트랜지스터(P18)의 게이트에 드레인을, GND에 소오스와 기판을 각각 접속한 NMOS트랜지스터(N5)와; 노드(9)에 소오스 및 기판을, PMOS트랜지스터(P19)의 게이트에 드레 인을 각각 접속한 PMOS트랜지스터(P20)과; PMOS트랜지스터(P19)의 게이트에 드레인을, GND에 소오스 및 기판을 각각 접속하고 게이트를 PMOS트랜지스터(P20)의 게이트와 인버터(G5)의 입력에 공통 접속한 NMOS트랜지스터(N6)로 구성된다.

바이어스회로(11)는 출력단자(2)에 전원전압 VCC의 크기에 상응하는 바이어스 전압을 인가하는 바이어스 수단으로서 구성된다. 구체적으로, 이 회로는 소오스가 전원단자(1)에, 드레인, 게이트, 기판이 각각 출력단자(2)에 접속된 PMOS트랜지스터(P11)을 구비한다. 바이어스회로(11)은 승압클럭신호입력직후 승압전압의 상승을 가속하기 위해서 출력단자(2)에 접속된 부하용량(CL)의 초기 충전용 바이어스전압을 공급할 수 있다.

스위칭 회로(13)는 방전기간의 시작에 대응하여 방전지령신호(노드(T1)으로부터 출력되는 하이레벨신호)에 응답하여 승압용 용량(C1)의 한쪽 단자에 전원전압을 인가하는 제1 스위칭 수단으로 기능하도록 구성된다.

구체적으로, 스위칭 회로(13)는, 노드(T1)에 입력을 접속한 인버터(G14)와; 인버터(G14)의 출력에 게이트를, 전원단자(1)에 소오스,기판을 각각 접속한 PMOS트랜지스터(P15)와; PMOS트랜지스터(P15) 드레인에 소오스를, 노드(9)에 드레인과 기판을 각각 접속한 PMOS트랜지스터(P15)과; 노드(9)에 소오스와 기판을, PMOS트랜지스터(P16)의 게이트에 드레인을 각각 접속한 PMOS트랜지스터(P17)와; 접지전위에 소오스 및 기판을, PMOS트랜지스터(P16)의 게이트에 드레인을 각각 접속하고, 게이트를 PMOS트랜지스터(P17)의 게이트와 인버터(14)의 입력에 공통접속한 NMOS트랜지스터(N4)로 구성된다.

스위칭 회로(12)는 방전기간의 시작에 대응하여 방전지령신호(노드(T2)로부터 출력되는 하이레벨신호)에 응답하여 승압용 용량(C1)의 한쪽 단자에 전원전압을 인가하는 제2 스위칭 수단으로 기능하도록 구성된다.

구체적으로, 스위칭 회로(12)는, 노드(T2)에 입력을 접속한 인버터(G13)와; 인버터(G13)의 출력에 게이트를, 전원단자(1)에 소오스,기판을 각각 접속한 PMOS트랜지스터(P12)와; PMOS트랜지스터(P12) 드레인에 소오스를, 노드(9)에 드레인과 기판을 각각 접속한 PMOS트랜지스터(P13)과; 노드(9)에 소오스와 기판을, PMOS트랜지스터(P13)의 게이트에 드레인을 각각 접속한 PMOS트랜지스터(P14)와; 접지전위에 소오스 및 기판을, PMOS트랜지스터(P13)의 게이트에 드레인을 각각 접속하고, 게이트를 PMOS트랜지스터(P14)의 게이트와 인버터(13)의 입력에 공통접속한 NMOS트랜지스터(N3)로 구성된다.

PMOS트랜지스터(P21), NMOS트랜지스터(N7)은 충전지령신호가 입력될 때까지 승압용 용량(C1)의 다른 쪽의 단자(노드(8))에 전원전압을 인가하고, 충전기간의 시작에 대응하는 중전지령신호의 노드(T2)로부터의 입력에 응답하여 승압용 용량(C1)의 다른 쪽 단자에 기준전위의 전압을 인가하는 바이어스 스위치수단으로 구성된다.

구체적으로, 트랜지스터(P21)의 소오스는 전원단자(1)에, 그 드레인은 노드(8)에, 게이트는 노드(T2)에 접속되고, 트랜지스터(N7)의 드레인은 노드(8)에, 소오스 및 기판은 GND에 접속되고, 그 게이트는 노드(T2)에 접속된다.

이제, 도2를 참고하여 도1에 도시한 승압회로시스템의 동작을 설명한다.

입력단자(3)의 레벨이 로우레벨인 때에, NAND 게이트(G7,G11)와 3입력 NAND 게이트(G9)의 출력모두는 하이레벨이 되고, 노드(T1,T2,T3)는 모두 로우레벨이 된다. 이에 의해 노드(T2)에 게이트가 접속된 PMOS트랜지스터(P21)이 온이 되므로, 노드(8)을 전원단자(1)의 전위로 되게 한다. 즉 노드(8)은 전원전압 VCC에 바이어스된다.

이 때, 스위칭 회로(12)에서는, 로우 레벨에 있는 노드(T2)에 응답하여 인버터(G13)의 출력이 하이레벨이 된다. 이 때, PMOS트랜지스터(P12)가 오프상태에 있기 때문에, 전원단자(1)로부터 노드(9)에로 흐르는 전류는 차단된다. 또한, 노드(T2)에 게이트가 접속된 PMOS트랜지스터(P14)가 온상태가 되므로, 이에 의해 PMOS트랜지스터(P13)의 게이트를 노드(9)의 전위에 바이어스한다. 이에 의해, 노드(9)로부터 전원단자(1)에 흐르는 전류는 차단된다. 그러므로, 스위칭회로(12)는 전원단자(1)과 노드(9)와의 사이의 양방의 전류를 차단한 상태에서 오프상태가 된다. 스위칭회로(12)와 동일한 회로구성을 채용하는 스위칭회로(13)에서, 로우레벨에 있는 노드(T1)에 응답하여 PMOS트랜지스터(P15,P16)은 오프상태가 되므로, 전원단자(1)과 노드(9)와의 사이의 양방의 전류를 차단하고, 이에 따라 스위칭회로(13) 을 스위칭회로(12)와 동일한 오프상태로 되게 한다.

한편, 전하전송회로(6)에서, 로우레벨에 있는 노드(T3)에 응답하여, 인버터(G5)의 출력은 하이레벨이 되므로 NMOS트랜지스터(N5)를 온이 되게 한다. NMOS트랜지스터(N5)의 온 상태에 의해 PMOS트랜지스터(P18)의 게이트는 로우레벨 즉 GND전위(기준전위)가 되므로 PMOS트랜지스터(P18)를 온상태로 되게 하므로, 이에 의해 노드의 전위를 출력단자(2)에 전달되게 한다. 또한, PMOS트랜지스터(P19)의 게이트를 노드(9)의 전위에 바이어스하기 위해서 게이트가 노드(T3)에 접속된 PMOS트랜지스터(P20)은 온 상태가 된다. 노드(9)의 전위는 PMOS트랜지스터(P18)의 온 상태에 의해 출력단자(2)의 전위와 같은 전위에 있기 때문에, PMOS트랜지스터(P19)의 게이트 및 소오스는 같은 전위에 있고, 이에 의해 PMOS트랜지스터(P19)를 오프상태가 되게 하며, 따라서 출력단자(2)로부터 NMOS트랜지스터(N5)로 흐르는 전류를 차단한다.

로우레벨에 있는 입력단자(3)의 상태에서 이는 승압용 용량(C1)의 노드(8)측의 단자를 전원전압(VCC)까지 상승시킴으로써 노드(9)측에서 승압전압을 얻는 승압모드(전하전송기간)에 있으며, 여기에서 스위칭회로(12,13)를 오프상태로 설정함으로써 노드(9)로부터 전원단자(1)까지에서의 전하의 누출이 방지되고, 전하전송회로(6)를 온상태로 설정함으로써 노드(9)의 상승전위는 출력단자(2)로 전달된다. 이 때, 출력단자(2)에 접속된 바이어스회로(11)에서, PMOS트랜지스터(P11)은 출력단자(2)로부터 전원단자(1)에 흐르는 전류를 차단하기 때문에, 출력단자(2)에서의 승압전위는 유지된다.

입력단자(3)에 승압클럭신호가 입력되기 전의 초기상태에서는 바이어스회로(11)내의 PMOS트랜지스터(P11)에 의해 출력단자(2)와 노드(9)가 충전되도록 배열되어 있다. 이때의 충전전압은 전원전압(VCC)보다 PMOS트랜지스터(P11)의 임계치 전압 ｜Vthp｜만큼, 또는 PMOS트랜지스터(P11)의 드레인 과 기판간의 기생 다이오드의 순방향 전압강하 FVD만큼 더 낮다. 또한, 초기의 충전전압을 전원전압(VCC)와 같은 전위로 할 필요가 있을 때에는 예를 들어 스위칭회로(12)와 같은 구성으로 된 바이어스회로(11)를 공급함으로써, 그리고 승압클럭신호입력전에 제어입력을 하이레벨로 공급함으로써, 이에 의해 스위칭회로(12)내의 PMOS트랜지스터(P12,P13)에 대응하게 그 트랜지스터를 온 상태로 되게 함으로써 실현된다. 승압클럭신호입력 후에는 그 제어입력은 로우레벨로 되어, 그 트랜지스터를 오프상태로 유지되게 할 수 있다.

다음으로, 입력단자(3)에 입력된 승압클럭신호의 레벨이 하이레벨로 천이한 때에, 제1지연회로(DLY1)와, 제2지연회로(DLY2)의 각출력은, 도2에 도시한 바와 같이, 각각 td1과 td2의 시간지연을 가지면서 로우레벨로 천이한다. 여기에서, 지연시간 td1, td 2에는 도2에 도시한 바와 같이, td1 < td2의 관계가 있다. 이에 의해, NAND 게이트(G7)에는, 승압클럭신호와 제1지연회로(DLY1)의 출력은 둘다 하이레벨이 되고, 이들 하이레벨출력의 중첩기간에, G7은 지연시간 td1에 해당하는 폭의 로우 레벨의 원샷펄스를 출력한다. 이에 의해, 로우레벨의 원샷펄스로부터 인버터(G9)에 의해 반전된 하이레벨의 반전 원샷펄스가 지연시간(td1)에 대응하는 기간동안 방전지령신호로서 노드(T1)에 출력된다.

이 때 3입력 NAND 게이트(G9)에 대해서는, 인버터(G6)에 의해 반전된 제1지연회로(DLY1)으로부터의 출력의 반전신호가 그 입력중의 하나에 입력되기 때문에, G9는 지연시간(td1)의 시간 경과후 액티브상태가 되며, 즉 그 모든 입력이 하이레벨이 되며, 이에 의해 그 출력을 로우레벨로 천이하게 한다. 다음으로, 제2지연 회로(DLY2)의 출력이 로우레벨로 천이하는 때에, 이는 하이레벨로 복귀한다. 그러므로, 3입력 NAND 게이트(G9)는 제1 및 제2지연회로(DLY1, DLY2)간의 지연시간의 차에 상당하는 기간, 즉 td2- td1동안 로우레벨의 원샷펄스를 출력한다. 이에 의해, 인버터(G10)에 의해 로우레벨원샷펄스를 반전하여 얻은 하이레벨 반전원샷펄스를 지연시간 td2-td1에 해당하는 기간동안 노드(T2)에 충전지령신호로서 출력되게 한다. 또한,NAND 게이트(G11)는 승압클럭신호와 제2지연회로(DLY2)의 출력사이에 하이레벨의 중첩기간, 즉 지연시간(td2)에 대응하는 폭을 가지는 로우레벨 원샷펄스를 출력하며, 이에 의해 제어신호로서 지연시간(td2)에 대응하는 기간동안, 인버터(G12)에 의해 로우레벨 원샷펄스로부터 반전하여 얻은 하이레벨 원샷펄스를 출력시킨다.

본 발명의 각각의 회로요소는 다음에서 설명하는 바와 같이, 노드(T1,T2,T3)로부터 출력된 각각의 원샷펄스에 의해 제어된다.

먼저, 노드(T1)의 로우레벨로부터 하이레벨로의 천이에 의해 방전기간이 시작된다. 제어입력으로서 노드(T1)의 펄스를 입력하는 스위칭회로(13)에서, 입력이 노드(T1)에 접속된 인버터(G14)의 출력은 PMOS트랜지스터(P15)를 온상태로 되게 하기 위해 로우레벨이 된다. 또한, 게이트가 노드(T1)에 접속된 NMOS 트랜지스터(N4)는 온 상태가 되기 때문에, PMOS트랜지스터(P16)의 게이트를 로우레벨이 되게 한다. 이에 의해 PMOS트랜지스터(P16)도 온상태가 되게 한다. 이 스위칭회로(13)에서 PMOS트랜지스터(P15,P16)를 턴온시킴으로써, 노드(9)와 전원단자(1)사이는 단락되므로, 노드(9)를 전원전압(VCC)의 전위에 바이어스되게 한다. 이 때, 노드(T2)의 신호는 또한 로우레벨이기 때문에, PMOS트랜지스터(P21)는 온상태이고, 이에 의해 노드(8)측의 전위를 전원전압(VCC)에 바이어스시킨다. 그러므로, 승압용 용량(C1)의 양단전위차는 0V이고, 승압용 용량(C1)은 방전상태에 있다. 노드(T1)의 하이레벨로의 천이직전에 노드(9)의 전위가 전원전압(VCC)보다 큰 승압전위에 있으면, 노드(9)측으로부터 전원단자(1)측으로 향하는 승압용 용량(C1)의 방전전류가 흐를 것이다.

또한, 노드(T1)의 하이레벨로의 천이와 동시에 하이레벨이 되는 노드(T3)의 신호에 응답하여, 전하전송회로(6)에서는, 노드(T3)에 입력을 접속한 인버터(G5)의 출력이 로우레벨이 된다. 이 때, 인버터(G5)의 출력에 게이트를 접속한 NMOS트랜지스터(N5)가 온상태로 되며, 동시에 노드(T3)에 게이트를 접속한 NMOS트랜지스터(N6)가 온상태로 되어, PMOS 트랜지스터(P19)의 게이트를 로우레벨이 되게 하므로, PMOS 트랜지스터(P19)는 온상태가 된다. 이에 의해, PMOS 트랜지스터(P18)의 게이트는 출력단자(2)의 전위에 바이어스되기 때문에, PMOS 트랜지스터(P18)은 출력단자(2)로부터 노드(9)측으로 흐르는 전하경로를 차단한다. 그러므로, 스위칭회로(13)에 의해서 노드(9)에서 전원전압(VCC)전위로의 전위저하가 일어나도, 출력단자(2)로부터 노드(9)측으로의 전하의 전송이 발생하지 않으므로, 출력단자(2)에서 승압직전의 승압전위가 유지된다.

또한, 노드(T1)가 하이레벨을 유지하는 기간중, 노드(T2)는 로우레벨을 유지하므로, 스위칭회로(12)는 승압클럭신호의 입력이 로우레벨인 경우와 마찬가지로 오프상태가 된다.

다음으로, 지연시간(td1)의 경과후, 노드(T1)의 레벨이 로우로 복귀하고 동시에 노드(T2)의 레벨이 하이레벨로 천이하는 경우를 고려한다.

노드(T3)의 경우, 이는 노드(T2)가 로우레벨로 복귀할 때까지 변화되지 않기 때문에, 전하전송회로(6)는 상기 상태를 유지한다. 또한, 스위칭회로(13)를 보면, 노드(T1)의 레벨이 로우레벨로 복귀한 것에 응답하여 스위칭회로(13)는 승압클럭신호의 레벨이 저입력인 경우와 마찬가지로 오프상태로 복귀한다.

한편, 노드(T2)의 레벨이 하이레벨로 천이하면 방전기간이 시작되고, 제어입력으로서 노드(T2)로부터 펄스를 수신하는 스위칭회로(12)에서는 입력측이 노드(T2)에 접속된 인버터(G13)의 출력이 로우레벨이 된다. 이 때, 게이트가 인버터(G13)의 출력에 접속된 PMOS 트랜지스터(P12)는 온상태가 된다. 또한, 게이트가 노드(T2)에 접속된 NMOS트랜지스터(N3)는 온상태가 되고, PMOS 트랜지스터(P13)의 게이트는 로우레벨이 되어, PMOS 트랜지스터(P13)도 온상태로 되게 한다. 상기 스위칭회로(12)내의 PMOS 트랜지스터(P12, P13)의 온 상태에 의해, 노드(9)와 전원단자(1)사이에 도전상태가 형성된다.

또한, 이 때 동시에, 게이트가 노드(T2)에 접속된 NMOS트랜지스터(N7)가 온이 되며, PMOS 트랜지스터(P21)는 오프가 되어 노드(8)의 전위를 전원전압(VCC)의 전위로부터 접지전위로 하강시킨다.

노드(T2)의 하이레벨로의 천이직전에, 승압용 용량(C1)은 그 양단간의 전위차가 0V인 방전상태에 있기 때문에, 노드(8)의 접지전위로의 천이와 함께, 노드(9)의 전위도 접지전위로 하강하게 된다. 그런데, 이때, 스위칭회로(12)는 상기한 바 와 같이 동시에 온상태가 되기 때문에, 충전전류는 전원단자(1)로부터 노드(9)쪽으로 흐르도록 되어 승압용 용량(C1)을 충전시킨다. 이에 의해 이와 동반하여, 노드(9)의 전위는 접지전위로부터 점차 증가되게 되고, 이러한 노드(9)의 증가된 전압은, 즉 승압용 용량(C1)의 양단간의 전위차 △V는 다음 수학식(4)에 의해 표시된다.

△V = IC x tw/C1

여기서, IC는 스위칭회로(12)를 거쳐 전원단자(1)로부터 노드(9)로 향하여 흐르는 충전전류, tw는 스위칭회로(12)의 온기간(충전기간), 즉 노드(T2)의 하이 레벨기간이며, 도2에 나타나듯이, 지연 기간(td2-td1)에 상당한다. 또한, C1은 승압용 용량 C1의 용량계수이다.

이어서, 노드(T2, T3)의 레벨이 로우로 복귀하면, 스위칭회로(12)는 승압클럭신호의 레벨이 로우가 되는 입력상태의 경우와 마찬가지로 오프상태로 되돌아가, 전원단자(1)과 노드(9)와의 사이의 어느 쪽의 전류도 차단한다. 스위칭회로(13)에 대해서도, 노드(T1)의 로우 레벨에 변화가 없으므로, 역시 마찬가지로 오프에 있다. 따라서, 노드(9)는 전원단자(1)로부터 격리된 상태가 된다.

또한, 노드(T2)의 로우레벨로의 천이에 의해, 게이트를 노드(T2)로 접속하는 PMOS 트랜지스터(P21)이 온이 되며, NMOS 트랜지스터(N7)이 오프가 되어 노드(8) 을 GND전위로부터 전원전압(VCC)의 전위로 끌어올린다. 이 작동의 직전에 상기 충전동작에 의한 승압용 용량(C1)의 양단전위차를 △V로 하며, 또한 충전전하가 보 존된다면, 이 노드(8)측의 전원전압전위로의 상승을 동반하여, 노드(9)측의 전위는 VCC + △V까지 상승하게 된다.

또한, 이 때 노드(T3)의 로우 레벨로의 복귀에 의해, 전하전송회로(6)에 있어서는 승압클럭신호의 레벨이 로우가 되는 입력상태의 경우와 마찬가지의 상태로 되돌아가, PMOS트랜지스터(P18)이 온상태가 되며, 노드(9)의 승압전위를 출력단자 (2)측으로 전달한다. 이 때, 부하용량(CL)의 단자전압, 즉 출력단자(2)의 전압이 VCC + △V보다도 낮은 상태라면, 승압용 용량(C1)의 충전전하가 부하용량(CL)측으로 분배되어 노드(9)와 출력단자(2)의 전위는 VCC + △V 보다도 저하된다. 단, 부하용량(CL)은 C1의 전하 분배전에 비해 충전전하가 증가되었으므로, 그 단자전압, 즉 출력단자(2)의 전압은 상승한 것이 된다. 따라서, 전하분배가 반복되는 것에 의하여, 출력단자(2)의 전압은 서서히 상승하고 최종적으로 VCC + △V의 포화상태, 즉 그 이상은 상승하지 않는 상태가 된다. 즉, 도2에 있어서, 노드(T2,T3)의 레벨이 하이로부터 로우로 전이했을 때의 노드(9)의 승압전위(HV)는 VCC + △V 라고 표기되어 있으나, 이는 상기한 포화상태의 값을 가리킨다.

이상, 노드(T1,T2,T3)로부터 발생하는 원샷 펄스의 레벨이 모두 로우로 복귀한 시점에서 본 발명의 1사이클의 승압동작이 완료하여, 이 시점에 있어서 스위칭 회로(12, 13), PMOS 트랜지스터(P21), NMOS 트랜지스터(N7), 전하전송회로(6)등의 각 회로요소는 승압클럭 신호의 레벨이 로우가 되는 초기의 동작 상태로 복귀한다.

이어서, 승압클럭신호의 레벨이 로우로 천이하더라도, 노드(T1,T2,T3)의 신호상태의 변화가 없으므로, 다음 승압클럭신호의 레벨이 하이로 천이할 때까지 상 기의 상태가 유지된다.

이어서, 승압클럭신호의 레벨이 다시 하이로 천이하면, 노드(T1,T2,T3)에 각각 다시 원샷 펄스가 창출되어 승압용량 C1의 방전, 충전, 그리고 부하용량(CL)으로의 충전전하분배의 일련된 동작이 반복되어, 부하용량 CL의 단자전압, 즉 출력단자(2)의 전위를 승압해간다.

이상과 같은 동작에 있어서, 출력단자(2)에서 최종적으로 얻을 수 있는 승압출력전압은 상술한 바와 같이, 노드(T2)의 원샷 펄스의 하이레벨 기간중에 충전된 승압용 용량(C1)의 충전전압, 또는 양단전위차 △V에 의해 정해진다. 그리고, △V는 전술한 (4)식에 나타나 있듯이, 노드(T2)로부터 발생하는 원샷펄스의 하이레벨기간(tw)에 비례한다. 또한, tw는 제어회로(14) 내의 제1 지연회로(DLY1)의 지연시간(td1)과 제2 지연회로(DLY2)의 지연시간(td2)와의 차이, 즉 td2-td1에 상당하는 시간폭을 갖고 있다. 그리고, 제2 지연회로(DLY2)의 전원전압 VCC에 대한 의존성을 더 크게 설정하여 전원전압 VCC의 상승에 동반하여 td2가 td1보다도 급속하게 감소하도록 설정하면, 전원전압 VCC이 고전압이 됨에 따라서, 도2에 나타나듯이, td1에 대한 td2의 상대적인 지연, 즉 tw가 감소해가는 것이 된다. 이 tw의 감소에 따라서 △V의 크기도 감소해가므로, 전원전압 VCC가 고전압이 됨에 따라서 승압출력전압이 더 작은 값으로 억제되게 된다.

또한, 전원전압 VCC이 상승하여(전원전압의 사양이 높아져서), td2 ≤td1 의 상태가 되면, tw는 0이 되어, 더이상 노드(T2)에 원샷펄스는 출현하지 않는다. 이 상태에서는 NMOS 트랜지스터 (N7)이 온이 되어 노드(8)을 GND 전위로 바이어스 하지 않고, 또 스위칭회로(12)가 온이 되어 승압용 용량(C1)을 충전하는 일도 없으므로, 승압동작은 이루어지지 않는다. 이 경우 노드(T1)로부터의 원샷 펄스에 응답하여 동작하는 스위칭회로(13)에 의해 노드(9)에 전원전압(VCC)가 인가되므로, 출력단자(2)도 전원전압(VCC)의 전위를 출력하게 된다.

즉, 본 실시예에 의하면, 전원전압(VCC)의 사양이 고전압영역으로 설정되어 있을 때에는, 그 승압출력전압이 자동적으로 제어되거나, 혹은 승압동작이 정지하여 전원전압(VCC)을 출력하게 된다. 한편, 전원전압(VCC)의 사양이 설정전압 이하의 저전압영역으로 설정되어 있을 때에는 td2 > td1 의 관계에 있어서, 전원전압(VCC)의 저하에 따라 td2와 td1과의 차이, 즉 tw가 증대하여 승압용 용량(C1)의 충전기간이 길어진다. 그 결과 △V가 커져서, 전원전압(VCC)의 저전압영역에 있어서의 충분한 승압출력전압을 확보할 수 있다.

다음으로, 본 실시예에 있어서의 전원전압(VCC)와 승압출력전압(HV)와의 상관특성의 개략도를, 종래예에 의한 것과 비교하여 도3에 나타낸다.

도3에 있어서, 횡축은 전원전압(VCC)을, 종축은 승압출력전압(HV)을 각각 나타낸다. 또 도면중의 HVmax는 소자내압등으로부터 규정되는 허용최대 인가전압이며, 승압출력전압의 상한치이다. 또한, HVmin은 승압출력전압을 사용하는 부하회로가 필요로 하는 최소전압이며, 승압출력전압의 하한치이다. 따라서, 승압출력전압은 사용하는 전원전압(VCC)의 전 범위에 있어서, HVmax 와 HVmin와의 범위내에 있을 필요가 있다. 여기서, 도3에 있어서, 특성 A가 종례예를 나타내고, 특성 B가 도1의 실시예의 특성을 나타낸다.

도3에 나타나듯이, 전원전압(VCC)범위의 상한과 HVmax가 근접한 요구사양에 있어서는 종례예의 특성 A에 보이듯이, 기본적으로는 전원전압(VCC)의 2배의 승압전압이 발생하는 종례예에서는 비교적 낮은 전원전압(VCC)에 있어서 HVmax를 웃도는 승압전압이 발생한다. 이에 대해, 본 실시예의 것은 특성 B에서 나타나듯이, 승압출력전압은 VCC + △V로 제어된다. 또한, 전원전압(VCC)가 설정전압을 초월했을 때에는 승압용 용량(C1)의 충전이 이루어지지 않게 되어 결과적으로, 거의 전원전압(VCC)의 출력이 되어, 사용전원전압(VCC)범위의 상한치에서도 HVmax를 만족시키는 승압출력을 얻게 된다.

더군다나, 상술한 본 발명의 실시예에 있어서 도1에서 보인 스위칭회로(12,13)의 구성은 이에 한정되는 것이 아니라 상술한 기능동작을 실현하는 것이라면 본 발명의 범위내에서 다른 구성을 채용할 수도 있다.

또한, 제어회로(14)에 대해서도 마찬가지이다. 본 발명의 상술한 실시예에 있어서는 두가지 지연회로 DLY1 및 DLY2를 설치하여 이들 지연시간 td1, td2의 차를 이용하여 승압용 용량(C1)의 충전기간을 규정하고 있으나 이에만 제한되는 것은 아니며, 승압용 용량(C1)의 방전기간(지연기간 td1에 상당하는 기간)의 확보와, 전원전압(VCC)의 값에 따라 그 충전기간을 가감할 수 있는 충전지령신호(도2에 있어서의 td에 상당하는 신호)를 얻을 수 있다면, 본 발명의 범위내에서 다른 구성을 채용할 수도 있다. 단, 본 발명의 본 실시예에서 보인 구성에 의하면, 전원전압(VCC)의 고전압영역에 있어서, 상술한 바와 같이, td2 ≤td1의 관계로 둠으로써, 쉽게 승압용 용량(C1)의 충전기간을 0로 할 수 있으므로, 완전히 승압동작 을 정지할 수 있으며, 과전압발생의 방지에도 매우 유효하다.

상술한 바와 같이, 본 발명의 본 실시예에 의하면, 전원전압(VCC)의 값에 따라 승압출력전압을 자동적으로 설정할 수 있으며, 승압을 필요로 하는 전원전압(VCC)의 저전압영역에서는 충분한 승압전압을 확보하고, 승압을 불필요로 하는 고전압영역에서는 승압을 억제하고, 소정의 승압전압범위를 만족하는 승압회로장치를 얻을 수 있다. 또한, 본 발명에 따르면, 발생한 승압전압을 클램프하는 것이 아니라, 승압전압 그 자체를 조정하기 위한 것이며, 회로 내부에서의 과전압발생을 방지한 승압회로장치를 얻을 수 있다. 또한, 전하전송회로(6)에 있어서의 승압효율을 향상시킬 수도 있다. 또한, 승압용 용량(C1)의 방전 및 충전을 각각 스위칭회로(12,13)에 의해 독립적으로 행하고 있기 때문에, 가령 방전기간을 단축하는 등 개별적으로 각 회로의 최적화를 도모할 수 있다.

다음으로, 제어회로 14의 구체적인 구성을 도4에 따라 설명한다.

도4에 있어서, 제1 지연회로(DLY1)은, 전원단자 1에 소오스 및 기판을, 입력단자(3)에 게이트를, 노드(15)에 드레인을 각각 접속한 PMOS 트랜지스터(P22)와; GND에 소오스 및 기판을, 입력단자(3)에 게이트를 각각 접속하여, 드레인을 저항(R1)을 통해 노드(15)으로 접속한 NMOS 트랜지스터(N8)과; 노드(15)와 GND와의 사이에 접속한 용량(C2)와; 전원단자(1)에 소오스 및 기판을, 노드 (15)에 게이트를 각각 접속한 PMOS 트랜지스터(P23)와; PMOS 트랜지스터(P23)의 드레인에 소오스를, 전원단자(1)에 기판을, 노드(16)에 드레인을 각각 접속한 PMOS 트랜지스터(P24)와; 입력단자(3)에 입력을 접속한 인버터(G15)와; GND에 소오스 및 기판을, 노드(16)에 드레인을 접속하여, 게이트를 PMOS 트랜지스터(P24)의 게이트와 함께 인버터(G15)의 출력에 접속한 NMOS 트랜지스터(N9)와; 노드(16)에 입력을 접속한 인버터(G16)등으로 구성되어 있으며, 인버터(G16)의 출력을 제1 지연회로(DLY1)의 출력으로 하고 있다.

또한, 제2 지연회로(DLY2)는, 전원단자(1)에 소오스 및 기판을, 입력단자(3)에 게이트를, 노드(17)에 드레인을 각각 접속한 PMOS 트랜지스터(P26)와; GND에 소오스 및 기판을, 입력단자(3)에 게이트를 각각 접속하여, 드레인을 저항(R2)를 통해 노드(17)에 접속한 NMOS 트랜지스터(N14)와; 노드(17)과 GND와의 사이에 접속한 용량(C3)과; 전원단자(1)에 소오스 및 기판을, 노드(17)에 게이트를 접속한 PMOS 트랜지스터(P27)와; PMOS 트랜지스터(P27)의 드레인에 소오스를, 전원단자(1)에 기판을, 노드(18)에 드레인을 각각 접속한 PMOS 트랜지스터(P28)와; 입력단자(3)에 입력을 접속한 인버터(G17)와; GND에 소오스 및 기판을, 노드(18)에 드레인을 각각 접속하여, 게이트를 PMOS 트랜지스터(P28)의 게이트와 함께 인버터(G17)의 출력에 접속한 NMOS 트랜지스터(N16)와; 노드(18)에 입력을 접속한 인버터(G18)와; 노드(17)과 GND와의 사이에 접속한 제1 방전회로(19)와; 마찬가지로 노드(17)와 GND사이에 접속한 제2 방전회로(20)에 의해 구성되어 있으며, 인버터(G18)의 출력을 제2 지연회로(DLY2)의 출력으로 하고 있다. 그리고, 제1 방전회로(19)는 노드(17)에 소오스 및 기판을 접속하여, 게이트, 드레인을 단락접속한 PMOS 트랜지스터(P25)와; 기판을 접지하고, 게이트와 드레인을 단락 접속하고, 상기 PMOS 트랜지스터(P25)의 드레인에 접속한 NMOS 트랜지스터(N10)와; NMOS 트랜지스터(N10)의 소오스에 드레인을, 입력단자(3)에 게이트를, GND에 소오스 및 기판을 각각 접속한 NMOS 트랜지스터(N11)과; 노드(17)에 드레인을, NMOS 트랜지스터(N10)의 게이트에 게이트를, GND에 기판을 각각 접속한 NMOS 트랜지스터(N12)와; NMOS 트랜지스터(N12)의 소오스에 드레인을, 입력단자(3)에 게이트를, GND에 소오스 및 기판을 각각 접속한 NMOS 트랜지스터(N13)으로 구성되어 있다. 또한, 제2 방전회로(20)은, 노드(17)에 드레인을, 입력단자(3)에 게이트를, GND에 소오스 및 기판을 각각 접속한 NMOS 트랜지스터(N15)에 의해 구성되어 있다.

도 4에 있어서 제1 지연회로(DLY1)과 제2 지연회로(DLY2)의 출력으로부터 노드(T1, T2, T3)로 창출하는 원샷펄스를 생성하기 위한 논리구성은, 도1의 것과 거의 같으며, 도1에서와 대응하는 게이트에는 동일한 부호를 달아두었다. 또한 제1 지연회로(DLY1), 제2 지연회로(DLY2)와 기타 논리 게이트의 접속관계는 도1의 제어회로(14)와 같으므로 설명을 생략한다.

다음으로, 도4에 표시한 제어회로(4)의 동작을 설명한다.

우선 입력단자(3)에 입력되어 있는 승압클럭신호의 레벨이 로우레벨에 있을 때에는, NAND 게이트(G7, G11)로의 입력, 3입력NAND게이트(G9)의 1입력이 로우레벨에 있으므로, 노드(T1, T2, T3)로의 모든 출력이 로우레벨출력이 된다.

이 때, 제1 지연회로(DLY1)에 있어서는, 게이트를 입력단자(3)에 접속한 PMOS트랜지스터(P22)가 온(ON)이 되어, 노드(15)를 전원단자(1)의 전원전압(VCC)에 바이어스하여, 노드(15)에 게이트를 접속한 PMOS트랜지스터(P23)을 오프상태로 한다. 또한 입력단자(3)에 접속한 인버터(G15)의 출력이 하이레벨이 되어, PMOS트랜 지스터(P24)가 오프, NMOS트랜지스터(N9)가 온이 되어, 노드(16)을 로우로 하여, 인버터(G16)의 출력, 즉 제1 지연회로(DLY1)의 출력을 노드(16)의 이러한 로우레벨에 응답하여 하이레벨상태로 둔다.

또한, 제2 지연회로(DLY2)에 있어서는, 제1 방전회로(19)내부의 NMOS트랜지스터(N11, N13), 제2 방전회로(20)내의 NMOS트랜지스터(N15)가 모두 오프상태에 있으므로, 이들 방전회로(19, 20)을 통해 노드(17)로부터 GND측으로 전류가 흐르지 않으며, 이들 방전회로는 소위 오프상태에 놓여있다. 이들 방전회로를 제외하면, 제1 지연회로(DLY1)와 구성이 같으므로, 노드(17)이 PMOS트랜지스터(P26)에 의해 전류전압(VCC)에 바이어스된다. 노드(18)이 NMOS트랜지스터(N16)에 의해 로우레벨로 바이어스되어, 이 노드(18)의 바이어스된 로우 레벨에 응답하여 인버터(G18)의 출력, 즉 제2 지연회로(DLY2)의 출력도 역시 하이레벨상태에 놓이게 된다.

이어서, 승압클럭신호의 레벨이 하이레벨로 천이하면, 우선, 제1 지연회로(DLY1)과 제2 지연회로(DLY2)의 각 출력이 모두 하이레벨상태에 있으므로, 이 하이 레벨에 응답하여 NAND게이트(G7, G11)의 출력은 둘다 로우레벨로, 따라서 그 반전출력을 창출하는 노드(T1, T3)은 하이레벨로 천이한다. 그리고 제1 지연회로(DLY1)출력의 인버터(G6)에 의한 반전출력을 한 입력으로서 가지고 있는 3입력NAND게이트(G9)에 대해서는, 하이레벨출력을 유지하고 있으며, 그러므로 노드(T2)는 로우레벨에 있다.

이 때, 제1 지연회로(DLY1)에 대해서는 게이트를 입력단자(3)에 접속한 NMOS트랜지스터(N8)이 온이 되어, 저항(R1)을 통하여 노드(15)에 접속한 용량(C2)의 방 전을 개시한다. 그리고, 노드(15)의 전위가 PMOS트랜지스터(P23)의 임계치전압(┃Vthp┃)만큼 저하된 시점에서, PMOS트랜지스터(P23)이 온(ON)하게 된다. 그리고 승압클럭신호의 레벨이 하이레벨로 천이한 시점에서는, 인버터(G15)의 출력이 로우레벨이 되어, NMOS트랜지스터(N9)가 오프, PMOS트랜지스터(P24)가 온상태가 된다. 단, 이 때, PMOS트랜지스터(P23)은 아직 오프상태에 있으며, 노드(16)은 로우레벨에 있다. 그리고, 상술한 대로, 노드(15)의 전위가 저하하여, PMOS트랜지스터(P23)이 온이 된 시점에서, 노드(16)은 신속하게 하이레벨로 천이하여, 따라서 제1 지연회로(DLY1)의 출력이 로우레벨로 천이한다. 이를 받아서 NAND게이트(G7)의 출력이 하이레벨이 되어, 따라서 노드(T1)은 로우레벨로 복귀한다. 또한 이 때, 인버터(G6)의 출력이 하이레벨이 되어, 3입력NAND게이트(G9)의 출력이 로우레벨이 되고, 노드(T2)가 하이레벨로 천이한다.

상술한대로, 노드(T1)의 원샷펄스폭, 즉 노드(T1)의 하이레벨기간은 PMOS트랜지스터(P23)이 온(ON)하기까지의 지연시간에 의해 결정된다. 그리고 이 지연시간은, 저항(R1)과 용량(C2)에 의한 방전 시정수와, PMOS트랜지스터(P23)의 임계치전압(┃Vthp┃)에 의해 정해지며, 비교적 전원전압(VCC)에 대한 의존성을 줄일 수 있다.

한편, 제2 지연회로DLY(2)에 있어서도, 기본적으로는, 제1 지연회로(DLY1)과 마찬가지로, 노드(17)에 접속한 용량(C3)의 방전을 저항(R2)를 통해 시행하고, 노드(17)의 전위가 PMOS트랜지스터(P27)의 임계치전압(┃Vthp┃)만큼 저하된 시점에서, PMOS트랜지스터(P27)이 온(ON)하여 노드(18)을 하이레벨로 천이하여, 따라서 제2 지연회로(DLY2)의 출력이 로우레벨로 천이한다. 이러한 로우 레벨로의 천이에 응답하여 노드(T2, T3)가 로우레벨로 복귀하게 된다.

제2 지연회로(DLY2)에 있어서는, 또한 제1 방전회로(19)내의 NMOS트랜지스터(N11, N13), 제2 방전회로(20)내의 NMOS트랜지스터(N15)가 온이 되어, 노드(17)로부터 GND를 향해 방전전류를 흐르게 할 수 있는 방전준비상태가 된다.

이 때, 제1 방전회로(19)에 관해 살펴보면, NMOS트랜지스터(N11, N13)이 온상태가 되면, NMOS트랜지스터(N10, N12)의 각 소오스전위가 모두 GND전위로 바이어스되어, NMOS트랜지스터(N10, N12)의 각 게이트와 소오스간 전압은 거의 비등해져서 전류 미러를 형성한다. 이 때 그 기준측이 되는 NMOS트랜지스터(N10)측에 방전전류가 흐르기 위해서는, PMOS트랜지스터(P25), NMOS트랜지스터(N1O)이 모두 온상태에 놓일 필요가 있으므로, 적어도 노드(17)의 전위가 각각의 임계치전압의 합이상이 될 필요가 있다. 바꿔 말하자면, 노드(17)의 전위는, PMOS트랜지스터(P25)의 임계치전압(┃Vthp┃)와 NMOS트랜지스터(N10)의 임계치전압(Vthn)과의 합(┃Vthp┃+ Vthn)이상일 경우에, PMOS트랜지스터(P25) 및 NMOS트랜지스터(N10)측에 방전전류가 흐르며, 그 미러 비율의 배수에 상당하는 방전전류가 NMOS트랜지스터(N12)측으로 흘러서, 용량(C3)를 급속히 충전하게 된다. 이 방전전류는 전원전압(VCC)가 고전압이 됨에 따라 2차함수적으로 증대하므로, 전원전압(VCC)의 고전압영역에 있어서, 제2 지연회로(DLY2)의 지연시간을 대폭으로 축소할 수 있다. 한편, 저전압영역에서는 PMOS트랜지스터(P25)와, NMOS트랜지스터(N10)이 모두 오프상태에 있으며, NMOS트랜지스터(N12)측으로 방전전류가 흐르지 않으므로 , 노드(17)의 방전시정수는 저항(R2)와 용량(C23)에 의해 정해진다.

제2 방전회로(20)에 대해서는, NMOS트랜지스터(N15)의 온(ON)저항을 적절히 설정함으로써, 제1 방전회로(19)가 동작하기까지의 전압법위에 있어서 지연시간의 전원전압(VCC)에대한 의존성을 조정할 수 있다. 가령, 사용 전원전압(VCC)의 하한치(下限値)근방에서는 NMOS트랜지스터(N15)의 온저항을 저항(R2)보다 충분히 크게하여, 전원전압(VCC)의 증대에 따라서, 서서히 그 온저항이 저하하여 제1 방전회로(19)가 동작하기 전에, 저항(R2) 근사치 또는 그 이하의 온저항으로 저하하는 것이라고 한다면, 저전압역에서는 충분한 지연시간을 확보해가며, 지연시간의 전원전압(VCC)에 대한 의존성을 보다 크게 한 제2 지연회로(DLY2)를 얻을 수 있다. 예를 들면, 제2 방전회로(20)에 대해서는 반드시 필요한 것이 아니라, 승압출력전압의 전원전압(VCC)에대한 의존성등을 고려하여 적절히 설치하면 된다.

따라서, 제2 지연회로(DLY2)의 저항(R2)와 용량(C3)에의한 방전 시정수를, 제1 지연회로(DLY1)에 있어서의 저항(R1)과 용량(C2)에의한 방전시정수보다 커지도록 각 정수(定數)를 설정함으로써, 도1의 본 발명의 실시예에 의해 가정된 각 지연회로의 특성을 실현할 수 있다.

또한, 승압클럭신호의 레벨이 하이로부터 로우로 천이했을 때에는, 제1 지연회로(DLY1)의 인버터(G15) 및 제2 지연회로(DLY2)에 있어서의 인버터(G17)의 출력이 하이레벨이 되어, NMOS트랜지스터(N9 및 N16)이 온이 되고, PMOS트랜지스터(P24, P28)이 오프가 된다. 이에 의해, 제1 지연회로(DLY1)의 노드(16), 제2 지연회로(DLY2)의 노드(18)이 모두 로우레벨이 된다. 따라서 제1 지연회로(DLY1) 및 제2 지연회로(DLY2)의 출력은, 승압클럭신호의 레벨이 로우로 천이된 다음, 곧 바로 하이레벨로 복귀한다. 또한 제1 지연회로(DLY1)내의 용량(C2)는 PMOS트랜지스터(P22)의 온에 의해, 다시 전원전압(VCC)까지 충전되어 초기 상태로 되돌아간다. 제2 지연회로(DLY2)에 있어서도, 제1 방전회로(19) 및 제2 방전회로(20)이 모두 오프상태가 되어 노드(17)로부터 GND로 향하는 전류 경로를 차단한 상태에 있으므로, PMOS트랜지스터(P26)의 온에 의해, 용량(C3)도 제1지연회로의 용량(C2)와 마찬가지로, 전원전압(VCC)으로 충전되어 초기상태로 되돌아간다.

또한 노드(T1, T2, T3)에 대해서는, 승압클럭신호의 레벨이 하이레벨로 천이한 측에서는, 제1 지연회로(DLY1) 및 제2 지연회로(DLY2)의 출력이 로우레벨로 반전하는 것에 응답하여, 이미 로우레벨로 복귀하였기 때문에, 승압클럭신호의 로우레벨 천이측에서는 변화가 없으며, 로우레벨을 유지하게 된다.

여기서, 도4에 표시한 제어회로(14)의 출력특성을 도5에 표시한다. 도5에 있어서, 횡측은 전원전압(VCC), 종축은 노드(T1, T2, T3)로 출력되는 원샷펄스의 펄스폭을 각각 나타내고 있다.

도5에 있어서 P1은, 노드T1의 원샷펄스의 폭특성을 나타내는 것이며, 제1 지연회로(DLY1)의 지연시간에 상당한 것이며, 비교적 플랫(FLAT)상태에 있는 전원전압(VCC)에 대한 의존성을 나타내고 있다. 이에 대해, 펄스폭(P3)은 노드(T3)에 있어서의 원샷펄스의 펄스폭이며, 제2 지연회로(DLY2)의 지연시간에 상당하며, 전원전압(VCC)에 대해 큰 의존성을 나타내고 있다. 노드 T3과 노드 T1에서의 각 원샷펄스의 차이에 의해 생성되는 노드(T2)에서의 원샷펄스의 펄스폭을 P2에서 나타내고 있다. 이 펄스폭(P2)는, 전원전압(VCC)의 증가와 더불어, 펄스폭(P3)와 거의 유사한 형으로 급격히 감쇠하여, 예를 들자면 약 3.5V정도에서 소멸, 즉, 0으로 되어 있다.

도5에서 나타난 특성으로부터 분명히 알 수 있듯이, 도4에 나타난 제어회로(14)를 도1에 나타난 장치에 적용함으로써, 전원전압(VCC)가 2V전후의 승압이 필요한 전원전압의 저전압역에서는 충분히 승압을 실행하고, 예를 들자면 3V를 넘는 고전압역에 있어서는 자동적으로 승압전압을 억제하거나, 승압을 정지하는 본 발명의 승압회로장치를 실현할 수 있다.

다음으로 본 발명의 제2실시예를 도6에따라 설명한다. 본 발명의 제2 실시예는, 도1에서 나타난 제1실시예에 있어서의 스위칭회로(12)를 바이어스회로(21)로 치환한 것이며, 다른 구성은 도1과 마찬가지이다. 바이어스회로(21)은, 승압용 용량(C1)의 한쪽의 단자(노드 9)에 전원전압(VCC)에따라 바이어스전압을 인가하는 바이어스수단으로 구성되어 있다. 구체적으로는, 바이어스회로(21)은, 전원단자(1)에 게이트 및 드레인을, 노드(9)에 소오스를, GND에 기판을 각각 접속한 NMOS트랜지스터(N17)을 갖추어 구성되어 있다. 이 경우, 여러 수정이 행해질 수 있다. 예를 들면 NMOS트랜지스터(N17)대신, 전원단자(1)측에 소오스를, 노드(9)측에 게이트, 드 레인, 기판을 각각 접속하는 PMOS트랜지스터(P30), 또는 전원단자(1)측에 양극을 노드(9)측에 음극를 각각 접속하는 다이오드(D1)을 사용할 수도 있다. 이들 대체 소자(素子)는 모두 노드(9)로부터 전원단자(1)로 향하는 전류의 경로를 차단하고, 반대로 각 소자가 온(ON)하기에 충분한 전위차가 주어진다면, 전원단자(1)로부터 노드(9)를 향해 전류가 흐르는 성질을 갖고 있다. 이 때문에, 같은 성능을 갖고 있다면, 도6에 나타낸 소자이외에도, 예를 들자면 NPN트랜지스터나 PNP트랜지스터등을 사용하는 일도 가능하다.

본 발명의 제2실시예에 있어서의 회로소자의 동작에 대해서도, 바이어스회로(21)이외의 회로요소에 대해서는, 도1의 실시예와 같으므로, 각부의 상세한 설명을 생략한다.

우선, 승압클럭신호의 레벨이 로우레벨에 있을 때에는, 노드(8)은 전원단자(VCC)로 바이어스되어, 노드(9)측은 전원전압(VCC)이상의 승압전위에 있다. 이 때, 노드(9)가 전원전압(VCC)이상에 있으므로, 바이어스회로(21), 스휘칭회로(13)은 차단상태에 있으며, 노드(9)로부터 전원단자(1)측으로의 전류는 차단되어 있다. 또한 전하전송회로(6)은 온상태이며, 노드(9)의 승압전위가 출력단자(2)측으로 전달되어있다. 또한, 아직 승압클럭신호가 한 번도 입력되지 않은 초기상태에 있어서는, 노드(9) 및 출력단자(2)는, 바이어스회로(21) 및 바이어스회로(11)에 의해 전원단자(1)측으로부터 충전된다.

이어서, 승압클럭신호의 레벨이 하이로 천이하면, 우선 노드(T1)로부터의 원샷펄스에 응답하여 스위칭회로(13)이 온(ON)이 되고, 노드(9)를 전원전압(VCC)로 바이어스하여 승압용 용량(C1)을 방전한다. 또한, 이 때 동시에 생성되는 노드(T3)의 원샷펄스에 의해 전하전송회로(6)이 오프상태가 되어, 출력단자(2)측으로부터 노드(9)측으로의 승압전하의 역류를 방지한다.

노드(T1)의 원샷펄스가 종료하면, 이어서 노드(T2)에 원샷펄스가 인가되어, 이에 따라 NMOS트랜지스터(N7)를 거쳐 노드(8)의 전위가 전원전압(VCC)으로부터 GND전위로 떨어진다. 이 때, 승압용 용량(C1)이 먼저 방전되어 있으므로, 노드(9)측의 전위도 GND전위로 저하되려 한다. 이에 의해 전원단자(1)과 노드(9)간에 전위차가 생겨나, 바이어스회로(21)내의 NMOS트랜지스터(N17)이 온(ON)하여, 전원단자(1)측으로부터 노드(9)측을 향해 충전전류가 흘러 승압용 용량(C1)을 충전시킨다. 이 충전전류는 노드(8)측의 전위가 GND전위에 있는 기간, 즉 노드(T2)의 원샷펄스폭의 기간(하이레벨기간)동안에만 흐르게 되므로, 상기한 제1 실시예와 마찬가지로, 노드(T2)의 원샷펄스폭에 의해 승압용 용량(C1)의 충전전압(ΔV)를 규정할 수 있다. 단, 바이어스회로(21)에 있어서는, NMOS트랜지스터(N17)의 임계치전압에 관련된 전압강하가 존재하므로, 충전효율이 저하하여, 전원전압(VCC)의 저저압영역에 있어서의 승압효율은 본 발명의 선행 실시예보다 약간 저하된다. 한편, 고전압영역에서는, 그 충전효율의 저하가 승압전압의 억제로 이어지게 된다.

다음으로, 노드(T2, T3)의 원샷펄스가 종료된 시점에서는, PMOS트랜지스터(P21)측이 온(ON)이 되어 노드(8)을 다시 한번 전원전압(VCC)로 바이어스하여, 노드(9)측에 승압전압(VCC+ΔV)를 발생하고, 동시에, 전하전송회로(6)이 온이 되어, 노드(9)측에 발생한 전압을 출력단자(2)측으로 전달하여 승압동작을 시행하게 된다.

본 발명의 제2실시예에 의하면, 스위칭회로(12)대신 바이어스회로(21)을 사용했기때문에, 본 발명의 선행 실시예에 비해 보다 간략화된 회로구성으로, 상기한 실시예와 같은 효과를 얻을 수 있다.

다음으로, 본 발명의 제3실시예를 도7에 따라 설명한다. 본 발명의 제3실시예는, 도1에 보이는 스위칭회로(12)를 폐지하고, 또 스위칭회로(13)대신 스위칭회로(22)를 설치하여, 이 스위칭회로(22)의 제어를 노드(T3)에서 발생하는 원샷펄스에의해 시행하도록 한 것이다. 본 발명의 이와 같은 구성에 따라, 노드(T1)에 의한 제어가 불필요해지며, 제어회로(14)내의 게이트로서, NAND게이트(G7), 인버터(G8)을 생략할 수 있다.

스위칭회로(22)는 노드(T3)에 발생하는 원샷펄스(제어신호)에 응답하여 승압용 용량(C1)의 한쪽 단자(노드 9)로 전원전압을 인가하는 스위칭수단으로 구성되어 있다.

구체적으로는, 스위칭회로(22)는, 전원단자(1)에 소오스를, 노드(9)에 드레인, 기판을 각각 접속한 PMOS트랜지스터(P31)과; 노드(9)에 소오스 및 기판을, PMOS트랜지스터(P31)의 게이트에 드레인을 각각 접속한 PMOS트랜지스터(P32)와; PMOS트랜지스터(P31)의 게이트에 드레인을, GND에 소오스 및 기판을 각각 접속하여, 게이트를 PMOS트랜지스터(P32)의 게이트와 더불어 노드(T3)에 접속한 NMOS트랜지스터(N17)에의해 구성되어 있다.

본 발명의 제3실시예에 있어서도, 노드(T2, T3)에 발생하는 원샷펄스는, 상기한 본 발명의 각 실시예와 마찬가지로 생성되어, 승압클럭신호의 레벨이 하이레벨로 천이한 시점에서, 하이레벨의 원샷펄스가 노드(T3)에 나타나고, 하이레벨기간중, 전하전송회로(6)은 오프상태가 되어, 출력단자(2)로부터 노드(9)로 향하는 전원경로를 차단한다. 이 때 스위칭회로(22)에 있어서는, 노드(T3)의 하이레벨을 받아서 NMOS트랜지스터(N17)이 온이 되어, PMOS트랜지스터(P31)의 게이트를 GND로 바이어스한다. 이것에 의해 PMOS트랜지스터(P31)이 온이 되어 노드(9)를 전원단자(1)의 전원전압(VCC)로 바이어스한다. 이 때 제어회로(14)내의 제1 지연회로(DLY1)의 지연시간에 상당하는 기간동안, 노드(T2)는 로우레벨을 유지하고, 따라서 그 기간동안 노드(8)은 전원전자(VCC)로 바이어스되어 있으므로, PMOS트랜지스터(P31)의 온에 의해, 승압용 용량(C1)의 양단(兩端) 전위차가 모두 전원전압(VCC)가되어 승압용 용량(C1)의 방전이 이루어진다.

이어서, 제1 지연회로(DLY1)의 지연시간(td1)에 상당하는 기간이 경과하면, 노드(T2)의 레벨이 하이로 천이하여 노드(8)이 GND전위에 바이어스된다. 이에 따라, 노드(9)측의 전위도 GND전위를 향해 저하하려 하나, 이때, 도2에 나타나있듯이, 노드(T3)는 하이레벨에 있으므로, 스위칭회로(22)내의 PMOS트랜지스터(P31)도 온상태에 있으며, 노드(9)측의 전위의 저하에 응답하여, 전원단자(1)측으로부터 승압용 용량(C1)으로의 충전전류의 공급을 개시한다. 이 충전전류는, 노드(8)측이 GND전위로 바이어스되고 있는 기간중에, 그리고 노드(T2)의 원샷펄스의 하이레벨기간중에 공급된다. 이때문에 본 발명의 상기한 선행 실시예들과 마찬가지로, 노드(T2)의 원샷펄스폭에 의해 승압용 용량(C1)의 충전전압(ΔV)를 규정할 수 있다.

다음으로, 노드(T2,T3)에 발생하는 원샷펄스의 레벨이 로우로 복귀하면, 노드(8)측이 전원전압(VCC)로 바이어스되어 노드(9)측에 승압전압이 나타난다. 동시에 스위칭회로(22)에 있어서는, NMOS트랜지스터(N17)이 오프가 되어, PMOS트랜지스터(P32)가 온이 되므로, PMOS트랜지스터(P31)의 게이트를 노드(9)측의 전위로 바이어스한다. 이에 의해 PMOS트랜지스터(P31)이 오프상태가 되고, 노드(9)측으로부터 전원단자(1)측으로 향하는 전류 전송로를 차단한다. 또한 이 때 동시에, 전하전송회로(6)이 온이 되어, 노드(9)의 승압전위를 출력단자(2)측으로 전달한다.

본 발명의 제3실시예에 있어서는, 스위칭회로(22)의 구성을, 도1에 표시한 스위칭회로(12, 13)과 같은 구성으로 수정할 수 있으므로, 상술한 바와 같은 동일 동작을 시행할 수 있다. 즉, 도1에 나타난 실시예에 있어서는, 승압용 용량(C1)의 충전을 스위칭회로(12)로 제어하는 구성을 채용했기 때문에, 스위칭회로(13)측에서 전원단자(1)로부터 노드(9)로 향하는 전류를 차단할 필요가 있으며, PMOS트랜지스터(P15), 인버터(G14)등의 설치를 필요로 한다.

또한 본 발명의 본 실시예에 있어서는, 스위칭회로(22)가 도1에 있어서의 스위칭회로(12, 13)의 기능을 겸하고 있으며, 노드(8)측을 전원전압(VCC)로 바이어스하여, 승압동작을 시행할 때 이외에는, PMOS트랜지스터(P31)를 온상태에서 사용하 기때문에, 전원단자(1)로부터 노드(9)로 향하는 방향을 순(順)방향으로 하는 기생 다이오드가 존재하더라도 문제는 없다. 이 때문에, 스위칭회로(13)에 있어서의 PMOS트랜지스터(P15), 인버터(G14)에 상당하는 소자가 불필요해진다.

단, 본 발명의 본 실시예에 있어서는, PMOS트랜지스터(P31)로 승압용 용량(C1)의 방전과 충전 양쪽 동작을 겸하기때문에, 그 전원구동능력에 대해 노드(T2, T3)등에 출력되는 원샷펄스의 펄스폭의 최적설계를 시행할 필요가 있다. 가령, 승압용 용량(C1)의 방전동작시에 있어서는, PMOS트랜지스터(P31)은 이상스위치로서 동작하는 것, 즉 온저항이 끊임없이 0에가까운 상태로 동작하는 것이 바람직하다. 하지만, 충전시에 있어서 이상스위치로 동작하면, 승압용 용량(C1)의 충전전압(ΔV)가 언제나 전원전압(VCC)가 되어버려, 본 발며의 노드(T2)의 원샷펄스폭에 의한 충전전압의 제어가 불능이 된다. 이에 의해, PMOS트랜지스터(P31)의 전류구동능력 혹은 온저항의 값을 적당히 설정하는 것과, 이에 해당하는 승압용 용량(C1)의 방전 및 충전기간의 타이밍설계가 필요하다.

본 발명의 제3실시예에 의하면, 제1실시예와 같은 효과를 얻을 수 있음과 동시에 제1실시예보다 더욱 회로구성을 간략화할 수가 있다.

다음으로, 본 발명의 제4실시예를 도8에 따라 설명한다.

본 발명의 제4실시예는 충전기간에 있어서 승압용 용량(C1)의 한쪽 단자에 전원전압을 인가하고, 다른쪽 단자에는 기준전위의 전압을 인가하고, 또한 충전기간내에 있어서 전원전압의 크기에 의해 결정되는 기간동안 승압용 용량(C1)의 한쪽 단자에 대한 전원전압의 인가를 정지함과 동시에, 승압용 용량(C1)의 한쪽단자에 기준전위의 전압을 인가하여 승압용 용량(C1)의 전하를 방전하고, 그 후의 전하전송기간에서는 승압용 용량(C1)의 다른쪽 단자에 전원전압을 인가하고, 한쪽 단자로부터 승압용 용량(C1)에 축적된 전하를 출력단자(2)로 전송하도록 한 것이다.

즉, 본 발명의 제4실시예에 있어서는 도1에 나타난 제어회로 14대신에 제어회로 25를 설치함과 동시에, 도1의 스위칭회로(12,13)대신에 스위칭회로(23,24)가 설치되어 있으며, 제어회로(25)의 노드(T4)에 스위칭회로(24)가 접속되고, 노드(T5)에 스위칭회로(23)이 접속되어, 노드(T6)에 전하전송회로(6), 트랜지스터(P21)와 트랜지스터(N7)의 게이트가 각각 접속되어 있다.

제어회로(25)는 충전기간과 전하전송기간을 포함하는 승압 사이클중 충전기간을 규정하는 충전지령신호를 원샷펄스로서 노드(T6)으로 출력하는 충전지령신호 출력수단과; 충전기간의 시작에 대응하여 제어신호를 원샷펄스로서 노드(T5)로 출력하고, 그 후 전원전압(VCC)의 크기에 의해 결정된 기간이 경과했을 때 제어신호(원샷펄스신호)의 출력을 정지하는 제어신호출력수단과; 제어신호의 출력이 정지되었을 때, 충전기간내에 있어서 전원전압(VCC)의 크기에 의해 결정된 기간동안에만 방전지령신호를 원샷펄스로서 노드(T4)로 출력하는 방전지령신호 출력수단으로 구성되어 있다.

구체적으로는, 제어회로(25)는 입력을 입력단자(3)로 접속한 제3 지연회로(DLY3)와; 입력단자(3)에 입력을 접속하면서 상기 제3 지연회로(DLY3)의 입력과 공통접속한 제4 지연회로(DLY4)와; 한쪽 입력을 제3 지연회로(DLY3)의 출력 으로, 다른쪽 입력을 입력단자(3)으로 각각 접속한 NAND 게이트(G20)과; NAND 게이트(G20)의 출력에 입력을, 노드(T6)에 출력을 각각 접속한 인버터(G21)과; 제3 지연회로(DLY3)의 출력에 입력을 접속한 인버터(G22)와; 한쪽 입력을 인버터(G22)의 출력으로, 다른쪽 입력을 제4 지연회로(DLY4)의 출력으로 각각 접속하고, 노드(T4)에 출력을 접속한 NOR게이트(G23)와; 제4 지연회로(DLY4)의 출력에 제1의 입력을, 제3지연회로(DLY3)의 출력에 제2의 입력을, 입력단자(3)에 제3의 입력을 각각 접속한 3입력 NAND 게이트(G24)와; 상기 3입력NAND게이트(G24)의 출력에 입력을, 노드(T5)에 출력을 각각 접속한 인버터(G25)로 구성되어 있다. 또한, 제3 지연회로(DLY3) 및 제4지연회로(DLY4)는 각자의 입력, 즉 입력단자(3)으로 입력되는 승압클럭신호에 응답하여 반전출력이 되는 논리 극성을 가진 것으로서 구성되어 있으며, 도9에 나타나 있듯이, 제4지연회로(DLY4)의 지연시간(td4))는 전원전압이 낮을 때에는 제3지연회로(DLY3)의 지연시간(td3)에 비해 크고, 전원전압이 커짐에 따라 작아진다. 즉 td4는 td3보다 전원전압(VCC)에 대한 의존성을 더 크게 갖는다. 또한 제3지연회로(DLY3) 및 제4 지연회로(DLY4)는 도4에 나타난 제1지연회로(DLY1) 및 제2지연회로(DLY2)와 같은 회로구성으로 실현될 수가 있다.

스위칭회로(24)는 노드(T4)에 생기는 원샷펄스(방전지령신호)에 응답하여 승압용 용량(C1)의 한쪽단자에 기준전위의 전압을 인가하는 제1스위칭수단으로 구성되어 있다. 즉, 스위칭회로(24)는 트랜지스터(N19)을 갖추고 있으며, 상기 트랜지스터의 드레인이 노드(9)에, 소오스와 기판이 GND에, 게이트가 노드(T4)에 각각 접속되어 있다.

스위칭회로(23)는 노드(T5)에 생기는 원샷펄스(제어신호)에 응답하여 승압용 용량(C1)의 한쪽 단자(노드9)로 전원전압을 인가하는 제2 스위칭수단으로 구성되어 있다.

구체적으로, 스위칭회로(23)는 노드(T5)에 입력을 접속한 인버터(G19)와; 인버터(G19)의 출력에 게이트를, 전원단자(1)에 소오스 및 기판을 각각 접속한 PMOS 트랜지스터(P33)와; PMOS 트랜지스터(P33)의 드레인에 소오스를, 노드(9)에 드레인 및 기판을 각각 접속한 PMOS 트랜지스터(P34)와; 노드(9)에 소오스 및 기판을, PMOS 트랜지스터(P34)의 게이트에 드레인을 각각 접속한 PMOS 트랜지스터(P35)와; GND에 소오스 및 기판을 PMOS 트랜지스터(P34)의 게이트에 드레인을 각각 접속하여, 게이트를 PMOS 트랜지스터(P35)의 게이트와 함께 노드(T5)로 접속한 NMOS 트랜지스터(N18)로 구성되어 있다.

전하전송회로(6)는 원샷펄스(충전지령신호)가 하이레벨이 있는 동안은 승압용 용량(C1)의 한쪽 단자와 출력단자(2)와를 연결하는 전하 전송로를 차단하고, 그 이외의 기간에는 전하 전송로를 형성하는 수단으로 되어 있으며, 구체적인 회로구성은 상술한 각 실시예와 같다.

본 실시예의 동작을 도9에 따라 설명한다. 우선, 승압클럭신호의 레벨이 로우레벨에 있을 때에는 NAND게이트(G20) 및 3입력NAND게이트(G24)의 출력은 모두 하이레벨이 되어, 그 반전신호가 출력되는 노드(T6,T5)의 레벨은 로우레벨에 있다. 또 이때 하이레벨의 제4지연회로(DLY4)의 출력에 응답하여, NOR게이트(G23)의 출력, 즉 노드(T4)도 로우레벨에 있다.

상술한 바와 같이 모두 로우레벨에 있는 상기 노드(T4,T5,T6)의 레벨에 응답하여 스위칭회로(23,24)는 오프상태가 되고, 노드(9)와 전원단자(1) 및 GND와의 사이의 전류경로를 차단한다. 또한, 전하전송회로(6)는 PMOS 트랜지스터(P18)이 온상태가 되어, 노드(9)와 출력단자(2)와의 사이를 단락상태로 한다. 또한, PMOS 트랜지스터(P21)이 온이 되어 노드(8)을 전원전압(VCC)으로 바이어스하고, 노드(9)측에 승압전압을 발생하게 하는 상태에 있다. 또한, 여기서 스위칭회로(23)의 상세한 내부 동작에 대해서는 스위칭회로(23)의 구성이 도1에 나타난 스위칭회로(13)와 같고, 하이/로우레벨의 원샷펄스신호에 대한 응답도 같으므로, 그 설명을 생략한다. 또한 전하전송회로(6)에 대해서도 도1과 동일회로구성이기 때문에, 상세한 동작에 대해서는 생략한다.

한편, 스위칭회로(24)에 대해서는 NMOS 트랜지스터(N19)로 구성되어, 노드(T4)로부터 게이트신호가 입력되므로, 노드(T4)의 레벨이 하이가 되면 NMOS 트랜지스터(N19)가 온상태가 되며, 노드(T4)의 레벨이 로우라면 오프상태가 된다.

다음으로, 승압클럭신호의 레벨이 하이로 천이하면, 제3지연회로(DLY3) 및 제4지연회로(DLY4)의 각 출력은 도9에 나타나듯이 각각의 지연시간(td3,td4)을 가지고 로우레벨로 천이한다.

여기서, 전원전압(VCC)의 사양이 사용 설정전압보다 낮은 저전압영역으로 설정되어 있는 경우에는 도9에 나타나있듯이, td3 ≤td4의 관계로 설정되어, 전원전압(VCC)의 저전압영역에 있어서는 제4지연회로(DLY4)의 출력레벨이 로우가 되는 기간과 제3지연회로(DLY3)의 출력레벨이 하이가 되는 기간과의 사이에 중복이 존재하 지 않으며, NOR게이트(G23)의 출력, 즉 노드(T4)의 레벨은 로우로 고정된다. 즉, 노드(T4)의 레벨은 계속하여 로우레벨로 고정된다.

한편, 노드(T5,T6)에 도9에 나타나있듯이, 제3지연회로(DLY3)의 출력인 지연시간(td3)에 상당하는 폭의 하이레벨 기간을 갖는 원샷펄스가 발생한다. 각각의 원샷펄스의 하이레벨기간에 있어서, 전하전송회로(6)에서는 PMOS 트랜지스터(P18)의 게이트가 출력단자(2)측의 전위에 바이어스되어 출력단자(2)측으로부터 노드(9)측으로의 전류경로를 차단한다. 또한 NMOS 트랜지스터(N7)이 온이 되어 노드(8)를 접지전위로 바이어스함과 동시에, 스위칭회로(23)가 온상태가 되어, 노드(9)를 전원전압(VCC)으로 바이어스한다. 이것에 의해 승압용 용량(C1)은 그 양단전위차가 전원전압(VCC)까지 충전된다. 또한, 노드(8)이 전원전압(VCC)에 있는 상태에서는 노드(9)를 전원전압(VCC)로 바이어스하여 승압용 용량(C1)의 방전을 시행하는 타이밍이 존재하지 않기 때문에, 상기 충전동작이 반복되면, 승압용 용량(C1)은 늘 전원전압(VCC)까지 충전된 상태가 된다.

다음으로, 노드(T5,T6)의 원샷펄스가 종료하여 노드(T5,T6)의 레벨이 로우레벨로 복귀하면, 스위칭회로(23)는 오프상태가 되어 노드(9)와 전원단자(1)과의 사이의 전류경로가 차단된다. 이 때 동시에, PMOS 트랜지스터(P21)이 온이 되어 노드(8)를 전원전압(VCC)로 바이어스하여 노드(9)측에 승압전압을 발생시킴과 동시에, 전하전송회로(6)내의 PMOS 트랜지스터(P18)가 온상태가 되어 노드(9)의 승압전압을 출력단자(2)측으로 전달한다. 이처럼, 승압용 용량(C1)이 전원전압(VCC)까지 충전되어 있는 경우, 포화상태에 있어서 출력단자(2)는 전원전압(VCC)의 2배의 승 압전압으로 도달하게 된다. 즉, 제3지연회로(DLY3)의 지연시간 td3과 제4지연회로(DLY4)의 지연시간 td4가, td3 ≤td4의 관계가 되는 전원전압(VCC)의 저전압영역에서는, 전원전압(VCC)의 2배의 승압전압을 확보할 수 있게 된다.

다음으로, 전원전압(VCC)의 사양이 사용 설정전압을 초월한 고전압영역으로 설정되어 있어서, 제4지연회로(DLY4)의 지연시간(td4)이 감소되어, 지연시간 (td3, td4)의 관계가 td3 > td4가 된 경우를 생각해본다. 즉 이 경우는 전원전압이 설정전압이상일 때에는 전원전압의 상승에 따라 방전지령신호의 발생기간을 길게 하고, 전원전압이 사용 설정전압보다 아래값에 있을 때에는 방전지령신호의 발생기간을 0으로 조정하거나 또는 전원전압의 저하에 따라 방전지령신호의 발생기간을 짧게 조정하는 경우에 상당한다.

이 경우, 제4지연회로(DLY4)의 출력레벨이 로우가 되는 로우기간과 제3지연회로(DLY3)의 출력레벨이 하이가 되는 하이기간과의 중복이 발생하여, 도9에 나타나있듯이 NOR 게이트(G23)로부터 노드(T4)에, 중복기간 (td3-td4)에 상당하는 하이기간을 갖는 원샷펄스가 발생한다. 즉, 충전기간내에 있어서 전원전압(VCC)의 크기에 의해 결정된 기간에만 방전지령신호로서의 원샷펄스가 발생한다. 또한 노드(T5)에 발생하는 원샷 펄스의 하이레벨기간은, 제3지연회로(DLY3) 또는 제4지연회로(DLY4)의 지연시간중 짧은 쪽으로 규정되어 있으므로, 이번에는 그 기간이 지연시간(td4)에 상당하는 기간이 되어 이는 노드(T4)의 하이 레벨 천이와 동시에 로우로 복귀한다.

여기에서, 승압클럭신호의 레벨이 하이로 천이했을 때를 생각해보면,우선 노 드(T5,T6)의 레벨이 하이로 천이한 것을 받아, 전하전송회로(6)내의 PMOS 트랜지스터(P18)이 오프로, NMOS 트랜지스터(N7)이 온이 되어, 노드(8)을 GND전위로 바이어스함과 동시에 스위칭회로(23)이 온상태가 되어, 노드(9)를 전원전압(VCC)으로 바이어스하여 승압용 용량(C1)을 충전한다. 그리고, 제4지연회로(DLY4)의 지연시간(td4)경과후, 노드(T4)의 레벨이 하이로 천이함과 동시에, 노드(T5)의 레벨은 로우로 복귀한다. 이에 의해 스위칭회로(23)는 오프상태가 되고, 스위칭회로(24)내의 NMOS 트랜지스터(N19)가 온이 되어, 승압용 용량(C1)의 충전전하를 노드(9)로부터 GND를 향해 방전하게 된다. 이 스위칭회로(24)에 의한 승압용 용량(C1)의 방전동작은, 노드(T4)의 하이기간중, 즉 지연시간(td3-td4)에 상당하는 기간동안 계속된다.

이에 의해, 가령, 도9에 나타나있듯이, 'a' 점의 타이밍으로 노드(T4)의 레벨이 하이가 되어 방전을 시작하고, 노드(9)가 △V전위까지 방전된 때에, 노드(T4,T5,T6)의 레벨이 각각 로우로 복귀하여, 노드(8)측을 전원전압(VCC)로 바이어스했을 때의 노드(9)측에 나타나는 승압전압은 전원전압 VCC+△V가 되어, 전원전압(VCC)의 2배보다는 낮은 전압으로 억제된다. 즉,전원전압(VCC)이 고전압이 되어, 제4지연회로(DLY4)의 지연시간(td4)이 감소된 때에 그 감소량만큼 승압용 용량(C1)의 방전기간이 증대하여 △V가 저하하므로, 전원전압(VCC)이 고전압이 됨에 따라 승압전압이 억제되게 된다. 특히, 전원전압이 설정전압을 하회하였을 때에는 노드(T4)에 출력되는 방전지령신호로서의 원샷펄스의 펄스폭은 0이 되기 때문에, 승압전압은 전원전압(VCC)의 2배가 된다.

또한, 전원전압이 설정전압이상일 때에는 전원전압의 상승에 따라 충전기간에 있어서의 방전기간을 길게 조정함으로써, 전원전압의 크기에 따른 승압전압(승압레벨)을 확보할 수가 있다. 또한, 전원전압의 사양이 사용 설정전압을 밑도는 값으로 되어 있을 때에는 전원전압의 크기에 따라 충전기간에 있어서의 방전시간을 짧게 조정함으로써, 전원전압의 크기에 따른 승압전압(승압레벨)을 확보할 수도 있다.

본 실시예에 의하면, 상기 제1실시예와 같은 효과를 얻을 수가 있다.

다음으로, 본 발명의 제5실시예를 도10에 따라서 설명한다.

본 발명의 제5실시예는 상기 수학식(4)에 있어서 충전전류 IC 및 충전기간 tw의 둘다를 전원전압(VCC)의 크기에 따라 변화시키고, 승압용 용량(C1)의 충전전압 △V을 조정하도록 한 것이며, 제1실시예에 있어서의 스위칭회로(12)를 대신하여, 제어회로(14)로부터 노드(T3)에 발생하는 원샷펄스를 제어입력으로 한 바이어스회로(26)를 설치한 것이며, 다른 구성은 도1에 나타난 제1실시예와 같다. 또한, 바이어스회로(11), 전하전송회로(6), 출력단자(2), 부하용량(CL)의 기재는 생략하였다.

바이어스회로(26)는 제어회로(14)로부터 노드(T3)에 발생하는 하이레벨의 원샷펄스(제어신호)에 응답하여 승압용 용량(C1)의 한쪽 단자(노드(9)) 에 전원전압에 따른 바이어스전류를 공급하는 바이어스 수단으로 구성되어 있다.

구체적으로, 바이어스회로(26)는 전원단자(1)에 드레인을, 노드(9)에 소오스 를, GND에 기판을 각각 접속한 NMOS 트랜지스터(N20)과; 전원단자(1)과 NMOS 트랜지스터(N20)의 게이트와의 사이에 접속한 저항(R3)과; NMOS 트랜지스터(N20)의 게이트에 드레인을, GND에 소오스 및 기판을 접속한 NMOS 트랜지스터(N23)와; 전원단자(1)에 소오스 및 기판을 접속하고,게이트를 인버터(G26)의 출력에, 노드(T3)에 입력을 접속한 PMOS 트랜지스터(P36)과; PMOS 트랜지스터(P36)의 드레인에 소오스를, 전원단자(1)에 기판을 각각 접속하고, 게이트와 드레인을 단락한 PMOS 트랜지스터(P37)와; GND에 기판을, PMOS 트랜지스터(P37)의 드레인에 게이트 및 드레인을 각각 접속한 NMOS 트랜지스터(N21)와; 게이트와 드레인을 단락하여 NMOS 트랜지스터(N21)의 소오스와 NMOS 트랜지스터(N23)의 게이트에 공통접속하고, 소오스 및 기판을 GND에 접속한 NMOS 트랜지스터(N22)로 구성되어 있다. 그리고, NMOS 트랜지스터(N22)와 NMOS 트랜지스터(N23)는 항상 각자의 게이트, 소오스간 전압이 비등하여, 전류 미러를 형성하고 있다.

상기 구성에 의한 바이어스회로(26)는, 노드(T3)의 레벨이 로우레벨인 경우에는 인버터(G26)의 출력레벨이 하이가 되어, PMOS 트랜지스터(P36)이 오프상태에 있으며, NMOS 트랜지스터(N22)측에는 전류가 흐르지 않는다. 이 때문에, NMOS 트랜지스터(N22)와 전류 미러를 형성하는 NMOS 트랜지스터(N23)에 드레인전류는 흐르지 않으며, NMOS 트랜지스터(N20)의 게이트는 저항(R3)에 의해 전원전압(VCC)에 바이어스되어 있다.

한편, 노드(T3)의 레벨이 하이로 천이하면, PMOS 트랜지스터(P36)이 온상태가 되어, NMOS 트랜지스터(N22)측에 전류를 흐르게 할 수 있는 상태가 된다. 이 때, NMOS 트랜지스터(N22)측에 전류가 흐르는지의 여부는 전원단자(1)의 전압에 의존한다. 즉, NMOS 트랜지스터(N22)가 온이 되어 드레인전류가 흐르기 위해서는 PMOS 트랜지스터(P37) 및 NMOS 트랜지스터(N21)이 모두 온되지 않으면 안되므로, 전원단자(1)에서의 전압 즉 전원전압(VCC)은 적어도 그들의 임계치전압의 합 이상일 것이 요구된다. 상기 임계치전압의 각각의 크기가 일률적으로 Vth라고 하면, VCC ≥3 x Vth의 관계가 NMOS 트랜지스터(N22)측에 전류가 흐르는 조건이다.

전원전압이 상기 조건을 만족하고, NMOS 트랜지스터(N22)측에 전류가 흐르면, NMOS 트랜지스터(N22)와 전류 미러를 형성하는 NMOS 트랜지스터(N23)측에는 그 미러에 비례하는 배수의 드레인 전류가 흐른다. 이에 의해 저항(R3)에 있어서 전압강하가 발생하고, NMOS 트랜지스터(N20)의 게이트전압이 저하하여 NMOS 트랜지스터(N20)의 출력전류가 줄어든다.

도10에 나타난 본 실시예의 동작에 대해서는 도1의 제1실시예와 같은 방식으로, 우선 승압클럭신호의 레벨이 하이로 천이한 시점에서 노드(T1)에 발생하는 원샷펄스에 의해, 스위칭회로(13)에 의한 승압용 용량(C1)에 대한 방전이 실행된다. 이어서, 노드(T2)에 발생하는 원샷펄스가 기립한 시점에서 NMOS 트랜지스터(N17)에 의해 노드(8)측의 전위가 접지전위로 떨어지고, 바이어스회로(26)내의 NMOS 트랜지스터(N20)에 의한 승압용 용량(C1)의 충전이 시작된다. 이 때, NMOS 트랜지스터(N20)으로부터 승압용 용량(C1)로 공급되는 충전전류는 전원전압(VCC)의 크기에 따라 조정된다. 즉, 전원전압이 고전압영역이 될수록 충전전류가 감소하여 승압용 용량(C1)의 충전을 위한 충전전압 △V를 억제할 수가 있다. 또한, 전원전 압이 사용 설정전압이하일 경우에는 충전전류를 전원전압의 저하에 따라 증가시키며, 전원전압이 설정전압을 초과했을 때에는 충전전류를 0으로 저하시킬 수도 있다. 이 때문에, 본 발명의 본 실시예에 의하면, 제1실시예에 비하여, 고전압영역에 있어서 더욱 효율이 좋게 승압전압을 억제할 수가 있다.

또한, 본 실시예에 있어서는, 요구되는 사양 또는 조건등에 따라서는 충전기간 tw측을 고정하고, 바이어스회로(25)와 같이 전원전압에 따라 충전전류를 가감할 수 있는 회로수단에 의해 승압용 용량(C1)의 충전전압 △V를 조정하고, 승압전압의 억제를 시도할 수도 있다.

또한, 본 실시예에 있어서, 노드(T3)에 발생하는 원샷펄스에 의해 바이어스회로(26)내에 흐르는 전류의 온/오프 제어를 시행하도록 하고 있으나, 이 제어방식에 한정되는 것이 아니라, 소비전류상의 문제가 없다면, 가령 PMOS 트랜지스터(P36)을 삭제하고, PMOS 트랜지스터(P37)의 소오스를 전원단자(1)에 직접 연결한 구성으로서, 항상 전원단자(1)의 전압을 감시하여 NMOS 트랜지스터(N20)의 게이트 바이어스를 결정하게 할 수도 있다. 또한 바이어스 회로(26)의 구성에 대해서도, 도10에 나타난 것으로 한정되는 것이 아니라, 바이어스회로(26)의 기능을 갖고 있다면 다른 구성을 채용할 수도 있다.

본 실시예에 의하면, 상기 제1 실시예와 같은 효과를 얻을 수 있음과 동시에 고전압영역에서의 승압전압의 억제효과를 상기 제1실시예보다 더 높일 수 있다.

도11은 스위칭회로(22)나 전하전송회로(6)의 제어를 도7의 제어회로(14)가 아니라 제어단자(T2, T3)으로의 제어입력신호에 의해 시행하려는 것이다. 사용전압(전원단자(1)로의 인가전압)의 크기에 따라서 입력제어폭을 조정함으로써 소망하는 승압전압을 얻을 수 있다. 다른 실시예와 같은 효과뿐아니라 승압전압의 제어가 용이하다.

도12는 도7의 출력단자(2)부에 승압전압검출회로(27)을 설치한 것이다. 승압전압검출회로(27)는, 한 쪽 입력을 승압출력단자(2)로 다른 쪽 입력을 입력단자(29)로 접속하는 비교기(28)로 구성되어, 승압출력전압과 입력단자(29)의 전압과의 비교를 실행한다.

비교기(28)의 출력단자(30)에 의해, 소망하는 승압전압을 얻을 수 있었는지 없었는지에 대한 판정을 논리신호레벨로 추출할 수 있으므로 당해승압회로를 집적화했을 때의 공정관리를 용이화할 수 있다. 특히 상기한 입력단자(29)를 전원단자(1)에 접속하면, 승압전압이 전원단자(1)의 전압보다 저하하는 전원전압, 즉 승압동작을 정지하는 전원전압을 알 수 있다.

본 발명의 다른 실시예에 대해서도 도7에서와 같은 구성이 가능하다.

도13은 도7에 나타난 실시예에 있어서, 승압출력단자(2)뿐아니라 승압출력단자(2a)를 설치한 구성이다. 도13에 있어서 승압출력단자(2a)는 다이오드(D2) 또는 PMOS트랜지스터(P38) 또는 NMOS트랜지스터(N2)등으로 구성되는 전압강하수단(31)을 통해 승압출력단자(2)로 접속되어 있으나, 이 뿐아니라 목적에 맞춰 스위칭소자등을 매개로 삼아 연결될 수도 있다. 또한 승압출력단자도 2a뿐 아니라 다수 개로 증설해도 무방하다.

본 실시예에 의하면, 복수의 상이한 승압전압출력을 갖는 승압회로를 얻을 수 있다.

도14는, 전원전압(VDD)를 강하하여, 저소비전력화를 시도한 마이크로프로세서의 구성예를 나타내는 것이다. 강압회로(36)는 전원전압(VDD)를 소정의 승압전압에 클램프하며, 그 클램프전압을 전원전압으로서 이용하는 모듈(32, 33)등이 설치된다. 하지만, 특히 내장 아날로그계의 모듈을 가진 시스템에 있어서는 상기한 클램프전압하에서는 충분한 특성을 발휘하지 못하는 모듈도 존재하며, 이 경우 승압이 필요해진다. 도14내의 모듈(35)는 그 한 예를 나타내는 것으로, AD 컨버터에 있어서의 레퍼런스전압읽기부를 나타낸 것이다. 즉 분압저항 r(1)∼r(n)의 어느 접점전위를 NMOS트랜지스터 (N25)에의해 읽어내어 레퍼런스전압 VREF를 얻을 때, NMOS트랜지스터(N25)의 게이트전압이 너무 낮으면 NMOS트랜지스터(N25)의 온(ON)저항이 상승하여 읽어내기시간이 증대되거나, 혹은 레퍼런스전압(VREF)가 저하하는 등의 문제가 발생한다. 거기서 상기한 클램프전압을 당해 발명에 관련된 승압회로(34)에 의해 승압하고, 그 후 이를 상기한 NMOS트랜지스터(N25) 게이트로 인가함으로써 상기한 문제를 대책할 수 있다.

본 실시예에 의하면, 강압회로(36)과 승압회로(34)를 합쳐서 사용함으로써, 고속성을 유지해가며 저소비전류화를 시도한 반도체집적회로를 얻을 수 있다.

상기 설명한 바와 같이, 본 발명에 의하면, 승압용 용량에 대한 충전기간, 충전전하량, 충전전류를 전원전압의 크기에 따라 조정할 수 있도록 했기 때문에, 승압레벨(승압전압)을 전원전압의 크기에 따라 규제할 수 있다.

또한, 본 발명에 의하면, 승압용 용량에 대한 충전기간을 전원전압이 설정전압이하일 경우에는 전원전압의 저하에 따라 길게 조정하고, 전원전압이 설정전압을 초월한 경우에는 전원전압의 증가에 따라 짧게 하거나 또는 0으로 조정하도록 했기 때문에 승압이 필요한 저전압영역에서 충분한 승압전압을 확보하는 한편, 승압을 그다지 필요로 하지 않는 고전압영역에서는 승압전압을 억제하거나 또는 승압기능을 정지하거나 하여 항상 허용인가전압범위를 만족시킬 수 있는 특성 및 이점을 얻을 수 있다.

또한, 본 발명에 의하면, 승압용 용량의 충전전하를 분배함으로써, 승압 또는 승압용 용량의 충전/방전동작으로의 후속 이행으로 인해 출력단자에 접속된 부하용량내의 충전전하가 손실되는 것을 최소화할 수 있으므로, 승압효율을 높일 수 있다.

Claims (21)

1. 제 1 및 제 2 단자를 가지는 승압용 용량, 및 작동가능하도록 연결된 제 1, 제 2, 제 3, 및 제 4의 도전수단들을 포함하는 승압회로의 제어방법으로서:

   충전기간동안, 상기 승압용 용량의 제 1 단자를 상기 제 1 도전수단을 통해 전원단자에 연결하고, 상기 승압용 용량의 제 2 단자를 상기 제 2 도전수단을 통해 기준 전압에 연결하는 단계;

   상기 충전기간 이후의 전하전송기간동안, 상기 승압용 용량의 제 2 단자를 상기 제 3 도전수단을 통해 상기 전원단자에 연결하고, 상기 승압용 용량의 제 1 단자를 상기 제 4 도전수단을 통해 출력 단자에 연결하고, 상기 충전기간 및 상기 전하전송기간은 함께 승압 사이클을 형성하는 단계; 및

   상기 전원단자에서 인가된 전원 전압의 크기에 따라 상기 충전기간을 조정하는 단계를 포함하는, 승압회로의 제어방법.
2. 제 1 항에 있어서,

   상기 충전기간은 상기 전원전압의 크기가 미리 설정된 전압을 초과하는 경우에는 상기 충전기간이 0으로 되고, 상기 전원전압의 크기가 상기 미리 설정된 전압의 크기보다 작은 경우에는 상기 전원전압의 저하에 따라 상기 충전기간이 길어지도록 하기 위해, 상기 전원 전압의 크기가 상기 미리 설정된 전압으로부터 상기 전원 전압에서의 변화에 따라 조정되는, 승압회로의 제어방법.
3. 제 1 항에 있어서,

   상기 승압 사이클은, 동일한 전위의 전압을 방전기간동안 상기 승압용 용량들의 양 단자에 인가함으로써 상기 승압용 용량의 전하의 방전을 허용하기 위해 상기 충전기간 이전에 상기 방전 기간을 더 포함하는, 승압회로의 제어방법.
4. 제 2 항에 있어서,

   상기 승압 사이클은, 동일한 전위의 전압을 방전기간동안 상기 승압용 용량들의 양 단자에 인가함으로써 상기 승압용 용량의 전하의 방전을 허용하기 위해 상기 충전기간 이전에 상기 방전기간을 더 포함하는, 승압회로의 제어방법.
5. 제 1 및 제 2 단자를 가지는 승압용 용량, 펄스생성회로, 및 작동가능하도록 연결된 제 1, 제 2, 제 3, 및 제 4의 도전수단을 가지는 승압 회로의 제어방법으로서:

   충전기간동안, 상기 승압용 용량의 제 1 단자를 상기 제 1 도전수단을 통해 전원단자에 연결하고, 상기 승압용 용량의 제 2 단자를 상기 제 2 도전수단을 통해 기준 전압에 연결하는 단계; 및

   상기 충전기간 이후의 전하전송기간동안 상기 승압용 용량의 제 2 단자를 상기 제 3 도전수단을 통해 상기 전원단자에 연결하고, 상기 승압용 용량의 제 1 단자를 상기 제 4 도전수단을 통해 출력 단자에 연결하며, 상기 충전기간 및 상기 전하전송기간은 함께 승압 사이클을 형성하는 단계를 포함하며,

   상기 충전기간은 상기 펄스생성회로로부터의 출력 신호의 펄스폭에 의해 규정되고, 상기 펄스 폭은 상기 전원단자에 인가되는 전원 전압의 크기에 의존하는, 승압회로의 제어방법.
6. 제 5 항에 있어서,

   상기 승압 사이클은, 방전기간동안 상기 승압용 용량의 양 단자에 동일한 전위의 전압을 인가함으로써 상기 승압용 용량의 전하의 방전을 허용하기 위해 상기 충전기간 이전에 상기 방전기간을 더 포함하는, 승압회로의 제어방법.
7. 제 1 및 제 2 단자를 가지는 승압용 용량, 및 작동가능하도록 결합된 제 1, 제 2, 제 3, 및 제 4의 도전수단들을 포함하는 승압회로의 제어방법으로서:

   충전기간동안, 상기 승압용 용량의 제 1단자를 상기 제1 도전수단을 통해 전원단자에 연결하고, 상기 승압용 용량의 제 2 단자를 상기 제 2 도전수단을 통해 기준전압에 연결하는 단계; 및

   상기 충전기간 이후의 전하전송기간동안, 상기 승압용 용량의 제 2 단자를 상기 제 3 도전수단을 통해 상기 전원단자에 연결하고, 상기 승압용 용량의 제 1 단자를 상기 제 4 도전수단을 통해 출력 단자에 연결하며, 상기 충전기간 및 상기 전하이동기간을 함께 승압 사이클을 형성하는 단계를 포함하고,

   상기 충전기간동안 상기 승압용 용량에서 축적되는 전하의 양은 상기 전원단자에 인가된 전압의 크기에 따라 조정되는, 승압회로의 제어방법.
8. 제 7 항에 있어서,

   상기 승압 사이클은 방전기간동안 상기 승압용 용량의 양 단자에 동일한 전위의 전압을 인가함으로써 상기 승압용 용량의 전하의 방전을 허용하기 위해 상기 충전기간 이전에 상기 방전기간을 더 포함하는, 승압회로의 제어방법.
9. 제 1 및 제 2 단자를 가지는 승압용 용량, 펄스생성회로, 및 작동가능하도록 연결된 제 1, 제 2, 제 3, 및 제 4의 도전수단을 가지는 승압 회로의 제어방법으로서:

   충전기간동안, 상기 승압용 용량의 제 1단자를 상기 제 1 도전수단을 통해 전원단자에 연결하고, 상기 승압용 용량의 제 2 단자를 상기 제 2 도전수단을 통해 기준전압에 연결하는 단계; 및

   함께 승압 사이클을 형성하는 상기 충전기간 및 상기 전하전송기간동안, 상기 승압용 용량의 제 2 단자를 상기 제 3 도전수단을 통해 상기 전원단자에 연결하고, 상기 승압용 용량의 제 1 단자를 상기 제 4 도전수단을 통해 출력 단자에 연결하는 단계를 포함하고,

   비교 결과를 생성하기 위해 상기 출력단자의 전압과 상기 전원단자의 전압을 비교하는 단계를 더 포함하며,

   상기 충전기간은 상기 펄스생성회로에 의해 제어되고, 상기 펄스생성회로는 상기 전원단자에서의 전압의 크기에 의존하는 펄스를 가지는 적어도 상기 제 1 도전수단에 출력 신호를 제공하는, 승압회로의 제어방법.
10. 제 1 및 제 2 단자를 가지는 승압용 용량 및 작동가능하도록 연결된 제 1, 제 2, 제 3 및 제 4의 도전수단들을 포함하는 승압회로의 제어방법으로서:

    충전기간동안, 상기 승압용 용량의 제 1 단자를 상기 제 1 도전수단을 통해 전원단자에 연결하고, 상기 승압용 용량의 제 2 단자를 상기 제 2 도전수단을 통해 기준전압에 연결하는 단계; 및

    상기 충전기간 이후의 전하전송기간동안, 상기 승압용 용량의 제 2 단자를 상기 제 3 도전수단을 통해 상기 전원단자에 연결하고, 상기 승압용 용량의 제 1 단자를 상기 제 4 도전수단을 통해 출력 단자에 연결하고, 상기 충전기간과 상기 전하전송기간은 함께 승압 사이클을 형성하는 단계를 포함하며,

    상기 충전기간동안 상기 승압용 용량에 제공되는 전류의 크기는 상기 전원단자에 인가되는 전압의 크기에 따라 조정되는, 승압회로의 제어방법.
11. 하나의 승압용 용량을 가지는 승압회로를 제어하는 방법으로서:

    충전기간 및 전하전송기간을 포함하는 승압사이클 내의 충전기간동안에, 제 1 도전수단을 통해 상기 승압용 용량의 한 단자에 전원 전압을 인가하고, 상기 승압용 용량의 다른 단자에 기준전압을 인가하는 단계;

    상기 전원 전압의 크기에 따라 결정되는 상기 충전기간내의 시간기간동안에만 상기 승압용 용량에 의해 하나의 단자에 상기 전원전압이 인가되는 것을 정지시키고, 동시에, 상기 승압용 용량내의 상기 전원 전압의 크기에 따라 결정되는 상기 충전기간내의 시간기간에 의존하여 전하량을 방전하기 위하여, 상기 승압용 용량의 상기 하나의 단자를 제 2 도전수단을 통해 기준전위에 연결하는 단계; 및

    그 후, 전하전송기간동안, 상기 승압용 용량안에 축적된 전하를 상기 승압용 용량의 상기 하나의 단자에서 출력단자로 전송하기 위해, 상기 전원 전압을 상기 제 3 도전수단을 통해 상기 승압용 용량의 상기 다른 단자에 인가하는 단계를 포함하는, 승압회로의 제어방법.
12. 제 11 항에 있어서,

    상기 충전기간은 상기 전원전압의 값이 미리 설정된 값 이상으로 증가함에 따라 감소하게 되는, 승압회로의 제어방법.
13. 제 1 단자와 제 2 단자를 가지는 승압용 용량;

    충전기간, 방전 기간, 및 전하전송기간을 포함하는 승압 사이클 내에서 충전기간을 지정하는 충전지령신호를 출력하기 위한 충전지령신호출력수단;

    상기 승압용 용량으로부터 방전된 전하의 양이 조정되는 상기 방전기간을 지정하는 방전지령신호를 출력하기 위한 방전지령신호출력수단;

    상기 승압용 용량의 제 1단자와 전원 단자를 전기적으로 연결하기 위한 제 1 도전수단;

    상기 승압용 용량의 상기 제 2 단자와 기준 전압을 전기적으로 연결하기 위한 제 2 도전수단;

    상기 승압용 용량의 상기 제 1 단자와 상기 기준전압을 전기적으로 연결하기 위한 제 3 도전수단;

    상기 승압용 용량의 제 2 단자와과 상기 전원단자를 전기적으로 연결하기 위한 제 4 도전수단; 및

    상기 승압용 용량의 상기 제 1 단자와 출력 단자를 전기적으로 연결하기 위한 제 5 도전수단을 포함하는 승압회로를 제어하는 방법으로서:

    상기 충전기간동안 상기 제 1 및 제 2 도전수단을 도전상태로 설정하고, 상기 충전기간 이후의 상기 방전기간동안 상기 제 1 도전수단을 비-도전상태로 설정하고 상기 제 3 도전수단을 도전상태로 설정하며, 상기 방전기간의 통과후에 상기 제 2 및 제 3 도전수단을 비-도전상태로 설정하고 상기 제 4 및 제 5 도전수단을 도전상태로 설정하는 단계; 및

    상기 방전지령신호가 전원 전압의 크기에 따라 발생하는 기간을 상기 방전지령신호출력수단에 의하여 조정하는 단계를 포함하는, 승압회로의 제어방법.
14. 제 13항에 있어서,

    상기 방전신호출력수단은 상기 전원 전압이 증가함에 따라 상기 방전지령신호의 발생기간이 보다 길어지도록 하는 방식으로 조정하는, 승압회로의 제어방법.
15. 제 1 단자 및 제 2 단자 사이에 결합되는 승압용 용량;

    방전기간, 충전기간, 및 전하전송기간을 포함하는 승압 사이클 내에서 상기 충전기간을 지정하는 충전명령신호를 출력하기 위한 충전지령신호출력수단;

    상기 방전기간의 시작에 대응하는 제어신호를 출력하고, 이후 전원 전압의 크기에 의해 결정되는 시간의 기간의 경과후에 상기 제어신호의 출력을 중지시키기 위한 제어신호출력수단;

    상기 제어신호에 응답하여 상기 전원 전압을 상기 승압용 용량의 상기 제 1 단자에 인가하기 위한 제 1 스위치(switching) 회로;

    상기 충전명령신호가 입력되기 전에 상기 승압용 용량의 상기 제 2 단자에 택일적으로 전원 전압을 인가하고, 상기 충전기간의 시작에 대응하는 충전지령신호의 입력에 응답하여 상기 승압용 용량의 상기 제 2 단자에 기준전압를 인가하기 위한 제 2 스위치 회로; 및

    상기 제어신호의 출력이 정지되는 시간기간동안 상기 승압용 용량의 제 1 단자와 제 1 출력단자 사이의 전기적인 연결에 영향을 주는 전하전송로를 형성하고, 상기 제어신호가 상기 제어신호출력수단으로부터 출력되는 시간기간동안 상기 전하전송로를 차단하는 전하전송회로를 포함하며, 상기 충전지령신호출력수단은 상기 전원전압의 크기에 따라 상기 충전지령신호의 지속시간의 기간을 조절하는, 승압회로장치.
16. 제 15항에 있어서,

    상기 승압회로장치는 전압강하수단을 통해 상기 제 1출력단자에 연결되는 제 2 출력단자를 더 포함하는, 승압회로장치.
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