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KR100200721B1 - 반도체 메모리장치의 내부 승압 전압 발생기 - Google Patents

반도체 메모리장치의 내부 승압 전압 발생기 Download PDF

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KR100200721B1
KR100200721B1 KR1019960034525A KR19960034525A KR100200721B1 KR 100200721 B1 KR100200721 B1 KR 100200721B1 KR 1019960034525 A KR1019960034525 A KR 1019960034525A KR 19960034525 A KR19960034525 A KR 19960034525A KR 100200721 B1 KR100200721 B1 KR 100200721B1
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Abstract

본 발명은 반도체 메모리장치의 내부 승압전압(Vpp) 발생기에 관한 것이다. 본 발명에 따른 내부 승압전압 발생기는, 펌핑수단과, 상기 펌핑수단의 출력노드를 프리차지시키기 위한 프리차지수단을 구비하는 반도체 메모리장치의 내부 승압전압 발생기에 있어서, 상기 펌핑수단과 상기 프리차지 수단 사이에 개재되어, 상기 프리차지수단의 프리차지 시간을 전원전압(Vcc)에 따라 가변적으로 제어하는 제어수단을 구비하는 것을 특징으로 한다. 바람직한 실시예에 의하면, 상기 제어수단은 입력신호를 받아 전원전압에 따라 가변적인 펄스 폭을 갖는 출력신호를 발생시키는 펄스 발생기이고, 상기 제어수단의 출력신호는 하이 Vcc에서는 펄스 폭이 상대적으로 짧고 로우 Vcc에서는 펄스 폭이 상대적으로 긴 것을 특징으로 한다. 따라서 본 발명에 따른 내부 승압전압 발생기는, Vpp가 지나치게 높아지는 것을 억제함으로써 Vcc를 높이 올려야하는 경우 소자에 대한 과도한 스트레스를 방지하고, 또한 전류소모를 감소시킬 수 있는 장점이 있다.

Description

반도체 메모리장치의 내부 승압전압 발생기
본 발명은 반도체 메모리장치의 내부 승압전압 발생기에 관한 것으로, 특히 내부 승압전압 발생기중 엑티브 킥커(Active Kicker)에 관한 것이다.
종래에는 반도체 메모리장치의 센스증폭기로 PNP형이 사용되었으나, 근래 반도체 메모리장치의 집적도가 증가함에 따라 칩 크기를 줄이기 위해 공유 NP(Shared NP)형이 사용되고 있다. 그러나 공유 NP형 센스증폭기를 사용하기 위해서는, 엑티브 리스토어(Active Restore)시 논리 데이터1의 손실, 즉 비트라인과 센스증폭기를 분리시키는 NMOS 분리 트랜지스터에서의 Vt(Threshold Voltage) 전압강하를 막기 위한 승압전압이 필요하다. 따라서 상기 승압전압을 발생시키기 위해 내부 승압전압 발생기(이하 Vpp 발생기라 함)가 도입되었으며, 현재는 위의 경우외에도 워드라인 드라이버 및 데이터 출력버퍼등에도 사용됨으로써 속도향상의 효과를 얻고 있다.
상기 Vpp 발생기는 그 용도에 따라 메인 펌프(Main Pump)와 엑티브 킥커로 구별되는 데, 메인 펌프는 파우워업(Power up)시 Vpp 전하탱크(Charge Tank)를 채워주는 역할을 하고, 엑티브 킥커는 엑티브 싸이클 동안 소모된 전하만큼을 공급해 주는 역할을 한다.
본 발명은 상기 Vpp 발생기중 엑티브 킥커에 관한 것이다.
도 1은 종래의 엑티브 킥커의 회로도를 나타낸다.
도 1을 참조하면, 종래의 엑티브 키커는, 펌핑수단(10)과, 상기 펌핑수단(10)의 출력노드(Nbst)를 프리차지시키기 위한 프리차지수단(20)과, 상기 펌핑수단(10)의 출력노드(Nbst의 전하를 노드(Vpp)에 전달하는 전달수단(N3)을 구비한다.
상기 펌핑수단(10)은, 인버터(I2)와 상기 인버터(I2)의 출력노드(Npump)에 일단이 접속되고 다른 일단이 출력노드(Nbst)에 접속되는 커패시터(C0)로 구성되고, 상기 인버터(I2)의 입력단은 제어신호(ΦAKE)를 반전시키는 인버터(I1)의 출력노드(N1)에 접속된다.
상기 프리차지수단(20)은, 상기 펌핑수단(10)의 출력노드(Nbst)에 소오스가 접속되고 전원전압(Vcc)에 드레인이 접속되는 NMOS 프리차지 트랜지스터(N2)와, 상기 NMOS 프리차지 트랜지스터(N2)의 게이트, 즉 노드(Npre)에 소오스가 접속되고 전원전압(Vcc)에 게이트와 드레인이 함께 접속되는 NMOS 트랜지스터(N1)과, 상기 노드(Npre)에 일단이 접속되고 상기 인버터(I1)의 출력노드(N1)에 다른 일단이 접속되는 커패시터(C2)로 구성된다. 상기 전원전압(Vcc)은 내부 전원전압(IVC)이며, 외부 전원전압이 사용될 수도 있다.
또한 상기 전달수단(N3)은, 상기 펌핑수단(10)의 출력노드(Nbst)에 드레인이 접속되고 제어신호(ΦTRAN)에 게이트가 접속되며 노드(Vpp)에 소오스가 접속되는 NMOS 트랜지스터로 구성된다.
여기에서 C1, Cpp, 및 Ccs는 기생 커패시터(Paracitic Capacitor)이고, 스위치(Switch)는 다음단에서 소모된 소모전하를 노드(Vpp)로부터 공급하기 위한 것이다.
도 2는 도 1의 동작 타이밍도를 나타낸다.
도 2를 참조하여 도 1의 종래의 엑티브 킥커의 동작원리를 설명하면 다음과 같다.
제어신호(ΦAKE)가 초기에 논리로우(Low) 상태이면, 노드(N1)은 논리하이(High)가 되어 노드(Npre)를 부스팅(Boosting)시킴으로써 노드(Nbst)를 공급전압(Vcc) 레벨로 프리차지(Precharge)시킨다. 이후 제어신호(ΦAKE)가 논리하이로 인에이블(Enable)되면, 프리차지 패쓰(Path)는 디스에이블(Disable)되고 노드(Npump)가 논리하이로 되어 노드(Nbst)가 소정의 전압레벨(이하 Vbst라 함)로 부스팅된다. 이어 제어신호(ΦTRAN)이 논리하이로 인에이블되어 노드(Nbst)와 노드(Vpp)와의 전하공유(Charge Sharing)에 의하여 엑티브 싸이클동안에 소모된 전하(Qcs)만큼을 공급해 주게 된다. 위의 개념에서 수학식으로 도출될 수있는 항목을 수학식으로 표현하면,
노드 Nbst의 전압레벨은 Vbst = Vcc + VccxC0/(C0+C1) 1; 2Vcc
노드 Vpp의 전압레벨은 Vpp = Vcc x 2C0/(C0+Ccs)
공급전하는 Qsp = C0 x (Vbst-Vpp) 또는 Cpp x (Vpp-Vcs)
1; C0 x (2Vcc-Vpp)
소모전하는 Qcs = Vpp x (CppxCcs)/(Cpp+Ccs) - Vcc x Ccs/2
1; Ccs x (Vpp-Vcc/2)
와 같이 표현될 수 있다.
이하 도 3 및 도 4를 참조하여 도 1의 종래의 엑티브 킥커의 문제점을 설명한다.
도 3은 외부 전원전압(External Vcc, 이하 EVcc라 함)에 따른 IVC 및 Vpp의 클램프 커브(Clamp Curve)를 나타낸다. IVC는 내부전압 컨버터(Internal Voltage Converter)의 출력전압, 즉 내부 전원전압이고, Vpp는 승압전압으로서 도 1의 종래의 엑티브 킥커의 노드(Vpp)의 전압이며, Vpp'는 도 5의 본 발명에 따른 엑티브 킥커의 노드(Vpp)의 전압이다. 여기에서는 도 1의 경우만 설명한다.
통상 IVC와 Vpp의 간격은 로우Vcc 마진(Low Vcc Margin)을 위하여, 목표 동작전압인 3.0V보다 더 낮은 EVcc(또는 IVC) 2.5V 정도에서 그 간격을 최적화한다. 이때의 최적화된 간격을 Δ0이라 하고, 만약 IVC가 2.5V에서 3.0V로 올라갔을 경우 그에 따른 Vpp 전압의 변화와 IVC와의 Δ는 수학식 2에서 볼 수 있듯이 다음과 같이 주어진다.
Vpp(3.0V) - Vpp(2.5V) = (3.0V-2.5V) x 2C0/(C0+Ccs)
1; 1.6 x ΔVcc
Δ1 - Δ0 = [2C0/(C0+Ccs)-1] x (3.0V-2.5V)
1; 0.6 x ΔVcc
위식에서 볼 수 있듯이 Vpp 변화는 Vcc, 즉 IVC 변화 이상(약 1.6배)으로 크기 때문에, 반도체 메모리장치의 신뢰성을 테스트하는 번인 모드(Burn In Mode)등 IVC를 5V이상으로 올려야 하는 경우 Vpp는 매우 높아짐으로 인해 소자에 필요 이상의 스트레스(Stress)가 가해지는 경우가 발생된다. 그 뿐만 아니라 Vpp를 높이기 위해서는 그 만큼의 전하가 필요하기 때문에, 불필요한 전류소모가 발생되게 된다.
도 4는 Vpp에 따른 공급전하(Qsp) 및 소모전하(Qcs)의 개념적 커브를 나타낸다. 실선은 도 1의 종래의 엑티브 킥커의 경우이고, 점선은 도 5의 본 발명에 따른 엑티브 킥커의 경우이다. 여기에서는 도 1의 경우만 설명한다.
도 4를 참조하면, 엑티브 키커의 입장에서 공급전하와 소모전하는 동일한 것이 가장 좋으므로, 두 커브가 만나는 지점의 X축 값이 적정 Vpp 전압이라고 할 수 있다. 위에서 언급했던 종래기술의 문제점은 도 4에서도 볼 수 있는 데, Vcc가 증가함에 따라 적정 Vpp 전압은 그 간격이 계속해서 벌어지고, 크게 증가함을 알 수 있다.
따라서 본 발명의 목적은, Vcc가 Δ0 만큼 변할 경우 Vpp도 Δ0 만큼 변하게 함으로써, 즉 Vpp가 지나치게 높아지는 것을 억제함으로써 Vcc를 높이 올려야하는 경우 소자에 대한 과도한 스트레스를 방지하고, 또한 전류소모를 감소시킬 수 있는 반도체 메모리장치의 내부 승압전압 발생기, 특히 엑티브 킥커를 제공하는 데 있다.
도 1은 종래의 엑티브 킥커의 회로도
도 2는 도 1의 동작 타이밍도
도 3은 외부 전원전압에 따른 IVC 및 Vpp의 클램프 커브
도 4는 Vpp에 따른 공급전하 및 소모전하의 개념적 커브
도 5는 본 발명의 실시예에 따른 엑티브 킥커의 회로도
도 6은 도 5의 제어수단의 회로도
도 7은 종래기술의 프리차지 펄스와 본 발명에 따른 프리차지 펄스에 의한 프리차지 양의 차이를 나타내는 도면
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 내부 승압전압 발생기는, 펌핑수단과, 상기 펌핑수단의 출력노드를 프리차지시키기 위한 프리차지수단을 구비하는 내부 승압전압 발생기에 있어서, 상기 펌핑수단과 상기 프리차지 수단 사이에 개재되어, 상기 프리차지수단의 프리차지 시간을 전원전압(Vcc)에 따라 가변적으로 제어하는 제어수단을 구비하는 것을 특징으로 한다.
바람직한 실시예에 의하면, 상기 제어수단은 입력신호를 받아 전원전압에 따라 가변적인 펄스 폭을 갖는 출력신호를 발생시키는 펄스 발생기이고, 상기 제어수단의 출력신호는 하이 Vcc에서는 펄스 폭이 상대적으로 짧고 로우 Vcc에서는 펄스 폭이 상대적으로 긴 것을 특징으로 한다.
따라서 상기 본 발명에 따른 내부 승압전압 발생기는, Vcc를 높이 올려야하는 경우 Vpp가 지나치게 높아지는 것을 억제함으로써 소자에 대한 과도한 스트레스를 방지할 수 있고, 또한 전류소모를 감소시킬 수 있다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 5는 본 발명의 실시예에 따른 엑티브 킥커의 회로도를 나타낸다. 여기에서 도 1의 종래기술과 동일한 부분은 동일 참조부호를 사용하였다.
도 5를 참조하면, 본 발명에 따른 엑티브 키커는, 펌핑수단(10)과, 상기 펌핑수단(10)의 출력노드(Nbst)를 프리차지시키기 위한 프리차지수단(20)과, 상기 프리차지수단(20)의 프리차지 시간을 전원전압(Vcc)에 따라 가변적으로 제어하는 제어수단(30)과, 상기 펌핑수단(10)의 출력노드(Nbst의 전하를 노드(Vpp)에 전달하는 전달수단(N3)을 구비한다.
상기 펌핑수단(10)은 인버터(I2)와 상기 인버터(I2)의 출력노드(Npump)에 일단이 접속되고 다른 일단이 출력노드(Nbst)에 접속되는 커패시터(C0)로 구성되고, 이는 도 1의 종래기술과 동일하다. 상기 인버터(I2)의 입력단은 제어신호(ΦAKE)를 반전시키는 인버터(I1)의 출력노드(N0)에 접속된다.
상기 프리차지수단(20)은, 상기 펌핑수단(10)의 출력노드(Nbst)에 소오스가 접속되고 전원전압(Vcc)에 드레인이 접속되는 NMOS 트랜지스터(N2)와, 상기 NMOS 트랜지스터(N2)의 게이트, 즉 노드(Npre)에 소오스가 접속되고 전원전압(Vcc)에 게이트와 드레인이 함께 접속되는 NMOS 트랜지스터(N1)과, 상기 노드(Npre)에 일단이 접속되고 상기 제어수단(30)의 출력노드(N1)에 다른 일단이 접속되는 커패시터(C2)로 구성되고, 이는 도 1의 종래기술과 동일하다. 상기 제어수단(30)의 입력단은 인버터(I1)의 출력노드(N0)에 접속된다.
또한 상기 전달수단(N3)은, 상기 펌핑수단(10)의 출력노드(Nbst)에 드레인이 접속되고 제어신호(ΦTRAN)에 게이트가 접속되며 노드(Vpp)에 소오스가 접속되는 NMOS 트랜지스터로 구성되고, 이는 도 1의 종래기술과 동일하다.
여기에서 C1, Cpp, 및 Ccs는 기생 커패시터(Paracitic Capacitor)이고, 스위치(Switch)는 다음단에서 소모된 소모전하를 노드(Vpp)로부터 공급하기 위한 것이다.
도 6은 도 5의 제어수단의 회로도를 나타내며, 본 발명의 목적을 달성하기 위한 부분이다.
도 6을 참조하면, 상기 제어수단은, 입력노드(N0)에 입력되는 신호를 반전시키고 NMOS 트랜지스터와 접지(Vss) 사이에 저항(Ra)이 접속된 인버터(I3)와, 상기 인버터(I3)의 출력단과 접지(Vss) 사이에 접속된 커패시터(Ca)와, 상기 인버터(I3)의 출력신호를 반전시키고 PMOS 트랜지스터와 전원전압(Vcc) 사이에 저항(Rb)이 접속된 인버터(I4)와, 상기 인버터(I4)의 출력단과 전원전압(Vcc) 사이에 접속된 커패시터(Cb)와, 상기 인버터(I4)의 출력신호를 반전시키는 인버터(I5)와, 상기 인버터(I5)의 출력신호와 상기 입력노드(N0)에 입력되는 신호를 입력으로 하여 낸드동작을 수행하는 낸드게이트(ND)와, 상기 낸드게이트(ND)의 출력신호를 반전시켜 출력노드(N1)에 출력하는 인버터(I6)로 구성된다.
상기 제어수단은 자동펄스 발생기(Auto Pulse Generator)로서, 입력노드(N0)에 입력되는 신호를 받아 하이 Vcc에서는 폭이 상대적으로 짧아지고 로우 Vcc에서는 폭이 상대적으로 길어지는 프리차지 펄스를 출력노드(N1)에 출력한다.
도 7은 종래기술의 프리차지 펄스와 본 발명에 따른 프리차지 펄스에 의한 프리차지 양의 차이를 나타내는 도면이고, 포지티브 펄스 폭이 프리차지 시간이다.
여기에서 펄스 A는 도 1은 종래의 엑티브 킥커에서의 프리차지 펄스인 노드 N1의 신호이고, 이는 모든 Vcc에서 동일하다. 펄스 B1 내지 B3는 도 5의 본 발명에 따른 엑티브 킥커에서의 프리차지 펄스인 노드(N1)의 신호이고, 이는 도 6의 제어수단에서 발생된다.
펄스 B1은 Vcc가 2.5V일 때의 신호, 펄스 B2는 Vcc가 2.75V일 때의 신호, 펄스 B3는 Vcc가 3.0V일때의 신호로서, 하이 Vcc에서 펄스 폭이 상대적으로 짧아지고 로우 Vcc에서는 폭이 상대적으로 길어진다.
하단부의 그래프는 도 5의 NMOS 프리차지 트랜지스터(N2)를 통한 전류(I)를 나타내며, Vcc가 올라갈 수록 프리차지 시간이 짧아져서 프리차지 양이 줄어드는 것을 보여준다.
이하 도 3, 도 4, 및 도 7을 참조하여 도 5를 구체적으로 설명한다.
앞에서 설명한 수학식 5에서 보듯이, Vcc가 Δ 만큼 변하기 위해서는 Vcc가 올라감에 따라 2C01:(C0+Ccs)의 값이 1에 수렴하여야 한다. 즉 C0가 Ccs에 수렴하여야 한다. 한편 C0의 역할은 프리차지 양과 부스팅율을 결정함으로써 공급전하를 결정하는 것이고, CoCcs이다. 따라서 C0가 Ccs에 수렴하여야 한다는 것은 결국 C0에의 프리차지 양을 줄이거나 부스팅율을 낮추어 공급전하의 양을 줄이면 된다는 것이다.
이를 실현하기 위한 구체적인 방법으로는, 첫째 로우 Vcc 및 하이 Vcc를 구별하는 신호(ΦDETECT)를 프리차지 패쓰나 펌핑 패쓰에 게이팅(Gating)함으로써 그 효과를 얻는 방법이 있으며, 둘째는 자동펄스(Auto Pulse)를 프리차지 패쓰나 펌핑 패쓰에 게이팅함으로써 상기 자동펄스가 하이 Vcc에서는 그 폭이 상대적으로 짧아지고 로우 Vcc에서는 그 폭이 상대적으로 길어지게 하여 그 효과를 얻는 방법이 있다.
본 발명에서는 도 5에서 보듯이 프리차지 패쓰에 제어수단(30), 즉 자동펄스 발생기를 포함시킴으로써, 도 7에 나타낸 바와 같이 프리차지 펄스인 상기 제어수단(30)의 출력노드(N1)의 신호가 Vcc에 따라 자동적으로 가변되도록 한다. 즉 하이 Vcc에서 프리차지 펄스의 펄스 폭이 상대적으로 짧아지고 로우 Vcc에서는 펄스 폭이 상대적으로 길어진다.
상기 프리차지 펄스의 펄스 폭이 결정되면, 도 7의 하단부의 그래프에 도시된 바와 같이 도 5의 NMOS 프리차지 트랜지스터(N2)를 통한 전류(I)가 결정되어, 결국 Vcc가 올라갈 수록 프리차지 양이 줄어들게 되어 C0가 작아지는 효과를 얻게 된다.
이에 따라 도 4에서 점선(---)으로 표시된 바와 같이 공급전하의 경사가 눕는 효과, 즉 적정 Vpp가 낮아지는 효과를 얻을 수 있고, 결국 도 3에서 점선(---)으로 표시된 바와 같이 Vcc가 Δ0 변할 때 Vpp 역시 Δ0 변하는 클램프 커브(Vpp')를 얻을 수 있다.
따라서 상술한 본 발명에 따른 반도체 메모리장치의 내부 승압전압 발생기는, Vcc가 Δ0 만큼 변할 경우 Vpp도 Δ0 만큼 변하게 함으로써, 즉 Vpp가 지나치게 높아지는 것을 억제함으로써 Vcc를 높이 올려야하는 경우 소자에 대한 과도한 스트레스를 방지하고, 또한 전류소모를 감소시킬 수 있는 장점이 있다.
또한 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.

Claims (3)

  1. 펌핑수단과, 상기 펌핑수단의 출력노드를 프리차지시키기 위한 프리차지수단을 구비하는 반도체 메모리장치의 내부 승압전압 발생기에 있어서,
    상기 펌핑수단과 상기 프리차지수단 사이에 개재되어, 상기 프리차지수단의 프리차지 시간을 전원전압(Vcc)에 따라 가변적으로 제어하는 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부 승압전압 발생기.
  2. 제1항에 있어서, 상기 제어수단은 입력신호를 받아 전원전압에 따라 가변적인 펄스 폭을 갖는 출력신호를 발생시키는 펄스 발생기인 것을 특징으로 하는 반도체 메모리장치의 내부 승압전압 발생기.
  3. 제2항에 있어서, 상기 제어수단의 출력신호는 하이 Vcc에서는 펄스 폭이 상대적으로 짧고 로우 Vcc에서는 펄스 폭이 상대적으로 긴 것을 특징으로 하는 반도체 메모리장치의 내부 승압전압 발생기.
KR1019960034525A 1996-08-20 1996-08-20 반도체 메모리장치의 내부 승압 전압 발생기 Expired - Fee Related KR100200721B1 (ko)

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