[go: up one dir, main page]

KR100607621B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100607621B1
KR100607621B1 KR1020060036203A KR20060036203A KR100607621B1 KR 100607621 B1 KR100607621 B1 KR 100607621B1 KR 1020060036203 A KR1020060036203 A KR 1020060036203A KR 20060036203 A KR20060036203 A KR 20060036203A KR 100607621 B1 KR100607621 B1 KR 100607621B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
storage capacitor
forming
gate
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020060036203A
Other languages
English (en)
Other versions
KR20060066682A (ko
Inventor
야스오 세가와
마사아끼 아오따
쯔또무 야마다
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20060066682A publication Critical patent/KR20060066682A/ko
Application granted granted Critical
Publication of KR100607621B1 publication Critical patent/KR100607621B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6731—Top-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Power Engineering (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

박막 트랜지스터의 게이트 절연층의 절연 파괴나 절연 누설의 발생을 방지한다. TFT(10)의 게이트 전극(20)이 게이트 절연층(66)을 개재하여 용량결합된 제1 반도체층(15)과, 보유 용량 Csc의 보유 용량 라인(42)이 게이트 절연층(66)을 개재하여 용량결합된 제2 반도체층(16)을 서로 분리함과 함께, 제1 반도체층(15)과 제2 반도체층(16)을 메탈 배선(40)으로 접속하였다. 즉, TFT(10)의 게이트 전극(20)은 제1 반도체층(15)에 용량 결합하고, 보유 용량 Csc의 보유 용량 라인(42)은 제2 반도체층(16)에 각각 용량 결합하도록 했기 때문에, 그 결합으로 각각의 반도체층의 전위가 변화하기 때문에, 게이트 절연층(66)에 큰 전위차가 발생되지 않아, 절연 파괴나 절연 누설의 발생이 방지된다.
보유 용량, 전위차, 절연 파괴, 절연 누설

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에 따른 액정 표시 장치의 일 화소의 평면 구조를 나타내는 도면.
도 2는 도 1의 X-X에 따른 위치에서의 단면 구조를 나타내는 도면.
도 3은 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법을 설명하는 단면도.
도 4는 종래예에 따른 액정 표시 장치의 구성도.
도 5는 종래예에 따른 액정 표시 장치의 일 화소의 평면 구조를 나타내는 도면.
도 6은 도 5의 Y-Y선을 따른 위치에서의 단면 구조를 나타내는 도면.
도 7은 종래예에 따른 액정 표시 장치의 제조 방법을 설명하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
15 : 제1 반도체층
16 : 제2 반도체층
20 : 게이트 라인
22 : 데이터 라인
24 : 화소 전극
42 : 보유 용량 라인
43 : 메탈 배선
본 발명은 기판 위에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터에 인접하여 형성되고, 이 박막 트랜지스터를 통해서 공급되는 전압을 보유하는 보유 용량을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
도 4는 종래예의 액정 표시 장치의 구성도이다. 액정 패널(100)은 n행 m열 매트릭스로 배치된 복수의 화소를 구비하고, 각 화소는 화소 선택용 박막 트랜지스터 TFT(10)(이하, TFT(10)라고 함), 액정 LC 및 보유 용량 Csc로 이루어져 있다.
TFT(10)의 게이트에는 행 방향으로 연장된 게이트 라인(20)이 접속되고, 그 드레인에는 열 방향으로 연장된 데이터 라인(22)이 접속되어 있다. 각 행의 게이트 라인(20)에는 수직 드라이브 회로(V 드라이브 회로)(130)로부터 게이트 주사 신호가 순차적으로 공급되고, 이에 따라 화소 선택 트랜지스터가 선택된다. 또한, 데이터 라인(22)에는 수평 드라이브 회로(H 드라이브 회로)(140)로부터의 드레인 주사 신호에 따라, 비디오 신호가 공급되어, TFT(10)를 통해서 액정 LC에 인가된다. 여기서, 보유 용량 Csc는 TFT(10)를 통해서 공급되는 비디오 신호를 보유하기 위해서 이용된다.
도 5는 상기 화소의 평면도를 도시한다. 또한, 도 6은 도 5에서의 Y-Y선을 따른 단면도를 도시한다. 또, 도 5는 제1 기판(100)의 이면에서 바라본 평면도이다. 이 액정 표시 장치는 유리 등의 투명 절연 재료가 이용된 제1 기판(100)과 제2 기판(500)과의 사이에 액정(200)이 끼워져 접합되어 구성되어 있다.
화소에 있어서, TFT(10)의 반도체층(14)(예를 들면, 폴리실리콘층)은 굴곡져 있으며, 행 방향으로 직선적으로 연장되는 게이트 라인(20)과 2개소에서 교차하고 있다. 이 2개의 교차 부분에서 반도체층(14)에는 채널 영역(14c)이 구성된다. 또한, 게이트 라인(20)은, 소위 더블 게이트를 구성한다.
게이트 전극과 채널 영역(14c)과의 사이에는 게이트 절연층(66)이 형성되어 있다. 반도체층(14)의 드레인 영역(14d)은 층간 절연막(68) 및 게이트 절연층(66)에 형성된 컨택트홀 C0을 통하여 열 방향으로 연장되는 데이터 라인(22)에 접속된다.
그리고, TFT(10)의 소스 영역(14s)은 층간 절연막(68) 및 게이트 절연층(66)에 형성된 컨택트홀 C1을 통하여, 메탈 배선(40)에 접속되어 있다. 이 메탈 배선(40)은 데이터 라인(22)과 동일한 층(예를 들면, 알루미늄층)으로 층간 절연막(68) 상에 형성되어 있다. 또한, 이 메탈 배선(40)은 메탈 배선(40) 상에 형성된 평탄화 절연막(72)에 형성된 컨택트홀 C2를 통하여 상층의 화소 전극(24)에 접속되어 있다.
또한, 보유 용량 라인(42)은 게이트 라인(20)과 동일한 층(예를 들면, 몰리브덴막, 크롬막)으로 구성되고, 행 방향으로 직선적으로 연장되어, 반도체층(14)의 일부와 게이트 절연층(66)을 사이에 두고 중첩되어 있으며, 이 중첩 부분은 보유 용량 Csc로 구성되어 있다.
또, 상술한 액정 표시 장치에 대해서는, 예를 들면 이하의 특허 문헌 1에 기재되어 있다.
[특허 문헌 1]
일본 특개평1-129234호 공보
그러나, 상기한 액정 표시 장치의 제조 공정에서, TFT(10)의 게이트 전극 아래의 게이트 절연층(66)이 절연 파괴나 절연 누설 불량이 발생하는 경우가 있었다. 그 원인에 대하여 이하에 설명한다.
도 7은 액정 표시 장치의 제조 공정을 나타내는 단면도로서, 도 5의 Y-Y선을 따른 단면도에 대응하고 있다. 게이트 라인(20) 및 보유 용량 라인(42)의 가공에는 드라이 에칭이 이용되지만, 그 때에 게이트 라인(20) 및 보유 용량 라인(42)에 정전기가 축적된다. 또한, 그 후 게이트 라인(20)을 마스크로 하여, 반도체층(14)에 비소나 인과 같은 N형 불순물을 이온 주입하여 소스 영역(14s) 및 드레인 영역(14d)을 형성할 때에도, 차지 업 현상이 발생하여, 게이트 라인(20) 및 보유 용량 라인(42)에 정전기가 축적된다. 게이트 라인(20) 및 보유 용량 라인(42)은 액정 패널(100)을 횡단하도록 연장되어 있기 때문에, 특히 정전기를 띠기 쉽다.
그러면, 게이트 라인(20) 및 보유 용량 라인(42)의 전위는 상승하고, 이들과 용량결합되어 있는 반도체층(14)의 전위도 상승한다. 이 상태에서, 예를 들면 보유 용량 라인(42)이 방전된다. 이러한 방전은 보유 용량 라인(42)과 근접한 V 드 라이브 회로(130)의 패턴과의 사이에서 일어나기 쉽다. 그러면, 보유 용량 라인(42)의 전위가 급격히 저하되고, 이와 용량결합되어 있는 반도체층(14)의 전위도 급격히 저하된다. 그리고, 게이트 라인(20)과 반도체층(14) 사이의 게이트 절연층(66)에 큰 전위차가 발생하여, 예를 들면 도 7의 A 점에서, 절연 파괴나, 절연 누설 불량을 발생하기에 이른다. 이 때문에, 완성 후의 액정 표시 장치로 표시를 행할 때에, 선 결함이나 점 결함이라는 표시 불량을 발생하고 있었다.
따라서, 본 발명은 도 1에 도시한 바와 같이, TFT(10)의 게이트 전극(20)이 게이트 절연층(66)을 개재하여 용량결합된 제1 반도체층(15)과, 보유 용량 Csc의 보유 용량 라인(42)이 게이트 절연층(66)을 개재하여 용량결합된 제2 반도체층(16)을 서로 분리함과 함께, 제1 반도체층(15)과 제2 반도체층(16)을 메탈 배선(40)으로 접속한 것을 특징으로 한다.
즉, 종래예에서는 TFT(10)의 게이트 전극(20) 및 보유 용량 라인(42)의 양방이 1개의 반도체층(14)에 용량 결합하는 반면, 본 발명에서는 TFT(10)의 게이트 전극(20)은 제1 반도체층(15)에 용량 결합하고, 보유 용량 Csc의 보유 용량 라인(42)은 제2 반도체층(16)에 각각 용량 결합하도록 했기 때문에, 그 결합으로 각각의 반도체층의 전위가 변화하므로, 게이트 절연층(66)에 큰 전위차가 발생되지 않아, 절연 파괴나 절연 누설의 발생이 방지된다.
〈실시예〉
다음으로, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다. 본 실시예의 액정 표시 장치는, 기본적으로는 도 4와 동일한 전체 구성을 이루고 있다. 도 1은 액정 표시 장치의 일 화소의 평면도를 도시한다. 또한, 도 2는 도 1에서의 X-X에 따른 단면도를 도시한다. 도 1은 제1 기판(100)의 이면에서 바라본 평면도이다. 도 5 및 도 6과 동일한 구성 부분에 대해서는 동일 부호를 붙여 그 설명을 생략한다.
TFT(10)의 제1 반도체층(15)(예를 들면, 폴리실리콘층)은 행 방향으로 직선적으로 연장되는 게이트 라인(20)과 2개소에서 교차하도록 절첩되어 있다. 이 2개의 교차 부분에서 제1 반도체층(15)에는 채널 영역(15c)이 구성된다. 또한, 게이트 라인(20)은 소위 더블 게이트를 구성한다. 여기서, 제1 반도체층(15)은 도 1의 절첩(반환)선 P-P에 대하여 좌우 대칭이 되도록 절첩되어 있다.
게이트 전극과 채널 영역(15c)과의 사이에는 게이트 절연층(66)이 형성되어 있다. 제1 반도체층(15)의 드레인 영역(15d)은 층간 절연막(68) 및 게이트 절연층(66)에 형성된 컨택트홀 C0을 통하여 열 방향으로 연장되는 데이터 라인(22)에 접속된다.
그리고, TFT(10)의 소스 영역(15s)은 층간 절연막(68) 및 게이트 절연층(66)에 형성된 컨택트홀 C1을 통하여, 메탈 배선(43)에 접속되어 있다. 이 메탈 배선(43)은 데이터 라인(22)과 동일한 층(예를 들면, 알루미늄층)으로 층간 절연막(68) 상에 형성되어 있다. 또한, 이 메탈 배선(43)은 메탈 배선(43) 상에 형성된 평탄화 절연막(72)에 형성된 컨택트홀 C3을 통하여 상층의 화소 전극(24)에 접속되어 있다.
또한, 보유 용량 라인(42)은 게이트 라인(20)과 동일한 층(예를 들면, 몰리브덴막, 크롬막)으로 구성되고, 행 방향으로 직선적으로 연장되어 있다. 그리고, 보유 용량 라인(42)은 제1 반도체층(15)과는 서로 분리된 제2 반도체층(16)과 게이트 절연층(66)을 사이에 두고 중첩되어 있으며, 이 중첩 부분은 보유 용량 Csc로서 구성되어 있다.
또한, 제2 반도체층(16)은 층간 절연막(68) 및 게이트 절연층(66)에 형성된 컨택트홀 C2를 통하여, 메탈 배선(43)에 접속되어 있다. 즉, 제1 반도체층(15)과 제2 반도체층(16)은 서로 분리되어 있지만, 메탈 배선(43)에 의해 접속되어 있다.
도 3은 이 액정 표시 장치의 제조 공정을 나타내는 단면도이다. 이 도면은 도 2의 X-X를 따른 단면도에 대응하고 있다. 도 1∼도 3을 참조하면서, 이 액정 표시 장치의 제조 방법에 대하여 설명한다.
우선, 제1 기판(100) 상에, 서로 분리된 제1 반도체층(15) 및 제2 반도체층(16)을 인접하여 형성한다. 이 공정에서는, 제1 기판(100) 상에 예를 들면 비정질 실리콘층을 형성하여, 이것을 레이저 어닐링으로 다결정화한 후에, 패터닝함으로써 형성된다.
다음으로, 제1 반도체층(15) 및 제2 반도체층(16) 상에, 예를 들면 CVD법에 의해 SiO2층으로 이루어지는 게이트 절연층(66)을 형성한다. 그리고, 제1 반도체층(15) 상에 게이트 절연층(66)을 개재하여 게이트 전극(20)(게이트 라인)을 형성하고, 제2 반도체층(16) 상에 게이트 절연층(66)을 개재하여 보유 용량 전극(42)(보 유 용량 라인)을 형성한다. 이 공정에서는, 게이트 절연층(66) 상에 몰리브덴막 또는 크롬막을 형성하여, 이것을 드라이 에칭하고, 게이트 전극(20)(게이트 라인) 및 보유 용량 전극(42)(보유 용량 라인)을 형성한다.
다음으로, 이온 주입에 의해, 제1 반도체층(15) 내에 소스 영역(15s) 및 드레인 영역(15d)을 형성한다. 여기서, 소위 LDD 구조로 하는 경우에는, 우선 게이트 전극(20)을 마스크로 하여 이온 주입을 하여 저농도의 소스 영역 및 드레인 영역을 형성하고, 그 후 게이트 전극(20)의 측벽에 측벽 스페이서를 형성하여, 게이트 전극(20) 및 이 측벽 스페이서를 마스크로 하여 이온 주입을 하여 고농도의 소스 영역 및 드레인 영역을 형성한다.
상기 드라이 에칭 공정 및 이온 주입 공정에서, 게이트 라인(20) 및 보유 용량 라인(42)에 정전기가 축적되지만, 본 발명에서는 TFT(10)의 게이트 전극(20)은 제1 반도체층(15)에 용량 결합하고, 보유 용량 Csc의 보유 용량 라인(42)은 제2 반도체층(16)에 각각 용량 결합하도록 했기 때문에, 그 결합으로 각각의 반도체층의 전위가 변화되므로, 게이트 절연층(66)에 큰 전위차가 발생되지 않아, 절연 파괴나 절연 누설의 발생이 방지된다.
예를 들면, 정전기에 의해 게이트 라인(20) 및 보유 용량 라인(42)의 전위는 상승하고, 이와 용량결합되어 있는 제1 반도체층(15) 및 제2 반도체층(16)의 전위도 상승한다. 이 상태에서, 보유 용량 라인(42)이 방전된다. 그러면, 보유 용량 라인(42)의 전위가 급격히 저하되고, 이와 용량결합되어 있는 제2 반도체층(16)의 전위도 급격히 저하된다.
그러나, 제1 반도체층(15)은 제2 반도체층(16)과 분리되어 있기 때문에, 제2 반도체층(16)의 전위가 저하되지 않는다. 따라서, 게이트 절연층(66)에 큰 전위차가 발생되지 않아, 절연 파괴나 절연 누설의 발생이 방지된다.
그 후, 전면에 층간 절연막(68)을 형성한다. 그리고, 제1 반도체층(15) 및 제2 반도체층(16) 상에 각각 제1 컨택트홀 C1 및 제2 컨택트홀 C2을 형성한다. 그리고, 이들 컨택트홀을 통하여 제1 반도체층(15) 및 제2 반도체층(16)을 접속하는 메탈 배선(43)을 형성한다.
또한, 전면에 평탄화 절연막(72)을 형성한다. 그리고, 메탈 배선(43) 상에 제3 컨택트홀 C3을 형성하고, 이 제3 컨택트홀 C3을 통하여 메탈 배선(43)과 접속하는 화소 전극(24)을 형성한다. 상기 층간 절연막(68)의 형성 공정, 컨택트홀의 형성 공정에서도 게이트 라인(20) 및 보유 용량 라인(42)에 정전기가 축적되지만, 상기한 바와 마찬가지의 메카니즘에 의해, 게이트 절연층(66)의 절연 파괴나 절연 누설의 발생이 방지된다.
또한, 상술한 바와 같이, 제1 반도체층(15)은 도 1의 절첩(반환)선 P-P에 대하여 좌우 대칭이 되도록 절첩되어 있다. 이것은 전하 축적의 밸런스를 취하기 위함이며, 이에 의해 더욱 효과적으로 게이트 절연층(66)의 절연 파괴 등을 방지할 수 있다.
이와 같이, 게이트 절연층(66)의 정전 파괴가 일어나기 쉬운 공정은 게이트 전극 형성 시부터 컨택트홀 형성 시까지이며, 구체적으로는 게이트 전극(20) 형성 시, 이온 주입 시, 층간 절연막 형성 시, 컨택트홀 형성 시이지만, 본 발명은 이들 공정에서의 정전기 대책으로서 유효하다.
또한, 본 실시예에서는 액정 표시 장치를 예로 들어 설명하였지만, 본 발명은 이에 한정되지 않고, 박막 트랜지스터와, 이 박막 트랜지스터를 통해서 공급되는 전압을 보유하는 보유 용량을 갖는 반도체 장치에 널리 적용할 수 있는 것이다. 예를 들면, 액정 표시 장치 외에, 구동용 박막 트랜지스터와 보유 용량을 갖는 유기 EL 표시 장치에 적용할 수 있다.
본 발명에 따르면, 박막 트랜지스터의 게이트 전극은 제1 반도체층에 용량 결합하고, 보유 용량의 보유 용량 전극은 제2 반도체층에 각각 용량 결합하는 것으로 하였기 때문에, 그 결합으로 각각의 반도체층의 전위가 변화하기 때문에, 게이트 절연층에 큰 전위차가 발생되지 않아, 절연 파괴나 절연 누설의 발생이 방지된다.

Claims (6)

  1. 동일 기판상에 형성된, 게이트 주사 신호를 출력하는 수직 드라이브 회로와,
    상기 수직 드라이브 회로와 접속되어, 상기 게이트 주사신호가 되는 공급되는 게이트 라인과,
    상기 게이트 라인을 통해 공급되는 상기 게이트 주사신호에 의해 구동이 제어되는 박막 트랜지스터와,
    상기 박막 트랜지스터와 접속되는 보유 용량과,
    상기 보유 용량과 접속되는 보유 용량 라인과,
    상기 박막 트랜지스터를 포함하는 반도체 장치의 제조 방법으로서,
    제1 반도체층과, 상기 보유 용량을 구성하는 제2 반도체층을 상기 기판상에 분리해서 형성하는 공정과,
    상기 제1 및 제2 반도체층 상에 절연층을 형성하는 공정과,
    상기 제1의 반도체층 상에 상기 절연층을 개재하여 상기 게이트 라인을, 상기 제2의 반도체층 상에 상기 절연층을 개재하여 상기 보유 용량 라인을, 상기 게이트 라인과 상기 보유 용량 라인은 병행하게 형성하는 공정과,
    이온 주입에 의해 상기 제1 반도체층 내 소스 영역 및 드레인 영역을 형성하는 공정과,
    전면에 층간 절연막을 형성하는 공정과,
    상기 제1 및 제2 반도체층 상에 각각 제1 및 제2 컨택트홀을 형성하는 공정 과,
    상기 제1 및 제2 컨택트홀을 통하여 상기 제1 및 제2 반도체층과 접속하는 메탈 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제 1항에 있어서,
    전면에 평탄화 절연막을 형성하는 공정과,
    상기 메탈 배선 상에 제3 컨택트홀을 형성하는 공정과,
    상기 제3의 컨택트홀을 통하여 상기 메탈 배선과 접속하는 화소 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 메탈 배선은 알루미늄으로 형성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 2항에 있어서,
    상기 화소 전극은 투명 전극으로 형성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 게이트 라인과 상기 보유 용량 라인은 병행하여 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 반도체층은 폴리실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020060036203A 2002-11-11 2006-04-21 반도체 장치의 제조 방법 Expired - Fee Related KR100607621B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002326412A JP2004165241A (ja) 2002-11-11 2002-11-11 半導体装置及びその製造方法
JPJP-P-2002-00326412 2002-11-11

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020030079063A Division KR100600694B1 (ko) 2002-11-11 2003-11-10 반도체 장치

Publications (2)

Publication Number Publication Date
KR20060066682A KR20060066682A (ko) 2006-06-16
KR100607621B1 true KR100607621B1 (ko) 2006-08-02

Family

ID=32805327

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020030079063A Expired - Fee Related KR100600694B1 (ko) 2002-11-11 2003-11-10 반도체 장치
KR1020060036203A Expired - Fee Related KR100607621B1 (ko) 2002-11-11 2006-04-21 반도체 장치의 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020030079063A Expired - Fee Related KR100600694B1 (ko) 2002-11-11 2003-11-10 반도체 장치

Country Status (5)

Country Link
US (1) US7148545B2 (ko)
JP (1) JP2004165241A (ko)
KR (2) KR100600694B1 (ko)
CN (1) CN1257557C (ko)
TW (1) TWI229942B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101133760B1 (ko) 2005-01-17 2012-04-09 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치
KR101112549B1 (ko) * 2005-01-31 2012-06-12 삼성전자주식회사 박막 트랜지스터 표시판
JP2007188936A (ja) 2006-01-11 2007-07-26 Epson Imaging Devices Corp 表示装置
US7863612B2 (en) * 2006-07-21 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Display device and semiconductor device
KR100873702B1 (ko) * 2007-04-05 2008-12-12 삼성모바일디스플레이주식회사 평판 디스플레이용 박막 트랜지스터 및 그 제조방법
CN101965607B (zh) * 2007-12-28 2013-08-14 夏普株式会社 辅助电容配线驱动电路和显示装置
WO2009084280A1 (ja) * 2007-12-28 2009-07-09 Sharp Kabushiki Kaisha 表示駆動回路、表示装置及び表示駆動方法
EP2226938A4 (en) * 2007-12-28 2011-07-20 Sharp Kk SEMICONDUCTOR DEVICE AND DISPLAY DEVICE
US8675811B2 (en) * 2007-12-28 2014-03-18 Sharp Kabushiki Kaisha Semiconductor device and display device
JP5514418B2 (ja) * 2008-09-05 2014-06-04 株式会社ジャパンディスプレイ 液晶表示装置
JP5766481B2 (ja) * 2011-03-29 2015-08-19 株式会社Ｊｏｌｅｄ 表示装置および電子機器
KR101486038B1 (ko) 2012-08-02 2015-01-26 삼성디스플레이 주식회사 유기 발광 표시 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3252299B2 (ja) * 1993-02-02 2002-02-04 富士通株式会社 薄膜トランジスタマトリクスおよびその製造方法
US5880991A (en) * 1997-04-14 1999-03-09 International Business Machines Corporation Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure
US6055460A (en) * 1997-08-06 2000-04-25 Advanced Micro Devices, Inc. Semiconductor process compensation utilizing non-uniform ion implantation methodology
KR100274546B1 (ko) 1998-08-21 2000-12-15 윤종용 박막 트랜지스터 및 그 제조 방법
US6181398B1 (en) * 1998-09-03 2001-01-30 International Business Machines Corporation Multiple pixel driven mirror electrodes for improved aperture ratio of reflective displays
US6187684B1 (en) * 1999-12-09 2001-02-13 Lam Research Corporation Methods for cleaning substrate surfaces after etch operations
JP4776759B2 (ja) 2000-07-25 2011-09-21 株式会社半導体エネルギー研究所 液晶表示装置およびその作製方法
SG138468A1 (en) * 2001-02-28 2008-01-28 Semiconductor Energy Lab A method of manufacturing a semiconductor device
JP2002296619A (ja) 2001-03-30 2002-10-09 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
TW575777B (en) * 2001-03-30 2004-02-11 Sanyo Electric Co Active matrix type display device

Also Published As

Publication number Publication date
CN1499642A (zh) 2004-05-26
US20040155242A1 (en) 2004-08-12
TW200409363A (en) 2004-06-01
TWI229942B (en) 2005-03-21
KR20040041516A (ko) 2004-05-17
KR100600694B1 (ko) 2006-07-19
JP2004165241A (ja) 2004-06-10
KR20060066682A (ko) 2006-06-16
US7148545B2 (en) 2006-12-12
CN1257557C (zh) 2006-05-24

Similar Documents

Publication Publication Date Title
KR100607621B1 (ko) 반도체 장치의 제조 방법
US8652899B2 (en) Method of fabricating pixel structure
JP3941032B2 (ja) 垂直薄膜トランジスタを有する薄膜トランジスタ液晶表示素子
US5365079A (en) Thin film transistor and display device including same
US8188479B2 (en) Pixel electrode structure having via holes disposed on common line with high display quality
US5650637A (en) Active matrix assembly
US7196746B2 (en) Pixel structure and manufacturing method thereof
KR100260359B1 (ko) 액정 표시 장치 및 그 제조방법
US20010030719A1 (en) Liquid crystal dlsplay and manufacturing method therefor
US20060118787A1 (en) Electronic device with electrostatic discharge protection
CN100477170C (zh) 电光装置的制造方法
KR100449849B1 (ko) 액티브 매트릭스형 표시 장치
JP3286843B2 (ja) 液晶パネル
JP3518851B2 (ja) アクティブマトリクス基板の駆動方法
KR100605437B1 (ko) 어레이 기판 및 평면 표시 장치
US6757033B2 (en) Liquid crystal display device and method for manufacturing the same
JP2898509B2 (ja) アクティブマトリックス基板及びその製造方法
US6940480B2 (en) Pixel structure
KR100266884B1 (ko) 트렌치커패시터를갖는투과형액정셀
KR100559219B1 (ko) 박막 트랜지스터 액정표시장치
US20040105042A1 (en) [pixel structure and fabricating method thereof]
KR100551436B1 (ko) 박막 트랜지스터 액정표시장치 및 그의 제조방법
KR100366081B1 (ko) 액티브 매트릭스형 디스플레이장치 및 이의 제조방법
KR100521256B1 (ko) 쌍 박막 트랜지스터를 적용한 액정 표시 장치용 박막 트랜지스터 기판
KR100885839B1 (ko) 액정 표시 소자

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20060421

Patent event code: PA01071R01D

PA0201 Request for examination
PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060712

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060725

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060726

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090708

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100719

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110617

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20120629

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20120629

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130701

Start annual number: 8

End annual number: 8

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20150609