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KR100545212B1 - 적층산화막 구조를 갖는 비휘발성 메모리소자 및 이를이용한 비휘발성 ｓｒａｍ - Google Patents

적층산화막 구조를 갖는 비휘발성 메모리소자 및 이를이용한 비휘발성 ｓｒａｍ Download PDF

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KR100545212B1
KR100545212B1 KR1020030097916A KR20030097916A KR100545212B1 KR 100545212 B1 KR100545212 B1 KR 100545212B1 KR 1020030097916 A KR1020030097916 A KR 1020030097916A KR 20030097916 A KR20030097916 A KR 20030097916A KR 100545212 B1 KR100545212 B1 KR 100545212B1
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동부아남반도체 주식회사
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Abstract

본 발명은, 프로그램 속도가 빠르면서 데이터저장에 필요한 정전압을 감소시킬 수 있는 비휘발성 SRAM을 제공한다.
본 발명의 다른 특징에 따른 비휘발성 SRAM의 메모리셀은, SRAM부와 비휘발성메모리부를 포함한다. 전원이 오프되면, SRAM부의 데이터노드의 데이터레벨은 이 데이터노드에 각각 연결된 패스트랜지스터를 통하여 비휘발성메모리소자에 프로그램되고, 전원이 온 되면 비휘발성메모리소자에 프로그램된 데이터레벨은 패스트랜지스터를 통하여 다시 데이터노드로 소환된 후, 비휘발성메모리소자에 프로그램된 상태는 소거된다. 여기서 비휘발성메모리소자는 터널산화막, 저장산화막 및 차단산화막으로 구성된 적층산화막구조를 가진다. 또한, SRAM부가 형성되는 전위우물과 상기 불휘발성메모리부가 형성되는 전위우물은 전기적으로 절연되며, 비휘발성메모리부가 형성되는 전위우물에는 프로그램, 소환, 제거 동작 중에 바이어스전압의 인가된다.
본 발명에 따르면, 프로그램 속도가 매우 빠르기 때문에 전원이 오프될 경우 일정전압을 일정 시간동안 유지시키기 위한 커패시터 용량을 상당히 줄일 수 있다.
비휘발성, SRAM, nvSRAM, SONOS, 적층산화막

Description

적층산화막 구조를 갖는 비휘발성 메모리소자 및 이를 이용한 비휘발성 ＳＲＡＭ{Non-volatile memory device with oxide stack and non-volatile SRAM using the same}
도 1은 종래의 nvSRAM의 단위 메모리셀(10)의 등가회로도를 개략적으로 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 적층산화막 구조를 갖는 비휘발성 메모리소자(100)의 구조를 보여주는 단면도이다.
도 3은 본 발명의 실시예에 따른 OS트랜지스터(100)를 채용한 nvSRAM의 단위셀 등가회로도이다.
도 4는 본 발명에 따른 nvSRAM의 프로그램 동작에서 발생할 수 있는 정전류패스를 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 OS트랜지스터를 이용한 nvSRAM의 제조공정단면구조를 보여주는 단면도이다.
본 발명은, 비휘발성 SRAM(Non-Volatile Static Random Access Memory, 이하 nvSRAM이라고 명명함)에 관한 것으로, 특히 적층산화막 구조를 갖는 비휘발성 메모리소자(non-volatile memory device)를 이용한 nvSRAM에 관한 것이다.
지난 수년동안, 전력이 차단되었을 때 데이터가 상실되지 않는 nvSRAM가 유용하게 사용되고 있다. nvSRAM의 단위셀에는, 비휘발성 데이터를 유지하기 위한 비휘발성 기억소자(non-volatile memory device)인 비휘발성 회로 및 휘발성 데이터의 독출 및 기록 동작을 위한 휘발성 기억소자(volatile memory device)인 SRAM을 포함한다.
도 1은 종래의 nvSRAM의 단위 메모리셀(10)의 등가회로도를 개략적으로 보여주는 도면이다.
셀(10)은, 한 쌍의 액세스트랜지스터(30 및 32) 및 래치회로(33)로 형성된 SRAM(12) 및 한 쌍의 비휘발성 기억회로(non-volatile memory circuit, 이하 NVM이라 명명함)(14)를 포함한다.
래치회로(33)는 2개의 NMOS트랜지스터와 2개의 PMOS트랜지스터가 서로 크로스 결합형으로 연결되는 일반적인 구성된다.
서로 반대되는 진수데이터(data true)레벨 및 보수데이터(data complement)레벨의 신호를 데이터노드(20) 및 데이터노드(22) 각각에 출력한다.
액세스트랜지스터(30 및 32)의 채널은 각각 데이터노드(20 및 22)와 신호선(BT 및 BC)사이에 연결된다. 신호선(BT)은 진수데이터레벨을 위한 비트라인이고, 신호선(BC)은 보수데이터레벨을 위한 비트라인이다. 비트라인(BT 및 BC)은 어레이에 있는 단일의 수직칼럼에서 겹쳐진 모든 셀에 까지 연장되어 있다. 셀의 각 수직칼럼은 공통된 한쌍의 비트라인을 갖는다.
액세스트랜지스터(30 및 32)의 제어는 신호선(WL)에 인가된 신호에 의해 행해진다. 이 신호선(WL)은 어레이에 있는 단 하나의 로우 내에 겹쳐져 있는 모든 셀의 모든 다른 액세스트랜지스터의 모든 게이트와 액세스 트랜지스터(30 및 32)의 게이트단자에 공통으로 연결되는 워드라인이다.
NVM(14)는 각각의 데이터노드(20 및 22)에 연결되어서 전원이 차단될 때 데이터노드(20 및 22)에 있는 데이터가 휘발되지 않게 저장하는 회로이다.
NVM(14)는, 소환트랜지스터(41a 및 42a), SONOS트랜지스터(41b 및 42b) 패스트랜지스터(41c 및 42c)를 포함하는 한 쌍의 트라이게이트(Trigate)(41, 42)로 구성된다.
SONOS트랜지스터(41b 및 42b)는 래치회로(33)에 저장되어 있는 데이터레벨들이 휘발되지 않도록 데이터노드(20, 22)의 레벨을 저장하고, 신호(Vse)에 따라 SONOS트랜지스터(41b 및 42b)에 저장된 데이터레벨은 제거된다.
소환트랜지스터(41a 및 42a)는 신호(Vrcl)의 제어에 따라 SONOS트랜지스터(14b 및 42b)에 저장된 데이터레벨을 소환하여 래치회로(33)에 기록한다.
패스트랜지스터(41c 및 42c)는 신호(Vpas)의 제어에 따라 래치회로(33)에서 형성되는 진수 및 보수데이터레벨의 상태를 읽도록 하거나 SONOS트랜지스터(41b 및 42b)에 저장된 데이터레벨을 래치회로(33)로 기록한다.
종래의 nvSRAM(10)의 동작에 대하여 설명한다.
전원이 공급되어 nvSRAM(10)이 정상적으로 동작하고 있을 때는 신호(Vrcl, Vpas, Vse)는 모두 0[V]로 하여 트라이게이트(41 및 42)의 모든 트랜지스터를 오프시킨다. 따라서 SONOS트랜지스터(41b, 42b)는 SRAM 래치회로(33)에서 격리되어 래치회로(33)의 데이터노드레벨의 상태 변화에 영향을 받지 않는다.
그러나, 전원이 오프되면, nvSRAM(10)는 소거동작(Erase Mode)와 프로그램동작(Program Mode)를 차례로 거치면서 래치회로(33)의 데이터노드의 레벨상태를 각각의 SONOS 트랜지스터(41b, 42b)에 저장 또는 소거한다.
우선 소거동작에서, SONOS트랜지스터(41b, 42b)의 게이트에 -10~-15[V](이 전압은 소거속도, 소거시간, ONO 구조 등에 의해 다를 수 있음)을 인가하고 Vrcl에 0[V], Vpas에 0[V]를 일정시간 동안 가한다. 일반적인 경우 소거동작에서 바이어스가 가해지는 시간은 10[msec]미만인 경우가 많다.
이러한 소거동작의 바이어스 조건에서 소환트랜지스터(41a, 42a)와 패스트랜지스터(41c, 42c)는 모두 오프상태가 되고, SONOS트랜지스터(41b, 42b)는 축적동작(Accumulation Mode)로 들어가게 되고 SONOS트랜지스터(41b, 42b)의 게이트에 인가된 전압에 의한 대부분의 전계가 ONO층에 집중되게 된다.
이렇게 ONO층에 인가된 강한 전계에 의하여, SONOS 게이트가 위치한 실리콘 기판 표면에 축적된 정공들은 SONOS트랜지스터의 터널 산화막을 터널링하여 질화막내에 존재하는 트랩에 트랩핑되고, 질화막 내에 트랩되어 있던 전자들은 터널 산화막을 터널링하여 실리콘 기판으로 빠져나가 SONOS 트랜지스터의 문턱전압이 낮아지는 소거상태가 된다.
다음, 프로그램 동작은 SONOS트랜지스터(41b, 42b)의 게이트에 +10~+15[V](SONOS 게이트에 가해지는 양전압의 프로그램 전압은 프로그램속도, 프로그램시간, ONO Stack 구조 등의 요인에 의해 변할 수 있음)를 인가하고, Vrcl에 0[V]를 Vpas에 “H”(여기서 “H”라 High 상태를 나타내는 것으로 Logic에서 High 상태로 인지하는 전압을 말함. 대개의 경우 2.5[V]에 해당됨)를 일정시간 동안 가한다. 일반적인 경우 프로그램동작에서 바이어스가 가해지는 시간은 10[msec]미만인 경우가 많다.
이러한 프로그램 동작의 바이어스 조건에서, 소환트랜지스터는 오프상태가 되어 Vcc 전압은 영향을 미치지 못하게 된다. 패스트랜지스터(41c, 42c)는 래치회로(33)의 데이터노드(20, 22)에 저장되어 있는 각각의 “H”, “L” 상태에 따라서 온/오프 상태가 결정된다.
예컨대, 도 1에서, 데이터노드(20)에 “H”가, 데이터노드(22)에 “L”이 저장되어 있다고 가정하면, 데이터노드(20)에 연결되어 있는 패스트랜지스터(41c)의 게이트에는 H레벨의 Vpas가 인가되고 소스는 H레벨의 데이터노드(20)가 연결되므로, 게이트와 소스와의 전압차가 거의 0[V]가 된다. 따라서 패스트랜지스터(41c)는 오프상태가 되며 SONOS트랜지스터(41b)의 게이트에 인가된 양전압에 의해 SONOS 게이트 아래 실리콘 기판은 깊은 공핍(Deep Depletion) 상태에 들어간다.
이런 깊은 공핍(Deep Depletion)상태에서는 SONOS트랜지스터(41b)의 게이트에 걸어준 양전압(Vse)에 의한 전계가 공핍영역에 대부분 걸려 실제 ONO층에는 전계가 거의 인가되지 않기 때문에 전자가 터널 산화막을 터널링하여 질화막의 트랩 에 트랩핑되는 프로그램 동작이 발생하지 않는다. 이러한 현상을 동적기록금지(Dynamic Write Inhibition, 이하 DWI라고 명명함)라고 부른다.
깊은 공핍현상은 비평형상태에서 발생하는 것이기 때문에 시간이 지남에 따라 평형상태로 돌아감에 따라 깊은 공핍현상은 사라져 더 이상 DWI 현상이 발생하지 않는다.
다시 말해 프로그램 초기에는 DWI에 의해 프로그램이 이루어지지 않다가 일정시간이 지나고 나면 DWI 현상이 사라져 프로그램이 이루어진다. 디바이스 구조에 따라 DWI특성이 달리 나타나는데 대개의 경우 DWI는 1~100[msec] 시간동안 지속된다.
한편, 패스트랜지스터(42c)는, 게이트에 H레벨의 Vpas가 인가되고 소스에 L레벨의 데이터노드(22)에 연결되어 있으므로, 게이트와 소스 전압차가 거의 “H”[V]가 되어 온상태가 된다.
SONOS 게이트 아래 실리콘 기판은 거의 “L”[V](대부분 0[V]에 가까움)가 되어 SONOS 게이트에 걸어준 프로그램 전압의 대부분이 ONO 층에 걸리게 되어 실리콘 기판 표면에 모인 전자들이 터널 산화막을 터널링하여 질화막의 트랩에 트랩핑되는 프로그램 동작이 발생하고 이렇게 트랩된 전자들이 SONOS 트랜지스터의 문턱전압을 높이게 된다.
따라서 이렇게 프로그램동작에서 SONOS 트랜지스터(41b)는 DWI에 의해 프로그램 동작이 억제되어 초기에 소거된 상태를 그대로 유지하여 낮은 문턱전압을 가지게 되고, SONOS 트랜지스터(42b)는 프로그램 동작이 실시되어 높은 문턱전압을 가지게 된다.
그런 다음, 전원이 켜지면, SONOS트랜지스터(41b, 42b)에 저장되어 있는 데이터를 래치회로(33)로 불러오는 소환동작(Recall Operation)이 수행된다.
소환동작은 Vse에 0[V], Vrcl에 “H”, Vpas에 “H”가 인가된다.
상기 소환동작 바이어스 조건에서. Vrcl와 Vpas가 모두 “H”이므로, 소환트랜지스터(41a, 42a)와 패스트랜지스터(41c, 42c) 모두 On상태가 된다.
소거된 상태인 SONOS트랜지스터(41b)는 On상태가 됨으로 전류가 흘러 데이터노드(20)는 “H”상태가 된다. 그리고 프로그램된 SONOS트랜지스터(42b)는 오프상태가 됨으로 전류가 흐르지 않아 데이터노드(22)는 “L”상태가 된다.
따라서 상기 소거동작, 프로그램동작, 소환동작을 거치면서 nvSRAM(10)으로 구성된 메모리장치가 전원이 차단되더라도 SRAM의 데이터를 안전하게 NVM(14)에 저장할 수 있다.
그러나, 이와 같은 종래의 SONOS소자를 이용한 nvSRAM경우, 데이터 저장시 래치회로의 데이터노드의 상태에 따라 한쪽 데이터노드는 프로그램이 되고 다른 한쪽 데이터노드는 DWI에 의해 프로그램되지 않는다. 이러한 선택적 프로그램동작에서는 프로그램속도뿐만 아니라 DWI특성을 개선시키는 것이 중요하다.
특히, DWI특성을 개선시키는 것이 상당히 어려우며 DWI 매커니즘에 의해 선택적 프로그램 실시할 때 프로그램 시간을 늘리더라도 문턱전압 윈도우(프로그램 되는 SONOS 트랜지스터의 문턱전압과 DWI가 일어나는 SONOS 트랜지스터의 문턱전압 차이)를 일정 전압 이상으로 증가시킬 수 없다.
또한 SONOS 트랜지스터의 터널 산화막의 두께가 매우 작아(대개의 경우 20Å내외) 보유(retention) 특성이 매우 좋지 않으며 상대적으로 SONOS 소자의 프로그램속도가 느려서 전원이 오프상태로 들어갈 경우 SRAM의 데이터 저장에 필요한 일정전압을 일정 시간동안 유지하기 위해 상당히 큰 값의 커패시터를 요구한다.
본 발명이 이루고자 하는 기술적 과제는, 프로그램의 속도가 빠르면 DWI특성을 개선시킬 수 있는 비휘발성 메모리소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 프로그램 속도가 빠르면서 데이터저장에 필요한 정전압을 감소시킬 수 있는 비휘발성 SRAM을 제공하는 것이다.
본 발명의 하나의 특징에 따른 비휘발성 SRAM은, 어레이 형태로 배열된 복수의 단위 메모리셀을 포함하는 비휘발성 SRAM으로서,
상기 메모리셀은,
크로스 결합형으로 연결된 제1트랜지스터 및 제2트랜지스터를 포함하고, 제1트랜지스터의 제어전극과 제2트랜지스터의 드레인전극이 접속된 진수데이터노드 및 제2트랜지스터의 제어전극과 제1트랜지스터의 드레인전극이 접속된 보수데이터노드를 포함하는 SRAM부; 및
상기 진수데이터노드 및 보수데이터노드에 각각 연결되어 상기 SRAM부의 전원공급여부에 응답하여 스위칭되는 제1 및 제2패스트랜지스터; 및, 상기 제1 및 제2패스트랜지스터에 각각 연결되고 상기 SRAM부의 전원공급여부에 응답하여 상기 진수 및 보수데이터노드의 데이터를 각각 저장하는 제1 및 제2비휘발성메모리소자를 포함하는 불휘발성메모리부를 포함하고
상기 불휘발성메모리부가 형성되는 제1웰은 상기 SRAM부가 형성되는 제2웰과 전기적으로 절연된다.
상기 제1웰은 상기 제1웰과 다른 형의 제3웰로 둘러싸일 수 있다.
상기 불휘발성메모리부가 형성되는 웰은 바이어스전압의 인가를 위한 제어선과 연결될 수 있다.
상기 제1 및 제2비휘발성메모리소자는, 소스영역과 드레인 영역의 사이 영역에 형성되는 터널산화막; 상기 터널산화막의 상부에 형성되는 저장산화막; 상기 저장산화막상에 형성되는 차단산화막; 및 상기 차단산화막상에 형성된 게이트를 포함하는 적층산화막구조를 갖는 트랜지스터일 수 있다.
상기 제1 및 제2패스트랜지스터는 상기 제1트랜지스터보다 문턱전압이 높을 수 있다.
본 발명의 다른 특징에 따른 비휘발성 저장장치는, 메모리셀에 저장된 데이터를 비휘발성 데이터로서 기억시키는 비휘발성 저장장치로서,
상기 메모리셀의 데이터노드에 연결되고 제1제어신호에 응답하여 상기 데이터노드의 데이터가 프로그램 또는 소환되도록 동작하는 패스트랜지스터; 및
상기 패스트랜지스터에 연결되고 제2제어신호에 응답하여 상기 데이터노드의 데이터가 프로그램되는 비휘발성메모리소자를 포함하고,
상기 패스트랜지스터 및 비휘발성메모리소자가 형성되는 웰은 바이어스전압 의 인가를 위한 제3제어선과 연결된다.
상기 비휘발성 메모리소자는, 소스영역과 드레인 영역의 사이 영역에 형성되는 터널산화막; 상기 터널산화막의 상부에 형성되는 저장산화막; 상기 저장산화막상에 형성되는 차단산화막; 및 상기 차단산화막상에 형성된 게이트를 포함한다.
상기 패스트랜지스터는 프로그램되는 상기 비휘발성메모리소자를 통하여 흐르는 정전기전류를 차단할 수 있는 문턱전압을 가질 수 있다.
본 발명의 또 다른 특징에 따른 비휘발성 저장장치의 구동방법은, 앞서 설명한 본 발명의 하나의 특징에 따른 비휘발성 저장장치의 구동방법으로서,
a) 상기 제1제어신호로서 오프신호를 인가하고, 상기 제2제어신호로서 소거신호를 인가하여 상기 비휘발성 메모리소자를 소거하는 단계;
b) 상기 제1제어신호로서 온신호를 인가하고, 상기 제2제어신호로서 프로그램신호를 인가하여 상기 패스트랜지스터를 통하여 상기 데이터가 상기 비휘발성 메모리소자에 프로그램되는 단계; 및
c) 상기 제1제어신호로서 온신호를 인가하고 상기 제2제어신호로서 소환신호를 인가하여, 상기 비휘발성 메모리소자에 프로그램된 데이터가 상기 패스트랜지스터를 통하여 소환되는 단계를 포함한다.
상기 a) 단계 동안, 상기 비휘발성 메모리소자에 트랩된 전자들을 소거를 위한 소정의 바이어스전압을 상기 제3제어선에 인가할 수 있다.
상기 제2제어신호의 소환신호는, 프로그램된 비휘발성 메모리소자의 문턱전압과 소거된 비휘발성 메모리소자의 문턱전압의 중간값의 전압일 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
먼저, 도 2는 본 발명의 실시예에 따른 적층산화막구조를 갖는 비휘발성 메모리소자(Oxide Stack Non-volatile memory element, 이하 OS트랜지스터라고 명명함)(100)의 구조를 보여주는 단면도이다.
OS트랜지스터(100)는 P형 기판(101), 드레인(102), 소스(103), 적층산화막(104) 및 게이트(105)를 포함한다.
P형 실리콘 기판(101) 위에 적층산화막(104)과 폴리실리콘게이트(105)가 차례로 증착되어 있으며 게이트 양측면에 소스(103)와 드레인(102)이 형성되어 있다.
여기서 적층산화막(104)은, 터널산화막(106), 저장산화막(107) 및 차단산화막(108)을 포함한다.
터널산화막(106)은 단층으로 되어 있을 수도 있으며, 도 1과 같이 제1터널 산화막(106-1)과 제2터널산화막(106-2)의 이중구조로 되어 있을 수 있다. 마찬가지로 차단산화막(108)도 단층으로 되어 있을 수도 있으며 제1차단산화막(108-1)과 제2차단산화막(108-2)의 이중구조를 되어 있을 수 있다.
터널산화막을 단층으로 사용하는 경우 SiO2, Al2O3, Y2O 3 중 어느 하나로 이루어지는 것이 바람직하다.
이중구조의 터널산화막(206)의 경우, 제1터널산화막(106-1)은 Al2O3, Y2 O3, HfO2, ZrO2, BaZrO2, BaTiO3, Ta2O5 , CaO, SrO, BaO, La2O3, Ce2O3, Pr2O 3, Nd2O3, Pm2O3, Sm2O3, Eu2O3, Gd2 O3, Tb2O3, Dy2O3, Ho2O 3, Er2O3, Tm2O3, Yb2O3 , Lu2O3 중의 어느 하나로 이루어지는 것이 바람직하고 제2터널산화막(106-2)은 SiO2, Al2O3 , Y2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
저장산화막(107)은 HfO2, ZrO2, BaZrO2, BaTiO3, Ta2 O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd2O3, Pm2 O3, Sm2O3, Eu2O3, Gd2O 3, Tb2O3, Dy2O3, Ho2O3 , Er2O3, Tm2O3, Yb2O3, Lu2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
차단산화막을 단층으로 사용하는 경우 SiO2, Al2O3, Y2O 3 중의 어느 하나로 이루어지는 것이 바람직하다
차단산화막을 이중구조로 사용할 경우 제1차단산화막(108-1)은 SiO2, Al2O3 , Y2O3 중의 어느 하나로 이루어지는 것이 바람직하고 제2차단산화막(108-2)은 Al 2O3, Y2O3, HfO2, ZrO2, BaZrO2, BaTiO3 , Ta2O5, CaO, SrO, BaO, La2O3, Ce2O 3, Pr2O3, Nd2O3, Pm2O3, Sm2O3, Eu2O3, Gd2 O3, Tb2O3, Dy2O3, Ho2O 3, Er2O3, Tm2O3, Yb2O3 , Lu2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
프로그램동작의 경우, 열전자주입(Hot Electron Injection) 방식에 의해 열전자들이 터널산화막(106)의 에너지 장벽을 뛰어 넘어 저장산화막(107)에 형성된 전위우물에 주입되어 문턱전압이 올라간다.
그리고 소거동작의 경우, F/N터널링(Tunneling) 방식에 의해 저장 산화막의 전위우물에 저장된 전자들을 실리콘 기판으로 터널링시켜 빼냄으로써 문턱전압이 내려가게 된다.
소환동작의 경우, 게이트(105)에 프로그램 상태의 문턱전압과 소거상태의 문턱전압 중간 정도 되는 전압을 가하여 흐르는 전류를 검출하여 프로그램 상태인지 소거상태인지 판별하게 된다.
도 3은 본 발명의 실시예에 따른 OS트랜지스터(100)를 채용한 nvSRAM의 단위셀 등가회로도이다.
본 발명의 실시예에 따른 nvSRAM(200)의 NVM(214)는 소환트랜지스터가 없는 OS트랜지스터 및 패스트랜지스터로 구성된 디게이트구조(Digate Structure)로 구성된다는 점이 종래기술과 다르다.
nvSRAM(200)은 SRAM(212) 및 NVM(214)를 포함한다.
SRAM(121)는 한 쌍의 액세스트랜지스터(230, 231) 및 래치회로(233)을 포함한다. SRAM(121)의 구조는 종래기술의 SRAM(12)의 구조와 동일하므로 상세한 설명은 생략하기로 한다.
NVM(214)는, 한 쌍의 OS트랜지스터(241b, 242b) 및 한 쌍의 패스트랜지스터(241c, 242c)를 포함한다.
그리고, 종래의 nvSRAM(10)의 구조와 달리 디게이트로 사용되는 패스트랜지스터(241c, 242c) 및 OS트랜지스터(241b, 242b)가 배치되는 P웰(P-well)에 바이어스(Vb)를 별도로 인가하는 구조로 되어 있다. 따라서 SRAM(212)이 배치되는 P웰은 디게이트가 배치되는 P웰에 격리되어야 한다.
즉, 디게이트가 위치한 P웰에는 별도의 바이어스(Vb)를 가하고 SRAM이 위치한 P웰은 웰픽업(Well Pick-up)을 잡을 수 있도록, 각각의 P웰을 따로 만들어 절연시켜야 한다. 이와 같은 구조를 설명할 수 있는 단면 적층구조 및 이의 상세한 설명은 뒤에서 도 5를 참조하여 하기로 한다.
도 3을 참조하여, 본 발명에 따른 nvSRAM(200)의 동작에 대하여 설명한다.
전원이 오프되었다가 다시 온되면, nvSRAM(200)는 소환동작과 소거동작을 차례로 거치면서 OS트랜지스터(241b, 242b)에 저장된 데이터를 래치회로(233)에 불러들이고(Loading), 동시에 OS트랜지스터(241b, 242b)에 저장되어 있던 데이터를 모두 지우게 된다.
우선, 소환동작에 대해 살펴본다.
OS트랜지스터(241b)는 소거상태이며 OS트랜지스터(242b)는 프로그램 상태라고 가정한다. 그리고, Vse에는 프로그램된 OS트랜지스터의 문턱전압과 소거된OS 트랜지스터의 문턱전압의 중간값 Vref[V]를 인가하고, Vb에는 0[V], Vpas에는 H레벨, Vcc에는 +Vcc_rcl의 바이어스를 걸어준다. 여기서 Vcc에 인가하는 +Vcc_rcl경우 너무 높은 전압을 사용하면 소환시 프로그램 동작이 일어날 수 있기 때문에 소환동작 에서 프로그램 동작이 일어나지 않는 전압으로 설정해야 한다.
그러면, 패스트랜지스터(241c, 242c)는 게이트(Vpas)에 H레벨이 인가되어 온상태가 되고, 소거상태인 OS트랜지스터(241b)는 온상태가 되어 Vcc로부터 전류가 흘러 래치회로(233)의 데이터노드(220)는 “H”상태가 된다.
또한, 프로그램된 OS트랜지스터(242b)는 오프상태이므로 전류가 흐르지 않아 래치회로(233)의 데이터노드(222)는 “L”상태가 된다.
이와 같은 소환동작에 의해 OS트랜지스터(241b, 242b)에 저장된 데이터를 래치회로(233)의 데이터노드(220, 222)로 소환하게 된다.
다음에, 소환동작 완료 후 수행되는 소거동작에 대해 살펴본다.
Vse=-Vers[V], Vb=+Vers / 0[V], Vpas=0[V], Vcc=플로팅의 바이어스를 일정시간 동안 걸어주면 패스트랜지스터(241c, 242c)는 오프 상태이므로 OS트랜지스터(241b, 242b)는 축적상태가 되어 Vse와 Vb에 가해진 대분분의 전압이 OS트랜지스터(241b, 242b)의 게이트와 실리콘 기판 사이의 적층산화막에 걸리게 된다.
이렇게 적층산화막에 인가된 강한 전계에 의해 적층산화막의 전위 우물에 갖혀 있던 전자들이 터널링하여 실리콘 기판으로 빠져나가게 되어 OS트랜지스터(241b, 242b)의 문턱전압이 감소하게 된다.
일반적인 비휘발성 소자의 경우 양호한 보유(Retention) 특성을 위해 터널링 산화막의 두께를 100Å내외로 사용하기 때문에 전자의 터널링에 의해 소거시키는 방식은 소거속도가 100[msec] 정도로 매우 느리다. 따라서 전원이 오프되는 시점에 서 소거동작을 실시할 수 없다.
그러나, OS트랜지스터(100)를 이용한 nvSRAM경우 전원이 온된 때, 소환동작 완료 후 반드시 소거 동작을 통해 래치회로(233)와 연결되어 있는 두 개의 OS트랜지스터(241b, 242b)가 모두 소거된다.
다음, 프로그램 동작에 대하여 설명한다.
래치회로(233)의 데이터노드(220)는 “H”레벨이고, 데이터노드(222)는“L”레벨인 상태에서 이 데이터들을 OS트랜지스터(241b, 242b)에 저장하는 프로그램 동작을 설명한다.
먼저, Vse에 +Vpgm[V], Vb에 0[V], Vpas에 H, Vcc에 +Vcc_pgm[V]를 각각 인가한다.
이러한 바이어스 조건에서, 모두 소거가 된 상태인 2개의 OS트랜지스터(241b, 242b)들은 Vse에 의해 온상태가 되며, 패스트랜지스터(241c)의 소스는 H레벨의 데이터노드(220)에 연결되고 게이트는 H레벨의 Vpas가 인가되므로, 패스트랜지스터(241c)의 소스와 게이트의 전압차(Vgs)가 0[V]가 되어 Off상태가 되므로 전류가 흐르지 않는다. 따라서 OS트랜지스터(241b)는 프로그램되지 않고 계속 소거 된 상태를 유지하게 된다.
한편, 데이터노드(222)는 “L”상태이므로 패스트랜지스터(242c)의 소스와 게이트의 전압차(Vgs)가 “H”가 되어 온상태가 되므로 전류가 흐르게 된다. 따라서 채널을 형성하는 전자들이 Vcc 드레인 전압에 의해 가속되어 OS트랜지스터(242b)에 열전자주입(Hot Electron Injection)되어 OS트랜지스터(242b)의 문턱전압을 증가시키게 된다.
이와 같이, OS트랜지스터의 프로그램 경우 열전자주입방식을 사용하기 때문에 프로그램속도가 100[usec]이내로 매우 빠르다. 또한, 프로그램동작시에, Vse에 일정한 전압(+Vpgm[V])을 일정시간동안 계속 인가할 수 도 있고(Constant Voltage 프로그램), 또는 Vse전압을 일정 속도로 증가시키면서 프로그램시킬 수도 있다.(Step Voltage 프로그램)
도 4는 본 발명에 따른 nvSRAM의 프로그램 동작에서 발생할 수 있는 정전류패스를 보여주는 도면이다.
래치회로(233)의 데이터노드(222)가 “L”상태라고 하면 정전류패스(static current path, 401)가 발생할 수 있다. 이러한 정전류패스(401)에 의해 노드(402)의 전위가 변경될 수 있다. 구체적으로, 노드(402)의 전위가 래치회로(233)의 반대편 NMOS를 턴온시킬 만큼 높아진다면 데이터노드(222)가 “L”상태에서 갑자기 “H”상태로 변하는 오류가 발생할 수 있다.
따라서 프로그램 동작시 정전류에 의해 전위가 변하는 것을 최대한 억제하기 위하여, 프로그램 동작에서 노드(402)의 전위는 Vcc 인가전압에 패스트랜지스터(241c, 242c)의 문턱전압을 뺀 값 즉 Vcc-Vt_pass이상으로 올라갈 수는 없기 때문에 패스트랜지스터의 문턱전압을 증가시켜 노드(402)의 전위가 일정 값 이상으로 올라가지 않도록 억제함으로써 이러한 문제를 해결할 수 있다.
문턱전압을 증가하기 위하여 패스트랜지스터의 게이트산화막을 통상의 트랜지스터의 게이트산화막보다 두껍께 형성할 수 있다.
도 5는 본 발명의 실시예에 따른 OS트랜지스터를 이용한 nvSRAM의 제조공정단면구조를 보여주는 단면도이다.
N웰과 P웰1에 SRAM(212)을 위한 PMOS , NMOS가 각각 형성되며, NVM(214)의 OS트랜지스터(241b, 242b)는 P웰2에 형성되고 이러한 P웰2는 깊은 N웰(deep Nwell)에 의해 SRAM 형성을 위한 P웰1과 분리된다.
디게이트를 구성하는 각각의 패스트랜지스터(241c)와 OS트랜지스터(241b)의 게이트에 Vpas, Vse가 각각 인가되고 OS트랜지스터(241b)의 오른쪽 드레인에 Vcc가 인가되며 P웰2에는 Vb가 인가된다.
본 발명에서와 같이 OS트랜지스터를 이용한 nvSRAM 구조의 경우 프로그램 속도가 매우 빠르기 때문에 전원이 오프될 경우 일정전압을 일정 시간동안 유지시키기 위한 커패시턴스 용량을 1/100이하로 줄일 수 있고, 소거된 OS트랜지스터와 프로그램된 OS트랜지스터의 문턱전압 차이를 5[V]이상으로 크게 증가시킬 수 있다.
또한 터널산화막의 두께가 두껍기 때문에 SONOS 소자를 사용한 nvSRAM에 비해 보유(Retention) 특성이 월등히 뛰어나며, 무엇보다도 프로그램 특성이 DWI 특성과는 전혀 상관없기 때문에 DWI에 의해 프로그램 특성이 영향을 받는 일이 발생하지 않는다.
또한 프로그램 동작에서 “H”상태의 래치회로(233) 데이터노드에 연결된 OS트랜지스터의 경우 패스트랜지스터에 의해 전류가 완전히 차단되어 버리기 때문에 프로그램 시간을 증가시키더라도 SRAM의 “H”인 데이터노드에 연결된 OS트랜지스터의 문턱전압은 증가하지 않게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.
본 발명에서와 같이 OS트랜지스터를 이용한 nvSRAM 구조의 경우 종래의 SONOS 소자를 이용한 nvSRAM 구조에 비해 아래와 같은 개선효과가 있다.
첫째 프로그램 속도가 매우 빠르기 때문에 전원이 오프될 경우 일정전압을 일정 시간동안 유지시키기 위한 커패시터 용량을 1/100 이하로 줄일 수 있다.
둘째 열전자주입 방식으로 프로그램하기 때문에 전자주입 효율과 주입된 전자가 적층산화막 NVM의 전위우물에 포획될 확률이 매우 높아 소거된 OS트랜지스터와 프로그램된 OS트랜지스터의 문턱전압 차이를 5[V]이상으로 크게 증가시킬 수 있다.
셋째 터널산화막의 두께가 두껍기 때문에 SONOS 소자를 사용한 nvSRAM에 비해 보유특성이 월등히 뛰어나다.
넷째 SONOS소자를 사용한 nvSRAM경우에는 프로그램되지 말아야 할 SONOS 소자도 프로그램 시간이 길어짐에 따라 프로그램이 진행되어져 문턱 전압이 증가하는 문제가 발생하는 반면, 본 발명에서와 같이 OS트랜지스터를 사용한 nvSRAM경우 패스트랜지스터에 의해 전류가 완전히 차단되어 버리기 때문에 프로그램 시간을 증가시키더라도 SRAM의 “H”데이터노드에 연결된 OS트랜지스터의 문턱전압은 증가하지 않는다.
다섯째 SONOS 소자를 사용한 nvSRAM 경우 프로그램 특성이 DWI 특성에 영향 을 받지만 OS트랜지스터를 이용한 nvSRAM 경우 DWI에 의해 프로그램 특성이 영향을 받지는 않는다.

Claims (11)

  1. 어레이 형태로 배열된 복수의 단위 메모리셀을 포함하는 비휘발성 SRAM에 있어서,
    상기 메모리셀은,
    크로스 결합형으로 연결된 제1트랜지스터 및 제2트랜지스터를 포함하고, 제1트랜지스터의 제어전극과 제2트랜지스터의 드레인전극이 접속된 진수데이터노드 및 제2트랜지스터의 제어전극과 제1트랜지스터의 드레인전극이 접속된 보수데이터노드를 포함하는 SRAM부; 및
    상기 진수데이터노드 및 보수데이터노드에 각각 연결되어 상기 SRAM부의 전원공급여부에 응답하여 스위칭되는 제1 및 제2패스트랜지스터; 및, 상기 제1 및 제2패스트랜지스터에 각각 연결되고 상기 SRAM부의 전원공급여부에 응답하여 상기 진수 및 보수데이터노드의 데이터를 각각 저장하는 제1 및 제2비휘발성메모리소자를 포함하는 불휘발성메모리부를 포함하고
    상기 불휘발성메모리부가 형성되는 제1웰은 상기 SRAM부가 형성되는 제2웰과 전기적으로 절연되는 비휘발성 SRAM.
  2. 제1항에 있어서,
    상기 제1웰은 상기 제1웰과 다른 형의 제3웰로 둘러싸이는 비휘발성 SRAM.
  3. 제1항에 있어서,
    상기 불휘발성메모리부가 형성되는 웰은 바이어스전압의 인가를 위한 제어선과 연결되는 비휘발성 SRAM.
  4. 제1항에 있어서,
    상기 제1 및 제2비휘발성메모리소자는,
    소스영역과 드레인 영역의 사이 영역에 형성되는 터널산화막;
    상기 터널산화막의 상부에 형성되는 저장산화막;
    상기 저장산화막상에 형성되는 차단산화막; 및
    상기 차단산화막상에 형성된 게이트
    를 포함하는 적층산화막구조를 갖는 트랜지스터인 비휘발성 SRAM.
  5. 제1항에 있어서,
    상기 제1 및 제2패스트랜지스터는 상기 제1트랜지스터보다 문턱전압이 높은 비휘발성 SRAM.
  6. 메모리셀에 저장된 데이터를 비휘발성 데이터로서 기억시키는 비휘발성 저장장치에 있어서,
    상기 메모리셀의 데이터노드에 연결되고 제1제어신호에 응답하여 상기 데이터노드의 데이터가 프로그램 또는 소환되도록 동작하는 패스트랜지스터; 및
    상기 패스트랜지스터에 연결되고 제2제어신호에 응답하여 상기 데이터노드의 데이터가 프로그램되는 비휘발성메모리소자를 포함하고,
    상기 패스트랜지스터 및 비휘발성메모리소자가 형성되는 웰은 바이어스전압의 인가를 위한 제3제어선과 연결되는 비휘발성 저장장치.
  7. 제6항에 있어서,
    상기 비휘발성메모리소자는,
    소스영역과 드레인 영역의 사이 영역에 형성되는 터널산화막;
    상기 터널산화막의 상부에 형성되는 저장산화막;
    상기 저장산화막상에 형성되는 차단산화막; 및
    상기 차단산화막상에 형성된 게이트
    를 포함하는 적층산화막구조를 갖는 트랜지스터인 비휘발성 저장장치.
  8. 제7항에 있어서,
    상기 패스트랜지스터는 프로그램되는 상기 비휘발성메모리소자를 통하여 흐르는 정전기전류를 차단할 수 있는 문턱전압을 갖는 비휘발성 저장장치.
  9. 제6항에 기재된 비휘발성 저장장치의 구동방법에 있어서.
    a) 상기 제1제어신호로서 오프신호를 인가하고, 상기 제2제어신호로서 소거신호를 인가하여 상기 비휘발성 메모리소자를 소거하는 단계;
    b) 상기 제1제어신호로서 온신호를 인가하고, 상기 제2제어신호로서 프로그램신호를 인가하여 상기 패스트랜지스터를 통하여 상기 데이터가 상기 비휘발성 메모리소자에 프로그램되는 단계; 및
    c) 상기 제1제어신호로서 온신호를 인가하고 상기 제2제어신호로서 소환신호를 인가하여, 상기 비휘발성 메모리소자에 프로그램된 데이터가 상기 패스트랜지스터를 통하여 소환되는 단계
    를 포함하는 비휘발성 저장장치의 구동방법.
  10. 제9항에 있어서,
    상기 a) 단계 동안, 상기 비휘발성 메모리소자에 트랩된 전자들을 소거를 위한 소정의 바이어스전압을 상기 제3제어선에 인가하는 비휘발성 저장장치.
  11. 제9항에 있어서,
    상기 제2제어신호의 소환신호는,
    프로그램된 비휘발성 메모리소자의 문턱전압과 소거된 비휘발성 메모리소자의 문턱전압의 중간값의 전압인 비휘발성 저장장치의 구동방법.
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