[go: up one dir, main page]

KR100573269B1 - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR100573269B1
KR100573269B1 KR1020030101076A KR20030101076A KR100573269B1 KR 100573269 B1 KR100573269 B1 KR 100573269B1 KR 1020030101076 A KR1020030101076 A KR 1020030101076A KR 20030101076 A KR20030101076 A KR 20030101076A KR 100573269 B1 KR100573269 B1 KR 100573269B1
Authority
KR
South Korea
Prior art keywords
conductivity type
oxide film
well
gate
stacked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020030101076A
Other languages
English (en)
Other versions
KR20050070805A (ko
Inventor
정진효
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030101076A priority Critical patent/KR100573269B1/ko
Publication of KR20050070805A publication Critical patent/KR20050070805A/ko
Application granted granted Critical
Publication of KR100573269B1 publication Critical patent/KR100573269B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 Non-Volatile Static Random Access Memory의 구조에 관한 것으로 더욱 상세하게는 기존 SONOS 소자 대신 산화막이 적층된 비휘발성 메모리 소자를 사용하여 기존 SONOS 소자를 사용한 nvSRAM 구조의 취약점을 개선하는 것에 관한 것이다.
본 발명의 상기 목적은 반도체 소자에 있어서, SRAM 래치를 형성하기 위한 두 개의 NMOS 트랜지스터와 두 개의 PMOS 트랜지스터; 상기 SRAM 래치에서 형성되는 "H", "L" 상태를 읽고 쓰기 위한 두 개의 NMOS 패스 게이트; 및 전원이 Off될 때 상기 SRAM 래치에 저장되어 있는 각각의 "H", "L" 상태를 저장하기 위한 두개의 스플릿 게이트 형태의 적층 산화막 비휘발성 메모리 소자를 nvSRAM의 단위 셀로 구성하는 것을 특징으로 하는 반도체 소자에 의해 달성된다.
따라서, 본 발명의 반도체 소자는 스플릿 게이트 적층 산화막 비휘발성 메모리 소자를 이용한 새로운 nvSRAM 구조를 제안함으로써 프로그램 속도가 매우 빠르기 때문에 시스템 일정 전압을 일정 시간동안 유지시키기 위한 커패시터 용량을 1/100 이하로 줄일 수 있는 효과가 있다.
nvSRAM, Oxide Stack NVM Device, Hot Electron Injection, Split Gate

Description

반도체 소자{Semiconductor device}
도 1은 종래의 SONOS 소자를 사용한 nvSRAM 구조의 단면도.
도 2는 본 발명의 스플릿 게이트 적층 산화막 플래시 메모리 소자의 단면도.
도 3은 본 발명의 스플릿 게이트 적층 산화막 플래시 메모리 소자를 사용한 nvSRAM 구조를 나타낸 회로도.
도 4는 프로그램 모드에서 발생하는 스태틱 커런트 패스(Static Current Path)를 나타낸 회로도.
도 5는 본 발명에서 스플릿 게이트 적층 산화막 플래시 메모리 소자를 이용한 nvSRAM의 단면도.
본 발명은 Non-Volatile Static Random Access Memory(약어로 nvSRAM)의 구조에 관한 것으로 더욱 상세하게는 기존 SONOS 소자 대신 산화막이 적층된 비휘발성 메모리 소자를 사용하여 기존 SONOS 소자를 사용한 nvSRAM 구조의 취약점을 개 선하는 것에 관한 것이다.
도 1은 종래의 SONOS 소자를 이용한 nvSRAM 단위 셀 구조를 나타낸 도면이다.
기존 nvSRAM 단위 셀은 SRAM 래치(Latch)를 형성하기 위한 NMOS 트랜지스터 2개와 PMOS 트랜지스터 2개, SRAM 래치에서 형성되는 "H", "L" 상태를 읽고 쓰기 위한 NMOS 패스 게이트 2개, 그리고 전원이 Off될 때 SRAM 래치에 저장되어 있는 각각의 "H", "L" 상태를 저장하기 위한 SONOS 트랜지스터 2개, 마지막으로 SONOS 트랜지스터의 읽기, 쓰기, 지우기 등을 콘트롤하기 위한 트리게이트로 NMOS 패스 게이트 2개와 NMOS 리콜 게이트 2개로 총 NMOS 트랜지스터 8개, PMOS 트랜지스터 2개, SONOS 트랜지스터 2개로 이루어져 있다.
종래의 SONOS 소자를 이용한 nvSRAM의 동작에 대하여 알아 보면 우선 시스템이 동작하고 있을 때는 Vrcl, Vpas, Vse 모두 0[V]로 트리게이트 모두를 off시켜 SONOS 트랜지스터를 SRAM 래치에서 격리시켜 SRAM 래치에서의 상태 변화에 영향을 받지 않도록 한 상태로 존재하다가 시스템의 전원이 Off되면 이레이즈 모드와 프로그램 모드를 차례로 거치면서 SRAM 래치가 상태를 각각의 SONOS 트랜지스터에 저장이 된다.
우선 이레이즈 모드를 보면 SONOS 게이트에 -10 내지 -15[V](SONOS 게이트에 가해지는 음의 이레이즈 전압은 이레이즈 스피드, 이레이즈 시간, ONO 스택 구조 등 여러가지 요인에 의해 변할 수 있음)를 인가하고 Vrcl에 0[V], Vpas에 0[V]를 일정시간 동안 가한다. 대개의 경우 이레이즈 모드에서 바이어스가 가해지는 시간 은 10[msec]미만인 경우가 많다.
이러한 이레이즈 모드 바이어스 조건에서 리콜 게이트와 패스 게이트는 모두 Off 상태가 되고 SONOS 트랜지스터는 저장 모드로 들어가게 되고 SONOS 게이트에 인가된 전압에 의한 대부분의 전계가 ONO층에 집중되게 된다. 이렇게 ONO층에 인가된 강한 전계에 의해 SONOS 게이트가 위치한 실리콘 기판 표면에 저장된 정공들이 SONOS 게이트의 터널 산화막을 터널링하여 질화막내에 존재하는 트랩에 트랩핑되거나 질화막 내에 트랩되어 있던 전자들이 터널 산화막을 터널링하여 실리콘 기판으로 빠져나가 SONOS 트랜지스터의 문턱전압이 낮아지는 이레이즈 상태가 된다.
프로그램 모드는 SONOS 게이트에 +10 내지 +15[V](SONOS 게이트에 가해지는 양전압의 프로그램 전압은 프로그램 속도, 프로그램 시간, ONO 스택 구조, DWI (Dynamic Write Inhibition) 특성 등 여러가지 요인에 의해 변할 수 있음)를 인가하고 Vrcl에 0[V]를 Vpas에 "H"(High 상태를 나타내는 것으로 Logic에서 High 상태로 인지하는 전압을 말함. 대개의 경우 2.5[V]에 해당됨)를 일정시간 동안 가한다. 대개의 경우 프로그램 모드에서 바이어스가 가해지는 시간은 10[msec]미만인 경우가 많다.
이러한 프로그램 모드 바이어스 조건에서 리콜 게이트는 Off상태가 되어 Vcc 전압은 영향을 미치지 못하게 되며 패스 게이트는 SRAM 래치에 저장되어 있는 각각의 "H", "L" 상태에 따라서 ON 상태가 영향을 받게 된다. 도 1에서 도식된 바와 같이 SRAM 래치의 왼쪽 편에 "H", 오른쪽 편에 "L"이 저장되어 있다고 하면 왼쪽 편 "H"에 연결되어 있는 패스게이트의 게이트와 소오스 전압차가 거의 0[V]가 되어 Off상태가 되며 SONOS 게이트에 인가된 양전압에 의해 SONOS 게이트 아래 실리콘 기판은 깊은 공핍(Deep Depletion) 상태에 들어간다. 이런 깊은 공핍 상태에서는 SONOS 게이트에 걸어준 양전압에 의한 전계가 깊은 공핍 영역에 대부분 걸려 실제 ONO층에는 전계가 거의 인가되지 않기 때문에 전자가 터널 산화막을 터널링하여 질화막의 트랩에 트랩핑되는 프로그램 동작이 발생하지 않는다. 이러한 현상을 DWI라 부르는데 이러한 깊은 공핍 현상은 비평형상태에서 발생하는 것이기 때문에 시간이 지남에 따라 평형상태로 돌아감에 따라 깊은 공핍 현상은 사라져 더 이상 DWI 현상이 발생하지 않는다. 다시 말해 프로그램 초기에는 DWI에 의해 프로그램이 이루어 지지 않다가 일정시간이 지나고 나면 DWI 현상이 사라져 프로그램이 이루어 진다. 디바이스 구조에 따라 DWI 특성이 달리 나타나는데 대개의 경우 DWI는 1 내지 100[msec] 시간동안 지속된다.
반대로 오른쪽 편 "L"에 연결되어 있는 패스 게이트의 게이트와 소오스 전압차가 거의 "H"[V]가 되어 On상태가 되어 SONOS 게이트 아래 실리콘 기판은 거의 "L"[V](대부분 0[V]에 가까움)가 되어 SONOS 게이트에 걸어준 프로그램 전압의 대부분이 ONO층에 걸리게 되어 실리콘 기판 표면에 모인 전자들이 터널 산화막을 터널링하여 질화막의 트랩에 트랩핑되는 프로그램 동작이 발생하고 이렇게 트랩된 전자들이 SONOS 트랜지스터의 문턱전압을 높이게 된다.
따라서 이렇게 프로그램 모드에서 "H"에 연결된 SONOS 트랜지스터는 DWI에 의해 프로그램 동작이 억제되어 초기에 이레이즈된 상태를 그대로 유지하여 낮은 문턱전압을 가지게 되고 "L"에 연결된 SONOS 트랜지스터는 프로그램 동작이 실시되 어 높은 문턱전압을 가지게 된다.
다음으로 시스템 전원을 켤 때 SONOS 소자에 저장되어 있는 데이터를 SRAM 래치에 불러오는 리콜 동작을 수행하게 되는데 이런 리콜 동작은 Vse에 0[V], Vrcl에 "H", Vpas에 "H"가 인가된다.
상기 리콜 동작 바이어스 조건에서 리콜 게이트와 패스 게이트 모두 On상태가 되며 이레이즈가 된 왼쪽편 SONOS 소자는 On상태가 됨으로 전류가 흘러 SRAM 래치의 왼쪽편은 "H"상태가 되며 프로그램 된 오른쪽편 SONOS 소자는 Off 상태가 됨으로 전류가 흐르지 않아 SRAM 래치의 오른편은 "L"상태가 된다.
따라서 상기 이레이즈 모드, 프로그램 모드, 리콜 모드 동작을 거치면서 시스템이 Off되더라도 SRAM의 데이터를 안전하게 저장할 수 있다.
종래의 SONOS 소자를 이용한 nvSRAM경우 데이터 저장시 SRAM 래치의 상태에 따라 한쪽은 프로그램이 한쪽은 DWI가 일어나도록 하여 선택적으로 프로그램시키기 때문에 프로그램 스피드뿐만 아니라 DWI특성을 개선시키는 것이 중요하다. 이런 중요한 요소인 DWI특성을 개선시키는 것이 상당히 어려우며 DWI 매커니즘에 의해 선택적 프로그램 실시할 때 프로그램 시간을 늘리더라도 문턱전압 윈도우(프로그램 되는 SONOS 트랜지스터의 문턱전압과 DWI가 일어나는 SONOS 트랜지스터의 문턱전압 차이)를 일정 전압 이상으로 증가시킬 수 없다.
또한 SONOS 트랜지스터의 터널 산화막의 두께가 매우 작아(대개의 경우 20Å내외) 리텐션 특성이 매우 좋지 않으며 상대적으로 SONOS 소자의 프로그램 속도가 느려서 시스템이 Off 상태로 들어갈 경우 SRAM 래치의 데이터 저장에 필요한 일정 전압을 일정시간동안 유지하기 위해 상당히 큰 값의 커패시터를 요구하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 산화막이 적층된 비휘발성 소자를 이용한 새로운 nvSRAM 구조의 반도체 소자를 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 소자에 있어서, SRAM 래치를 형성하기 위한 두 개의 NMOS 트랜지스터와 두 개의 PMOS 트랜지스터; 상기 SRAM 래치에서 형성되는 "H", "L" 상태를 읽고 쓰기 위한 두 개의 NMOS 패스 게이트; 및 전원이 Off될 때 상기 SRAM 래치에 저장되어 있는 각각의 "H", "L" 상태를 저장하기 위한 두개의 스플릿 게이트 형태의 적층 산화막 비휘발성 메모리 소자를 nvSRAM의 단위 셀로 구성하는 것을 특징으로 하는 반도체 소자에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저 도 2는 스플릿 게이트 적층 산화막 NVM(Non-Volatile Memory) 소자 구조를 나타낸 것이다. P형 실리콘 기판(101) 위에 적층 산화막(104)과 콘트롤 게이 트(105), 제1절연막(109)이 차례로 증착되어 있으며 스플릿 게이트(112)와 스플릿 게이트 산화막(111)이 상기 콘트롤 게이트 일측면에 형성되어 있다. 상기 콘트롤 게이트와 스플릿 게이트는 제2절연 산화막(110)에 의해 분리되어 있다. 상기 콘트롤 게이트 일측면에 드레인(102)이 있으며 스플릿 게이트 일측면에 소오스(103)가 있다. 여기서 적층 산화막(104)은 터널 산화막(106), 저장 산화막(107), 블럭 산화막(108)으로 구성되어 있으며 상기 터널 산화막(106)은 단층 또는 제1터널 산화막(106-1)과 제2터널 산화막(106-2)의 복층구조로 되어있다. 상기 블럭 산화막(108)도 단층 또는 제1블럭 산화막(108-1)과 제2블럭 산화막(108-2)의 복층구조를 되어있다.
상기 터널 산화막을 단층으로 사용하는 경우 SiO2, Al2O3, Y2 O3 중 어느 하나로 이루어지는 것이 바람직하고, 터널 산화막을 복층으로 사용하는 경우 제1터널 산화막은 Al2O3, Y2O3, HfO2, ZrO2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O 3, Ce2O3, Pr2O3, Nd2O3, Pm2 O3, Sm2O3, Eu2O3, Gd2O 3, Tb2O3, Dy2O3, Ho2O3 , Er2O3, Tm2O3, Yb2O3 또는 Lu2O3 중의 어느 하나, 제2터널 산화막은 SiO 2 ,Al2O3 또는 Y2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
상기 저장 산화막은 HfO2, ZrO2, BaZrO2, BaTiO3, Ta 2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd2 O3, Pm2O3, Sm2O3, Eu2O 3, Gd2O3, Tb2O3, Dy2O3 , Ho2O3, Er2O3, Tm2O3, Yb2O3 또는 Lu2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
상기 블럭 산화막을 단층으로 사용하는 경우 SiO2, Al2O3, Y2 O3 중 어느 하나로 이루어지는 것이 바람직하고, 블럭 산화막을 복층으로 사용하는 경우 제1블럭 산화막은 SiO2 ,Al2O3 또는 Y2O3 중의 어느 하나로 이루어지는 것이 바람직하고, 제2블럭 산화막은 Al2O3, Y2O3, HfO2, ZrO2 , BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd2 O3, Pm2O3, Sm2O3, Eu2O 3, Gd2O3, Tb2O3, Dy2O3 , Ho2O3, Er2O3, Tm2O3, Yb2O3 또는 Lu2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
상기 소자의 프로그램은 열 전자 주입 방식에 의해 열 전자들이 터널 산화막의 에너지 장벽을 뛰어 넘어 저장 산화막에 형성된 전위우물에 주입되어 문턱전압이 올라간다. 이레이즈 경우 F/N 터널링 방식에 의해 저장 산화막의 전위우물에 저장된 전자들을 실리콘 기판으로 터널링시켜 빼냄으로써 문턱전압이 내려간다. 리드의 경우 게이트에 프로그램 상태의 문턱전압과 이레이즈상태의 문턱전압 중간 정도 되는 전압을 가하여 흐르는 전류를 검출하여 프로그램 상태인지 이레이즈 상태인지 판별한다. 스플릿 게이트 구조를 사용하기 때문에 셀렉트 게이트가 따로 필요없어 칩 면적을 효과적으로 줄일 수 있으며 열 전자 주입 효율을 높일 수 있어 프로그램 전류를 효과적으로 줄일 수 있으며 드레인 턴온, 오버 이레이즈 등과 같은 문제가 발생하지 않는다.
도 3은 본 발명에 따른 nvSRAM 단위 셀 구조를 나타낸 도면이다. 본 발명의 nvSRAM 셀은 종래의 nvSRAM 셀과는 달리 SONOS 트랜지스터 대신 스플릿 게이트 적 층 산화막 NVM 소자를 사용하고 리콜 게이트와 패스 게이트를 따로 사용하지 않는 구조로 되어 있다.
따라서 본 발명의 nvSRAM 단위 셀은 SRAM 래치를 형성하기 위한 NMOS 트랜지스터 2개와 PMOS 트랜지스터 2개, SRAM 래치에서 형성되는 “H”, “L” 상태를 읽고 쓰기 위한 NMOS 패스 게이트 2개, 그리고 전원이 Off될 때 SRAM 래치에 저장되어 있는 각각의 “H”,”L” 상태를 저장하기 위한 스플릿 게이트 적층 산화막 NVM 소자 2개로 총 NMOS 트랜지스터 4개, PMOS 트랜지스터 2개, 적층 산화막 NVM 소자 2개로 이루어져 있다.
여기서 종래의 nvSRAM 구조와 달리 스플릿 게이트 적층 산화막 NVM 소자가 위치한 P웰에 바이어스를 별도로 가하는 구조로 되어 있다. 따라서 종래와 달리 SRAM 래치가 위치한 P웰과는 격리를 시켜야 한다.(스플릿 게이트 적층 산화막 NVM 소자가 위치한 P웰에는 별도의 바이어스를 가하고 SRAM 래치가 위치한 P웰은 웰 픽업을 잡을 수 있도록 각각의 P웰 따로 만들고 분리시킴)
도 3를 참조하여 본 발명의 적층 산화막 NVM 소자를 이용한 nvSRAM의 동작에 대하여 알아 보면 시스템을 On시키면 리콜 모드와 이레이즈 모드를 차례로 거치면서 적층 산화막 NVM 소자에 저장된 데이터를 SRAM 래치에 로딩함과 동시에 적층 산화막 NVM 소자에 저장되어 있던 데이터를 모두 지우게 된다.
우선 리콜 모드에 대해 살펴보면 Vse에 기준 전압인 Vref[V], Vb에 0[V], Vpas에 H, Vcc에 +Vcc_rcl의 바이어스를 걸어주면 스플릿 게이트는 On상태가 되며 왼쪽편 적층 산화막 NVM 소자는 이레이즈 상태이며 오른편의 적층 산화막 NVM 소자 는 프로그램 상태라면 왼쪽편 적층 산화막 NVM 소자는 On상태이므로 Vcc로부터 전류가 흘러 SRAM 래치의 왼쪽편은 “H”상태가 되며 오른편 적층 산화막 NVM 소자는 Off상태이므로 전류가 흐르지 않아 SRAM 래치의 오른편은 “L”상태가 된다. 이렇게 시스템을 On시키면 리콜 모드를 거치면서 적층 산화막 NVM 소자에 저장된 데이터를 SRAM 래치에 로딩하게 된다. 여기서 리콜 모드에서 인가되는 Vse전압은 Vref로 대개의 경우 프로그램된 셀의 문턱전압과 이레이즈된 셀의 문턱전압의 중간값으로 설정한다. 그리고 Vcc에 인가하는 +Vcc_rcl경우 너무 높은 전압을 사용하면 리콜시 프로그램 동작이 일어날 수 있기 때문에 리콜 모드에서 프로그램 동작이 일어나지 않는 전압으로 설정한다.
리콜 모드 동작 완료 후 바로 이레이즈 모드를 거치게 되는데 이레이즈 모드에 대해 살펴보면 Vse=-Vers[V], Vb=+Vbers/0[V], Vpas=0[V], Vcc=플로팅의 바이어스를 일정시간 동안 걸어주면 스플릿 게이트는 Off상태이므로 적층 산화막 NVM 소자는 저장상태가 되어 Vse와 Vb에 가해진 대분분의 전압이 적층 산화막 NVM 소자의 게이트와 실리콘 기판 사이의 적층 산화막에 걸리게 된다. 이렇게 적층 산화막에 인가된 강한 전계에 의해 적층 산화막의 전위 우물에 갖혀 있던 전자들이 터널링하여 실리콘 기판으로 빠져나가게 되어 적층 산화막 NVM 소자의 문턱전압이 감소하게 된다. 대개의 적층 산화막 NVM 소자의 경우 양호한 리텐션 특성을 위해 터널링 산화막의 두께를 100Å내외로 사용하기 때문에 전자의 터널링에 의해 이레이즈시키는 방식은 이레이즈 속도가 100[msec] 정도로 매우 느리기 때문에 시스템이 Off되는 시점에서 이레이즈 동작을 실시할 수 없다. 따라서 본 발명과 같이 적층 산화막 NVM 소자를 이용한 nvSRAM경우 시스템을 On시킬 때 리콜 모드 동작 완료후 반드시 이레이즈 모드 동작을 통해 SRAM 래치와 연결되어 있는 적층 산화막 NVM 소자 2개 모두를 이레이즈시켜야만 한다.
다음으로 시스템이 Off될 경우 SRAM 래치의 “H”, “L”상태를 적층 산화막 NVM 소자에 저장하는 프로그램 모드를 거치게 되는데 프로그램 모드의 바이어스 경우 Vse에 +Vpgm[V], Vb에 0[V], Vpas에 H, Vcc에 +Vcc_pgm[V]를 각각 인가한다. 이러한 바이어스 조건에서 2개의 적층 산화막 NVM 소자들은 모두 이레이즈가 된 상태이므로 On상태가 되며 SRAM 래치의 왼쪽편은 “H”상태이므로 왼쪽편 스플릿 게이트의 Vgs가 0[V]가 되어 Off상태가 되므로 전류가 흐르지 않아 왼쪽편 적층 산화막 NVM 소자는 계속 이레이즈 된 상태를 유지하게 되며 SRAM 래치의 오른편은 “L”상태이므로 오른편 스플릿 게이트의 Vgs가 “H”가 되어 On상태가 되므로 전류가 흐르게 된다. 따라서 적층 산화막 NVM의 채널을 형성하는 전자들이 Vcc 드레인 전압에 의해 가속되어 적층 산화막 NVM 소자에 주입(열 전자 주입)되어 오른편 적층 산화막 NVM 소자의 문턱전압을 증가시키게 된다. 적층 산화막 NVM 소자의 프로그램 경우 열 전자 주입 방식을 사용하기 때문에 프로그램 속도가 100[usec]이내로 매우 빠르다. 프로그램 모드에서 Vse에 +Vpgm[V]을 일정시간동안 계속 인가하거나( 일정 전압 프로그램) 또는 전압을 일정 속도로 증가시키면서 프로그램(스텝 전압 프로그램) 시킨다.
도 4는 프로그램 모드에서 발생하는 스태틱 커런트 패스(Static Current Path)를 나타낸 회로도이다. SRAM 래치의 오른쪽 편이 “L”상태라고 하면 401과 같은 스태틱 커런트 패스가 발생하게 된다. 이러한 스태틱 커런트 패스에 의해 402의 전위가 변하게 되는데 만약 402의 전위가 SRAM 래치의 상대편 NMOS를 턴온시킬 만큼 높아진다면 오른쪽편의 전위가 “L”상태에서 갑자기 “H”상태로 변하는 오류가 발생할 수 있다. 따라서 프로그램 모드시 스태틱 커런트에 의해 전위가 변하는 것을 최대한 억제하여야 하는데 프로그램 모드에서 402의 전위는 Vcc 인가전압에 스플릿 게이트의 문턱전압을 뺀 값 즉 Vcc-Vt_split 이상으로 올라갈 수는 없기 때문에 스플릿 게이트의 문턱전압을 증가시켜 402의 전위가 일정값 이상으로 올라 가지 않도록 억제함으로써 이러한 문제를 해결할 수 있다.
도 5는 본 발명에서 스플릿 게이트 적층 산화막 플래시 메모리 소자를 이용한 nvSRAM의 단면도이다. N웰과 P웰1에 SRAM을 위한 PMOS, NMOS가 각각 형성되며 스플릿 게이트 적층 산화막 NVM 소자는 P웰2에 형성되고 이러한 P웰2는 딥 N웰에 의해 SRAM 형성을 위한 P웰1과 분리된다. 스플릿 게이트 적층 산화막 NVM 소자를 구성하는 각각의 스플릿 게이트, 적층 산화막 NVM 소자 게이트에 Vpas, Vse가 인가되고 적층 산화막 NVM 소자의 오른쪽 드레인에 Vcc가 인가되며 P웰2에는 Vb가 인가된다.
본 발명에서와 같이 적층 산화막 NVM 소자를 이용한 nvSRAM 구조의 경우 프로그램 속도가 매우 빠르기 때문에 시스템될 경우 일정 전압을 일정 시간동안 유지 시키기 위한 커패시턴스 용량을 1/100이하로 줄일 수 있으며 이레이즈 된 적층 산화막 NVM 소자와 프로그램 된 적층 산화막 NVM 소자의 문턱전압 차이를 5[V]이상으로 크게 증가시킬 수 있다. 또한 터널 산화막의 두께가 두껍기 때문에 SONOS 소자 를 사용한 nvSRAM에 비해 리텐션 특성이 월등히 뛰어나며 무엇보다도 프로그램 특성이 DWI 특성과는 전혀 상관 없기 때문에 DWI에 의해 프로그램 특성이 영향을 받는 일이 발생하지 않는다. 또한 프로그램 모드에서 “H”상태의 SRAM 래치 노드에 연결된 적층 산화막 NVM 소자의 경우 스플릿 게이트에 의해 전류가 완전히 차단되어 버리기 때문에 프로그램 시간을 증가시키더라도 SRAM “H” 노드에 연결된 적층 산화막 NVM 소자의 문턱전압은 증가하지 않게 된다. 그리고 스플릿 게이트 구조이기 때문에 칩 면적을 많이 줄일 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자는 스플릿 게이트 적층 산화막 비휘발성 메모리 소자를 이용한 새로운 nvSRAM 구조를 제안함으로써 다음과 같은 효과가 있다.
첫째, 프로그램 속도가 매우 빠르기 때문에 시스템 일정 전압을 일정 시간동안 유지시키기 위한 커패시터 용량을 1/100 이하로 줄일 수 있는 효과가 있다.
둘째, 열 전자 주입 방식으로 프로그램 시키기 때문에 열 전자 효율과 주입된 전자가 적층 산화막 NVM의 전위 우물에 포획될 확률이 매우 높아 이레이즈된 적 층 산화막 NVM와 프로그램 된 적층 산화막 NVM의 문턱전압 차이를 5[V]이상으로 크게 증가시킬 수 있다.
셋째, 터널 산화막의 두께가 두껍기 때문에 SONOS 소자를 사용한 nvSRAM에 비해 리텐션 특성이 월등히 뛰어나다.
넷째, SONOS 소자를 사용한 nvSRAM경우 프로그램 되지 말아야 할 SONOS 소자도 프로그램 시간이 길어짐에 따라 프로그램이 진행되어져 문턱 전압이 증가하는 문제가 발생하는 반면 본 발명에서와 같이 적층 산화막 NVM를 사용한 nvSRAM경우 스플릿 게이트에 의해 전류가 완전히 차단되어 버리기 때문에 프로그램 시간을 증가시키더라도 SRAM “H” 노드에 연결된 적층 산화막 NVM의 문턱전압은 증가하지 않는다.
다섯째, SONOS 소자를 사용한 nvSRAM 경우 프로그램 특성이 DWI 특성에 영향을 받지만 적층 산화막경우 DWI에 의해 프로그램 특성이 영향을 받지는 않는다.
여섯째, 스플릿 게이트 구조를 사용하기 때문에 Chip 면적을 많이 줄일 수 있다.

Claims (14)

  1. 반도체 소자에 있어서,
    SRAM 래치를 형성하기 위한 두 개의 NMOS 트랜지스터와 두 개의 PMOS 트랜지스터;
    상기 SRAM 래치에서 형성되는 "H", "L" 상태를 읽고 쓰기 위한 두 개의 NMOS 패스 게이트; 및
    전원이 Off될 때 상기 SRAM 래치에 저장되어 있는 각각의 "H", "L" 상태를 저장하기 위한 두 개의 스플릿 게이트 형태의 적층 산화막 비휘발성 메모리 소자
    를 nvSRAM의 단위 셀로 구성하고,
    상기 비휘발성 메모리 소자는 터널 산화막, 저장 산화막 및 블럭 산화막이 차례로 적층된 적층 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 스플릿 게이트 형태의 적층 산화막 비휘발성 메모리 소자가 위치한 웰에 별도로 바이어스를 가하는 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 SRAM 래치가 형성된 웰과 상기 스플릿 게이트 형태의 적층 산화막 비휘발성 메모리 소자가 위치한 웰은 다른 도전형의 깊숙한 웰에 의하여 분리되는 것을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 스플릿 게이트 형태의 적층 산화막 비휘발성 메모리 소자는 적층 산화막과 폴리실리콘 게이트의 적층 구조물, 상기 구조물의 측면에 스플릿 게이트 및 상기 적층 구조물과 스플릿 게이트 사이에 개재된 절연막, 상기 적층 구조물과 상기 스플릿 게이트의 측면 하부에 형성된 드레인과 소오스가 영역으로 구성된 것을 특징으로 하는 반도체 소자.
  5. 삭제
  6. 제 1항에 있어서,
    상기 터널 산화막은 단층 또는 제1터널 산화막과 제2터널 산화막의 복층임을 특징으로 하는 반도체 소자.
  7. 제 6항에 있어서,
    상기 단층 터널 산화막은 SiO2, Al2O3 및 Y2O3 중 어느 하나임을 특징으로 하는 반도체 소자.
  8. 제 6항에 있어서,
    상기 복층 터널 산화막의 제1터널 산화막은 Al2O3, Y2O3, HfO 2, ZrO2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce 2O3, Pr2O3, Nd2O3, Pm2 O3, Sm2O3, Eu2O3, Gd2O 3, Tb2O3, Dy2O3, Ho2O3, Er2 O3, Tm2O3, Yb2O3 및 Lu2O 3 중의 어느 하나, 제2터널 산화막은 SiO2 ,Al2O3 및 Y2O3 중의 어느 하나임을 특징으로 하는 반도체 소자.
  9. 제 4항에 있어서,
    상기 블럭 산화막은 단층 또는 제1블럭 산화막과 제2블럭 산화막의 복층임을 특징으로 하는 반도체 소자.
  10. 제 9항에 있어서,
    상기 단층 블럭 산화막의 SiO2, Al2O3 및 Y2O3 중 어느 하나임을 특징으로 하는 반도체 소자.
  11. 제 9항에 있어서,
    상기 복층 블럭 산화막의 제1블럭 산화막은 SiO2, Al2O3 및 Y2 O3 중 어느 하나, 제2블럭 산화막은 Al2O3, Y2O3, HfO2, ZrO 2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd 2O3, Pm2O3, Sm2O3, Eu2 O3, Gd2O3, Tb2O3, Dy2O 3, Ho2O3, Er2O3, Tm2O3, Yb2O3 및 Lu2 O3 중 어느 하나임을 특징으로 하는 반도체 소자.
  12. 반도체 소자에 있어서,
    제 1도전형의 반도체 기판;
    상기 기판의 일영역에 형성된 제 2 도전형의 제 1 웰, 상기 제 2 도전형의 웰 상부에 형성된 게이트 및 상기 게이트의 양측 하부에 형성된 제 1 도전형 불순물 영역으로 구성된 제 2 도전형 모스 트랜지스터;
    상기 기판의 일영역에 상기 제 2 도전형의 제 1 웰과 소자분리막을 사이에 두고 형성된 제 1 도전형의 제 1 웰, 상기 제 1 도전형의 제 1 웰 상부에 형성된 게이트 및 상기 게이트의 양측 하부에 형성된 제 2 도전형 불순물 영역으로 구성된 제 1 도전형 모스 트랜지스터;
    상기 기판의 일영역에 상기 제 1 도전형의 제 1 웰과 소자분리막을 사이에 두고 형성된 제 1 도전형의 제 2 웰;
    상기 제 1 도전형의 제 2 웰 하부에 형성된 제 2 도전형의 제 2 웰;
    상기 제 1 도전형의 제 2 웰에 형성된 스플릿 게이트 형태의 적층 산화막 및 제 2 도전형의 소오스/드레인 영역; 및
    상기 제 1 도전형의 제 2 웰에 형성된 제 1 도전형의 불순물 영역
    을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제 12항에 있어서,
    상기 제 1 도전형의 불순물 영역은 스플릿 게이트 형태의 적층 산화막 구조의 드레인 영역과 소자분리막에 의하여 분리되는 것을 특징으로 하는 반도체 소자.
  14. 제 12항에 있어서,
    상기 제 2 도전형의 제 2 웰은 상기 제 1 도전형의 제 1 웰과 상기 제 1 도전형의 제 2 웰을 분리시키는 것을 특징으로 하는 반도체 소자.
KR1020030101076A 2003-12-31 2003-12-31 반도체 소자 Expired - Fee Related KR100573269B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030101076A KR100573269B1 (ko) 2003-12-31 2003-12-31 반도체 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030101076A KR100573269B1 (ko) 2003-12-31 2003-12-31 반도체 소자

Publications (2)

Publication Number Publication Date
KR20050070805A KR20050070805A (ko) 2005-07-07
KR100573269B1 true KR100573269B1 (ko) 2006-04-24

Family

ID=37260833

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030101076A Expired - Fee Related KR100573269B1 (ko) 2003-12-31 2003-12-31 반도체 소자

Country Status (1)

Country Link
KR (1) KR100573269B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557532B1 (ko) * 2004-04-20 2006-03-03 주식회사 하이닉스반도체 플래쉬 메모리 셀 트랜지스터 및 그 제조 방법

Also Published As

Publication number Publication date
KR20050070805A (ko) 2005-07-07

Similar Documents

Publication Publication Date Title
KR100545212B1 (ko) 적층산화막 구조를 갖는 비휘발성 메모리소자 및 이를이용한 비휘발성 ｓｒａｍ
KR100620218B1 (ko) 반도체 소자
US4980859A (en) NOVRAM cell using two differential decouplable nonvolatile memory elements
US5774400A (en) Structure and method to prevent over erasure of nonvolatile memory transistors
JP4559080B2 (ja) 超薄膜誘電体のブレークダウン現象を利用したリプログラマブル不揮発性メモリ
JP4733398B2 (ja) Ｓｏｎｏｓ型メモリ素子
JP4784940B2 (ja) 単層ポリシリコン不揮発性メモリーセルの動作方法
US20040004861A1 (en) Differential EEPROM using pFET floating gate transistors
US7450418B2 (en) Non-volatile memory and operating method thereof
JP2007142398A (ja) 単層ポリシリコン不揮発性メモリーセルの駆動方法
US20070297244A1 (en) Top Dielectric Structures in Memory Devices and Methods for Expanding a Second Bit Operation Window
JP2009532910A (ja) メモリデバイスの消去方法、及びマルチレベルプログラミングメモリデバイス
KR100706071B1 (ko) 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법
US20070297240A1 (en) Methods and Structures for Expanding a Memory Operation Window and Reducing a Second Bit Effect
KR100573269B1 (ko) 반도체 소자
KR100601914B1 (ko) 반도체 소자
KR100602934B1 (ko) 반도체 소자
US20080121980A1 (en) Bottom Dielectric Structures and High-K Memory Structures in Memory Devices and Methods for Expanding a Second Bit Operation Window
US20070297243A1 (en) Memory Structures for Expanding a Second Bit Operation Window
KR100515379B1 (ko) 비휘발성 메모리 소자
US5315546A (en) Non-volatile semiconductor memory using a thin film transistor
KR100734637B1 (ko) 반도체 디바이스, 메모리 셀 및 메모리 셀 구조물과 그 제어 방법
US6816412B2 (en) Non-volatile memory cell techniques
JPH05110108A (ja) Ｅｐｒｏｍ
JP4262313B2 (ja) 不揮発性メモリ素子

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20031231

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20050727

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060117

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060417

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060418

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090413

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100323

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110322

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20120319

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20120319

Start annual number: 7

End annual number: 7

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee